JPH0698178A - Run length decoder - Google Patents
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- JPH0698178A JPH0698178A JP5953092A JP5953092A JPH0698178A JP H0698178 A JPH0698178 A JP H0698178A JP 5953092 A JP5953092 A JP 5953092A JP 5953092 A JP5953092 A JP 5953092A JP H0698178 A JPH0698178 A JP H0698178A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は画像情報の帯域または
冗長度の減少に用いられるランレングス復号化装置に関
するものであり、特に符号データを変換して得たランレ
ングスをイメージ・データへ変換処理する場合の処理速
度の改善に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a run length decoding device used for reducing the band or redundancy of image information, and more particularly to a process for converting run length obtained by converting code data into image data. Regarding the improvement of the processing speed when doing.
【０００２】[0002]
【従来の技術】図５はランレングス復号化装置の構成を
示すもので、(1) は記憶装置または回線、(2) は入力バ
ッファで、記憶装置または回線(1) から送られるランレ
ングス符号化された符号データは一時入力バッファ(2)
へ記憶され、上記記憶装置または回線(1) と、ランレン
グス符号化された符号データを復号する次の復号化回路
の処理速度の差を吸収する。(3) は復号化回路の復号化
部、(4) はイメージ組立て部で、復号化部(3) によって
符号データをランレングスに変換し、更にランレングス
をイメージ組立て部(4) でイメージデータに変換し、そ
して変換されたイメージデータを出力バッファ(5) へ一
時記憶して、復号化回路とイメージメモリ(6) の処理速
度の差を吸収するようにする。2. Description of the Related Art FIG. 5 shows the configuration of a run length decoding device. (1) is a storage device or line, (2) is an input buffer, and a run length code sent from the storage device or line (1). The converted code data is a temporary input buffer (2)
The difference in processing speed between the above storage device or line (1) and the next decoding circuit for decoding the run-length encoded code data is absorbed. (3) is the decoding section of the decoding circuit, (4) is the image assembling section, which converts the code data into run lengths by the decoding section (3), and further converts the run lengths into image data by the image assembling section (4). Then, the converted image data is temporarily stored in the output buffer (5) to absorb the difference in processing speed between the decoding circuit and the image memory (6).
【０００３】図６は上記イメージ組立部(4) の回路構成
を示すもので、これは、カウンタ(7) 、コンパレータ
(8) 、コードジェネレータ(9) 、シフトレジスタ(10)、
ホワイト（”０”に対応）／ブラック（”１”に対応）
フリップフロップ（Ｗ／ＢＦ．Ｆ．）(11)、セレクタ(1
2)及びイメージ組立て制御部(13)で構成されている。FIG. 6 shows a circuit configuration of the image assembling section (4), which includes a counter (7) and a comparator.
(8), code generator (9), shift register (10),
White (corresponding to "0") / Black (corresponding to "1")
Flip-flop (W / BF.F.) (11), selector (1
2) and an image assembly control section (13).
【０００４】このイメージ組立部(4) によりイメージデ
ータを組立てる動作を説明すると、まず 復号化部(3) からランレングスをカウンタ(7) へロー
ドする。The operation of assembling image data by the image assembling unit (4) will be described. First, the run length is loaded from the decoding unit (3) to the counter (7).
【０００５】ここで、カウンタ(7) の出力と、コード
ジェネレータ(9) の出力を比較し、その比較結果に応じ
て前者の方が小さい場合には、次のような動作を実行
し、そうでない場合は、後述のような、Ｗ／ＢＦ．Ｆ．
(11)の出力をｎビット（例えばｎ＝１６）セレクタ(12)
を通して出力バッファ(5) へ出力してカウンタ(7) をｎ
減算する動作を実行する。Here, the output of the counter (7) is compared with the output of the code generator (9), and if the former is smaller according to the comparison result, the following operation is executed. If not, W / BF. F.
The output of (11) is an n-bit (eg, n = 16) selector (12)
To the output buffer (5) through the counter (7)
Perform the subtract operation.
【０００６】すなわち、カウンタ(7) の出力の方が小
さいときは、カウンタ(7) を１減算し、シフトレジスタ
(10)を１ビット左シフトする。このとき、シフトレジス
タ(10)の最右端には、Ｗ／ＢＦ．Ｆ．(11)の出力が入力
される。That is, when the output of the counter (7) is smaller, the counter (7) is decremented by 1 and the shift register
Shift (10) left by 1 bit. At this time, at the right end of the shift register (10), W / BF. F. The output of (11) is input.
【０００７】そして、上記カウンタ(7) が０またはシ
フトレジスタ(10)をｎ回シフトするまで、上述のカウン
タ(7) の１減算、シフトレジスタ(10)の１ビットシフト
の動作（の動作）を繰返して実行する。Then, until the counter (7) shifts to 0 or shift register (10) n times, the counter (7) is decremented by 1 and the shift register (10) is shifted by 1 bit (operation). And repeat.
【０００８】ここで、カウンタ(7) が０の場合には、
Ｗ／ＢＦ．Ｆ．(11)の出力を反転して、復号化部(3) か
らのランレングスのカウンタ(7) へのロード（の動
作）を実行する。If the counter (7) is 0,
W / BF. F. The output of (11) is inverted and the run length counter (7) is loaded (operation) from the decoding unit (3).
【０００９】また、ｎ回シフトした場合には、シフト
レジスタ(10)の出力をセレクタ(12)を通して出力バッフ
ァ(5) へ出力して、上記カウンタ(7) の出力とコードジ
ェネレータ(9) の出力との比較（の動作）を実行す
る。When the shift is performed n times, the output of the shift register (10) is output to the output buffer (5) through the selector (12), and the output of the counter (7) and the code generator (9) are output. Executes (operation of) comparison with output.
【００１０】そして、Ｗ／ＢＦ．Ｆ．(11)の出力をｎ
ビットセレクタ(12)を通して出力バッファ(5) へ出力
し、カウンタ(7) をｎ減算するようにし、再び上記カウ
ンタ(7) の出力とコードジェネレータ(9) の出力との比
較（の動作）を実行する。Then, the W / BF. F. The output of (11) is n
It outputs to the output buffer (5) through the bit selector (12), the counter (7) is decremented by n, and the output of the counter (7) and the code generator (9) are compared (operation) again. Run.
【００１１】このように、上記構成によれば、符号デー
タを高速に復号化するために、符号データを一時入力バ
ッファ(2) へ記憶し、記憶装置等(1) と復号化回路の処
理速度の差を吸収し、また、イメージデータを出力バッ
ファ(5) へ一時記憶して復号化回路とイメージメモリ
(6) の処理速度の差も吸収するようにすると共に、イメ
ージ組立部(4) でイメージデータを組立てる場合におい
て”０”または”１”がｎビット連続したときはこれを
一度に処理するようにしてイメージデータへの変換を行
なうことができる。As described above, according to the above configuration, in order to decode the code data at high speed, the code data is stored in the temporary input buffer (2) and the processing speed of the storage device (1) and the decoding circuit is increased. Difference and absorb the image data temporarily in the output buffer (5) for decoding circuit and image memory.
The difference in processing speed of (6) should be absorbed, and when assembling image data in the image assembling section (4), if "0" or "1" continues for n bits, it should be processed at once. Can be converted into image data.
【００１２】[0012]
【発明が解決しようとする課題】ところが、上記イメー
ジデータを組立てに当たってｎビット連続した”０”ま
たは”１”は一度に処理するものの、これ以外は１ビッ
トずつ処理しているから、これによって高速処理に限界
があり、この点ではまだ改善の余地がある。However, when assembling the above image data, "0" or "1" consecutive n bits are processed at one time, but other than this, they are processed one bit at a time. There is a limit to the treatment, and there is still room for improvement in this respect.
【００１３】そこで、上記従来技術の問題点を解決し得
るものとしては、特開昭５７−９１７１号公報に示すよ
うな圧縮データ復元回路がある。この圧縮データ復元回
路は、帯域圧縮された画像データを復元してシフトする
シフトレジスタと該シフトレジスタの内容の１ライン以
上を格納する復合走査線メモリを具えた圧縮データ復元
回路において、あらかじめ定めた２n ビット毎のシフト
と１ビット毎のシフトが可能なシフトレジスタと、画像
データの復元すべきランレングスが２n ビット以上のと
きは前記シフトレジスタを２n ビットずつシフトさせ、
２n ビット以下のときは１ビットずつのシフトを行な
い、画像データがシフトレジスタに一杯になるとこれを
前記復号走査線メモリに書込むように制御する手段とを
具えるように構成したものである。To solve the above-mentioned problems of the prior art, there is a compressed data decompression circuit as disclosed in Japanese Patent Laid-Open No. 57-9171. This compressed data decompression circuit comprises a shift register for decompressing and shifting band-compressed image data and a decompressed scan line memory for storing one or more lines of the contents of the shift register. and 2 n bits per shift and shift shift registers for each bit, when the run length to be restored image data is equal to or greater than 2 n bits is shifted the shift register by 2 n bits,
When the number of bits is 2 n bits or less, a shift is performed bit by bit, and when the image data is full in the shift register, it is configured to be written in the decoding scanning line memory. .
【００１４】しかし、この提案に係る圧縮データ復元回
路は、画像データの復元すべきランレングスが２n ビッ
ト以上のときはシフトレジスタを２n ビットずつシフト
させて復元できるので、その分処理の高速化が可能であ
るものの、２n ビット以下のときは従来と同様１ビット
ずつのシフトを行なわなければならない。そのため、２
n ビット以下のときには処理速度が従来と同じであるた
め、十分な高速化が達成しえないという問題点を有して
いる。However, since the compressed data decompression circuit according to this proposal can decompress by shifting the shift register by 2 n bits when the run length of the image data to be decompressed is 2 n bits or more, the processing speed is increased accordingly. However, when the number of bits is 2 n or less, the shift must be performed bit by bit as in the conventional case. Therefore, 2
When the number of bits is less than or equal to n bits, the processing speed is the same as the conventional one, so that there is a problem that sufficient speedup cannot be achieved.
【００１５】かかる問題点に対しては、２n の値を大き
く設定し、長いデータを一度に変換可能として処理の高
速化を図ることも考えられるが、通常のデータは、２n
ビット以下の信号をも多く含んでいるのが通常であるた
め、２n ビット以下の信号に対しては、上述したように
１ビットずつのシフトを行なわなければならず、やはり
処理速度の高速化が達成できないという問題点を生じ
る。また、逆に２n の値を小さく設定した場合には、一
括して処理可能なデータの数が多くなるものの、その分
処理回数が多くなるため、やはり十分な高速化が達成で
きないという問題点を生じる。To solve this problem, it is conceivable to set a large value of 2 n so that long data can be converted at one time to speed up the processing, but for normal data, 2 n is used.
Since it usually includes many signals of less than 1 bit, signals of 2 n bits or less must be shifted by 1 bit as described above, which also increases the processing speed. Will not be achieved. On the contrary, when the value of 2 n is set to be small, the number of pieces of data that can be collectively processed increases, but the number of times of processing increases accordingly, so that a sufficient speedup cannot be achieved. Cause
【００１６】この発明は上記の点に鑑みてなされたもの
で、ランレングスをイメージデータへ変換する際に、所
定の長さ以下のランであれば、すべて一度にイメージデ
ータへ変換可能とすることにより、イメージデータへの
変換を高速に行なって処理速度の高速化を図ろうとする
ものである。The present invention has been made in view of the above points, and when converting run lengths into image data, if the runs are of a predetermined length or less, they can be converted into image data all at once. Therefore, the conversion into image data is performed at high speed to increase the processing speed.
【００１７】[0017]
【課題を解決するための手段】この発明は、このため、
ランレングス符号化された符号データをランレングスに
変換し、このランレングスをイメージ組立部でイメージ
データに変換するランレングス復合化装置において、前
記イメージ組立部は、ランレングスのデータに基づいて
ビットがシフトされるバーレルシフタと、このバーレル
シフタによってシフトされたデータを保持するラッチ手
段と、このラッチ手段が保持しているデータを記憶する
記憶手段と、前記ラッチ手段が保持しているデータが所
定のビット数シフトされるまで前記ラッチ手段が保持し
ているデータを繰り返しバーレルシフタに帰還させ、所
定のビット数シフトされた時点で前記ラッチ手段が保持
しているデータを前記記憶手段に記憶させる制御手段と
を具備するように構成されている。SUMMARY OF THE INVENTION
In the run-length decoding apparatus, which converts run-length encoded code data into run-length, and converts this run-length into image data in an image assembling unit, the image assembling unit has a bit based on the run-length data. The barrel shifter to be shifted, the latch means for holding the data shifted by the barrel shifter, the storage means for storing the data held by the latch means, and the data held by the latch means are predetermined. Control means for repeatedly feeding back the data held by the latch means to the barrel shifter until the number of bits is shifted, and storing the data held by the latch means in the storage means when the number of bits is shifted by a predetermined number. And is provided.
【００１８】[0018]
【作用】この発明では、ランレングスのデータに基づい
てビットをバーレルシフタによってシフトし、このバー
レルシフタによってシフトされたデータをラッチ手段に
保持するとともに、このラッチ手段が保持しているデー
タを記憶手段に記憶する。そして、前記ラッチ手段が保
持しているデータが所定のビット数シフトされるまで前
記ラッチ手段が保持しているデータを繰り返しバーレル
シフタに帰還させ、所定のビット数シフトされた時点で
前記ラッチ手段が保持しているデータを制御手段の制御
によって前記記憶手段に記憶させるようになっている。
そのため、ランレングスのデータに基づいたビット数の
イメージデータへの変換を、バーレルシフタを用いて一
連のランレングス毎に行うことができ、所定のビット数
シフトされた時点で前記ラッチ手段が保持しているデー
タを記憶手段に記憶させるようにしたので、従来のよう
に、イメージデータの組立てを１ビットずつ行う必要が
なく、所定数以下のランレングスであれば、一括してイ
メージデータの組立てを行うことがきるので、イメージ
データへの変換を高速に行って処理速度の高速化が可能
となる。According to the present invention, the bit is shifted by the barrel shifter based on the run length data, the data shifted by the barrel shifter is held in the latch means, and the data held by the latch means is stored in the storage means. Remember. Then, the data held by the latch means is repeatedly fed back to the barrel shifter until the data held by the latch means is shifted by a predetermined number of bits, and when the predetermined number of bits are shifted, the latch means is The held data is stored in the storage means under the control of the control means.
Therefore, the conversion of the number of bits into image data based on the run length data can be performed for each series of run lengths using the barrel shifter, and the latch means holds the data when the predetermined number of bits is shifted. Since the stored data is stored in the storage means, it is not necessary to assemble the image data bit by bit as in the conventional case. If the run length is a predetermined number or less, the image data can be assembled collectively. Since it can be performed, conversion into image data can be performed at high speed to increase the processing speed.
【００１９】[0019]
【実施例】以下、この発明の一実施例を図面に基づいて
説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings.
【００２０】図１はこの発明の一実施例の構成図で、こ
れは図５に示したようなランレングス復号化装置におけ
る復号化部以下に相当する部分に適用した場合の構成を
示している。従って、図１の復号化部(3) の前段には、
図示していないが、既述したような記憶装置等と入力バ
ッファが設けられている。FIG. 1 is a block diagram of an embodiment of the present invention, which shows a configuration when it is applied to a portion corresponding to a decoding section and below in a run length decoding device as shown in FIG. . Therefore, in the previous stage of the decoding unit (3) in FIG.
Although not shown, the storage device and the input buffer as described above are provided.
【００２１】この実施例では、イメージデータ組立部に
おいてｎビット以下のランを一度にイメージデータへ変
換する手段として、バーレルシフタ(14)) と、２つの減
算器（ＳＵＢＴＲＡＴＥＲ）(15)、(16)と、コンパレー
タ(17)と、セレクタ（ＳＥＬ１）(18)を用いている。す
なわち、第１の減算器（ＳＵＢ１）(15)へは復号化部
(3) で符号データから変換されたランレングスが与えら
れ、またコードジェネレータ(9) はｎ（例えばｎ＝１
６）を第２の減算器（ＳＵＢ２）(16)へ出力するように
なっており、第１の減算器(15)は、復号化部(3) から出
力されるランレングスをロードし、以後、セレクタ(18)
の出力を次々と減算し、ランレングスだけのイメージ組
立てが終了したかを検出する。一方、第２の減算器(16)
は、ｎをロードし、以後、セレクタ(18)の出力を次々と
減算し、ｎビットのイメージ組立てが終了したかを検出
するものである。そして、コンパレータ(17)とセレクタ
(18)は、上記第１の減算器(15)と第２の減算器(16)の出
力を比較して、小さい方を出力するようになっており、
セレクタ(18)の出力はバーレルシフタ(14)に与えられ
る。In this embodiment, the image data assembling unit converts the runs of n bits or less at a time into image data by using a barrel shifter (14)) and two subtracters (SUBTRATOR) (15), (16). ), A comparator (17), and selectors (SEL1) (18). That is, the decoding unit is connected to the first subtractor (SUB1) (15).
The run length converted from the code data is given in (3), and the code generator (9) uses n (for example, n = 1).
6) is output to the second subtractor (SUB2) (16), and the first subtractor (15) loads the run length output from the decoding unit (3), and thereafter , Selector (18)
Output is successively subtracted to detect whether the image assembly for run length is completed. On the other hand, the second subtractor (16)
Is to load n and then subtract the output of the selector 18 one after another to detect whether n-bit image assembly is completed. And the comparator (17) and selector
(18) compares the outputs of the first subtractor (15) and the second subtractor (16) and outputs the smaller one,
The output of the selector (18) is given to the barrel shifter (14).
【００２２】バーレルシフタ(14)は、ｎビットのバーレ
ルシフタで、上記セレクタ(18)の出力をｍ（ｍ＝０、
１、…、ｎ−１）とすると、後述のラッチの出力をｍビ
ット左シフトして出力する。この場合、右ｍビットには
Ｗ／ＢＦ．Ｆ．(11)の出力が出力される。このＷ／Ｂ
Ｆ．Ｆ．(11)はイメージ組立てを行なっているビット
が”０”か”１”かを指定するもので、セレクタ(12)
は、上記バーレルシフタ(14)の出力とこのＷ／ＢＦ．
Ｆ．(11)の出力を選択して、セレクタ(12)とイメージメ
モリ(6) との間に出力バッファとして設けられたラッチ
(19)へ出力する。そして、ラッチ(19)は、上記セレクタ
(12)からの出力をラッチしてバーレルシフタ(14)とイメ
ージメモリ(6) へ出力する。The barrel shifter (14) is an n-bit barrel shifter and outputs the output of the selector (18) by m (m = 0,
1, ..., N−1), the output of the latch described later is shifted left by m bits and output. In this case, W / BF. F. The output of (11) is output. This W / B
F. F. (11) specifies whether the bit that is performing image assembly is "0" or "1". Selector (12)
Is the output of the barrel shifter (14) and this W / BF.
F. Latch provided as an output buffer between the selector (12) and the image memory (6) by selecting the output of (11).
Output to (19). And the latch (19) is the selector
The output from (12) is latched and output to the barrel shifter (14) and image memory (6).
【００２３】コントローラ(20)は、イメージ組立てに必
要な制御を行なうもので、この例ではｎビット以下のラ
ンであれば一度に処理するよう制御する。The controller (20) performs control necessary for image assembly, and in this example, controls so that runs of n bits or less are processed at one time.
【００２４】図２にはその動作フローチャートの一例が
示されており、以下、動作結果の具体例を示す図３及び
図４を参照して、図４(A) に示す処理前データであるラ
ンレングスＡ1 〜Ａ8 を同図(B) に示す処理後データで
あるイメージデータＢ1 〜Ｂ5 へ変換する動作について
説明する。An example of the operation flowchart is shown in FIG. 2. Hereinafter, with reference to FIGS. 3 and 4 showing specific examples of the operation result, the run data which is the unprocessed data shown in FIG. The operation of converting the lengths A 1 to A 8 into the image data B 1 to B 5 which are the processed data shown in FIG.
【００２５】なお、図３はその間の処理の様子を示すも
ので、図中の○印は該当する処理が行われることを表わ
しており、また、処理欄における「ランレングスをロー
ド」などの各内容は図中左から順に図２のステップＡ，
ステップＢ、ステップＣ、ステップＤ並びにＥ，ステッ
プＩ、ステップＪ並びにＫ，ステップＧに相当してい
る。更に図３中右半分については、夫々各時点（番号１
〜２５で示してある）におけるＷ／ＢＦ．Ｆ．(11)、第
１の減算器(15)、第２の減算器(16)及びラッチ(19)出力
の状態を示している。Note that FIG. 3 shows the state of the processing during that time, and the mark ◯ in the drawing indicates that the corresponding processing is performed, and each item such as “Load run length” in the processing column. The contents are step A of FIG. 2 from the left in the figure,
It corresponds to steps B, C, D and E, step I, steps J and K, and step G. Furthermore, for the right half of FIG. 3, each time point (number 1
.About.25). F. (11) shows the states of the outputs of the first subtractor (15), the second subtractor (16) and the latch (19).
【００２６】図２において、まず、ステップＡで復号化
部(3) から第１の減算器(15)へ図４(A) のランレングス
Ａ1 をロードする。In FIG. 2, first, in step A, the run length A 1 of FIG. 4 (A) is loaded from the decoding section (3) to the first subtractor (15).
【００２７】次いで、ステップＢで、第１の減算器(15)
と第２の減算器(16)の出力をコンパレータ(17)で比較
し、小さい方をセレクタ(18)で選択し出力する。ここ
で、第２の減算器(16)には予め”ｎ”（ｎ＝１６）がロ
ードされているので、第１の減算器(15)の出力”５”
（「０１０１」）とその”１６”（「１００００」）が
比較され、”５”が出力される。Then, in step B, the first subtractor (15)
And the output of the second subtractor (16) are compared by the comparator (17), and the smaller one is selected by the selector (18) and output. Here, since "n" (n = 16) is loaded in advance in the second subtractor (16), the output "5" of the first subtractor (15)
("0101") and its "16"("10000") are compared, and "5" is output.
【００２８】ステップＣで、ラッチ(19)の出力はバーレ
ルシフタ(14)で５ビット左シフトされる。ラッチ(19)に
は予め”０”がｎビット（ｎ＝１６）ロードされていて
Ｗ／ＢＦ．Ｆ．(11)の出力は”０”になっているので、
ラッチ(19)には、図３の番号１欄に示す値がラッチされ
る。In step C, the output of the latch (19) is left-shifted by 5 bits by the barrel shifter (14). The latch (19) is preloaded with n bits (n = 16) of "0", and W / BF. F. Since the output of (11) is "0",
The latch (19) latches the values shown in the number 1 column of FIG.
【００２９】続いて、ステップＤとＥにおいて、セレク
タ(18)の出力”５”が第１の減算器(15)と第２の減算器
(16)で減算され、それぞれ図３の番号２欄に示すよう
に”０”と”１１”（「１０１１」）が出力される。す
なわち、第２の減算器(16)においては、上述のように”
１６”から”５”が減算されるのであり、この結果”１
１”となる。Then, in steps D and E, the output "5" of the selector (18) is the first subtractor (15) and the second subtractor.
Subtraction is performed in (16), and "0" and "11"("1011") are output as shown in the number 2 column of FIG. That is, in the second subtractor (16), as described above,
"5" is subtracted from 16 ", which results in" 1 ".
1 ”.
【００３０】次に、ステップＦにおいて、第１の減算器
(15)がキャリー（ＣＡＲＲＹ）、すなわち出力が”０”
か否かが判別され、この場合は上述のように第１の減算
器(15)の出力は”０”であるから、ステップＧへ分岐す
る。Next, in step F, the first subtractor
(15) is carry, that is, the output is "0"
It is determined whether or not. In this case, since the output of the first subtractor (15) is "0" as described above, the process branches to step G.
【００３１】そして、このステップＧでＷ／ＢＦ．Ｆ．
(11)の出力を反転し、図３の番号２欄のように出力を”
１”にする。Then, in this step G, W / BF. F.
Invert the output of (11) and output it as shown in column 2 of Figure 3.
Set to 1 ”.
【００３２】ステップＧに続くステップＨにおいては、
第２の減算器(16)についてそれがキャリー、すなわち出
力が”０”か否かの判別が行われ、この場合は第２の減
算器(16)の出力が”０”ではないから、ステップＭへ分
岐する。In step H following step G,
For the second subtractor (16), it is determined whether it is a carry, that is, whether the output is "0". In this case, the output of the second subtractor (16) is not "0". Branch to M.
【００３３】ステップＭは、１ライン終了か否かを判別
するステップであり、この場合は１ライン分のイメージ
組立てがまだ終了していないので、ステップＭから前記
ステップＡへ分岐することになる。Step M is a step of determining whether or not one line is completed. In this case, since image assembly for one line is not yet completed, the process branches from step M to step A.
【００３４】上記の如く、再びステップＡへ戻ると、こ
こで図４(A) のランレングスＡ2 が第１の減算器(15)へ
ロードされ、以下上述と同じようにして、ステップＡ、
Ｂ、…、Ｆ、Ｇ、Ｈ、ＭでこのランレングスＡ2 が処理
されて、図３の番号３欄のような値をラッチ(19)が出力
する。なお、この段階においては、同図番号４欄に示す
如く、第２の減算器(16)は、”１１”から”２”が減算
されて”９”（「１００１」）となり、またＷ／ＢＦ．
Ｆ．(11)は出力が”０”に反転している。As described above, when returning to step A again, the run length A 2 of FIG. 4 (A) is loaded into the first subtractor (15), and then step A,
The run length A 2 is processed by B, ..., F, G, H, M, and the latch (19) outputs the value as shown in the number 3 column of FIG. At this stage, the second subtractor (16) subtracts "2" from "11" to become "9"("1001"), and W / BF.
F. In (11), the output is inverted to "0".
【００３５】次いで、再びステップＡへ戻って図４のラ
ンレングスＡ3 がロードされ、ステップＡ、Ｂ、…、Ｅ
でこのランレングスＡ3 が処理されて図３の番号５欄の
ような値をラッチ(19)が出力し、そして同番号６欄のよ
うな値を第１及び第２の各減算器(15)、(16)が出力す
る。すなわち、このランレングスＡ3 の処理過程におけ
る上記ステップＢでは、第２の減算器(16)の方が小さか
ったので、これが選択されて減算が行なわれる結果、第
２の減算器(16)が”０”となり、第１の減算器(15)の方
は”１”となる。Then, the process returns to step A again and the run length A 3 of FIG. 4 is loaded, and steps A, B, ..., E are executed.
This run length A 3 is processed by the latch (19) to output the value shown in the number 5 column in FIG. 3, and the value shown in the number 6 column in the first and second subtractors (15). ) And (16) output. That is, since the second subtractor (16) was smaller in step B in the process of processing the run length A 3 , the second subtracter (16) was selected and subtraction was performed. It becomes "0", and the first subtractor (15) becomes "1".
【００３６】従って、ステップＥから次にステップＦへ
進んだ場合、ステップＦにおいては、第１の減算器(15)
の出力が”０”でないから判別結果はＮＯとなり、ステ
ップＩへ分岐する。Therefore, when the process proceeds from step E to step F, in step F, the first subtractor (15)
Is not "0", the determination result is NO, and the process branches to step I.
【００３７】そして、このステップＩで、ラッチ(19)の
出力、すなわち図４(B) のイメージデータＢ1 がイメー
ジメモリ(6) に出力され、これでまずｎビ１ト（ｎ＝１
６）のイメージ組立てが終了する。Then, in this step I, the output of the latch (19), that is, the image data B 1 of FIG. 4 (B) is output to the image memory (6), and first, n bits (n = 1).
The image assembly of 6) is completed.
【００３８】次いで、上記ランレングスＡ3 の残りに対
する処理、すなわち第１の減算器(15)の出力が”０”に
なるまでの処理を経て、同様の変換処理が続行される。Next, the same conversion process is continued after the process for the rest of the run length A 3 , that is, the process until the output of the first subtractor (15) becomes "0".
【００３９】すなわち、上記ステップＩに引き続き、ス
テップＪで、第２の減算器(16)へ”ｎ”（ｎ＝１６）が
ロードされて、ステップＫにおいてＷ／ＢＦ．Ｆ．(11)
の内容がｎビットラッチ(19)へラッチされる。この時点
でのＷ／ＢＦ．Ｆ．(11)の内容は、この具体例では、図
３の番号７欄のように”０”であるから、ラッチ(19)へ
はｎビット（ｎ＝１６）の”０”がラッチされることに
なる。That is, following step I, in step J, "n" (n = 16) is loaded into the second subtractor (16), and in step K, W / BF. F. (11)
Is latched in the n-bit latch (19). W / BF. F. In this specific example, the content of (11) is "0" as shown in column 7 of FIG. 3, so that n bits (n = 16) of "0" are latched in the latch (19). become.
【００４０】次いで、ステップＬへ進む。このステップ
Ｌで、第１の減算器(15)の出力が”０”ではないので、
前記ステップＢへ分岐する。Then, the process proceeds to step L. At this step L, since the output of the first subtractor (15) is not "0",
The process branches to the step B.
【００４１】ステップＢへ戻れば、順次ステップＢ、
Ｃ、Ｄが実行され、ここで第１の減算器(15)は”０”と
なるからステップＥ、Ｆと進んだとき、ステップＧへ分
岐し、以下ステップＨ、Ｍへと進む。このようにステッ
プＢ、Ｃ、…、Ｆ、Ｇ、Ｈ、ＭでランレングスＡ3 の残
りが処理されて、図３の番号８欄のような値をラッチ(1
9)が出力し、また同番号９欄のような夫々の値を第１、
第２の減算器(15)、(16)とＷ／ＢＦ．Ｆ．(11)が出力す
る。Returning to step B, step B,
Since C and D are executed and the first subtractor (15) becomes "0" here, when the process proceeds to steps E and F, the process branches to step G and then to steps H and M. In this way, the rest of the run length A 3 is processed in steps B, C, ..., F, G, H, M, and the value like the column number 8 in FIG. 3 is latched (1
9) output, and each value like the column of the same number 9 is the first,
The second subtracters (15) and (16) and the W / BF. F. Output by (11).
【００４２】次いで、ステップＡに戻ると、図４(A) の
ランレングスＡ4 に対する処理が開始され、既述したと
同じような動作でステップＡ、Ｂ、…、Ｆ、Ｇ、Ｈ、Ｍ
でランレングスＡ4 が処理され、ラッチ(19)出力、第１
及び第２の減算器(15)、(16)、Ｗ／ＢＦ．Ｆ．(11)につ
いては夫々第３図の番号１０、１１欄のようになる。Next, returning to step A, the process for the run length A 4 of FIG. 4A is started, and steps A, B, ..., F, G, H, M are performed in the same operation as described above.
Run-length A 4 is processed at Latch (19) output, first
And second subtractors (15), (16), W / BF. F. As for (11), columns 10 and 11 in FIG.
【００４３】ステップＭから再びステップＡに戻ったと
き、ステップＡで図４(A) のランレングスＡ5 のロード
が行なわれ、ステップＡ、Ｂ、…、Ｅでこのランレング
スＡ5 が処理されて、この場合は第３図の番号１２、１
３欄に示すような内容になる。ここで、上記ステップＥ
が実行された時点におけるラッチ(19)、第１及び第２の
減算器(15)、(16)、Ｗ／ＢＦ．Ｆ．(11)の値を見ると、
それは次の通りである。When the process returns from step M to step A again, the run length A 5 shown in FIG. 4A is loaded in step A, and the run length A 5 is processed in steps A, B, ..., E. In this case, the numbers 12 and 1 in FIG.
The contents are shown in column 3. Here, the above step E
Is executed, the latch (19), the first and second subtractors (15), (16), the W / BF. F. Looking at the value of (11),
It is as follows.
【００４４】すなわち、ラッチ(19)は「０１１１０００
０００００００００」、第１、第２の減算器(15)、(16)
は「００００」、そしてＷ／ＢＦ．Ｆ．(11)について
は、「０」である。That is, the latch (19) is "0111000".
"000000000000", first and second subtractors (15), (16)
Is "0000", and W / BF. F. Regarding (11), it is “0”.
【００４５】このような状態において次のステップＦへ
進むと、ステップＦでは第１の減算器(15)の出力が”
０”であるから、ステップＧへ分岐し、そしてこのステ
ップＧでＷ／ＢＦ．Ｆ．(11)の出力が”１”となってス
テップＨへ進む。In such a state, if the process proceeds to the next step F, the output of the first subtractor (15) is "
Since it is "0", the process branches to step G, and in this step G, the output of W / BF.F (11) becomes "1" and the process proceeds to step H.
【００４６】ステップＨへ進んだとき、ステップＨでは
第２の減算器(16)の出力も”０”であるから、この場合
はステップＭではなく、ステップＩへ分岐する。When the process proceeds to step H, the output of the second subtractor (16) is also "0" in step H, so in this case the process branches to step I instead of step M.
【００４７】そして、このステップＩでそのときのラッ
チ(19)の出力、すなわち「０１１１０００００００００
０００」をイメージデータＢ2 （図４(B) ）としてイメ
ージメモリ(6) へ出力するのである。 このようなイメ
ージメモリ(6) への出力が行われた後は、再びステップ
Ｊ〜Ｌが実行される。すなわち、ステップＪで”ｎ”
（ｎ＝１６）を第２の減算器(16)へロードし、ステップ
Ｋで図３の番号１４欄のように、Ｗ／ＢＦ．Ｆ．(11)の
出力”１”をｎビットラッチ(19)へラッチする。Then, in this step I, the output of the latch (19) at that time, that is, "0111000000000000"
000 "as image data B 2 (FIG. 4 (B)) is output to the image memory (6). After such output to the image memory (6), steps J to L are executed again. That is, in step J, "n"
(N = 16) is loaded into the second subtractor (16), and in step K, W / BF. F. The output "1" of (11) is latched to the n-bit latch (19).
【００４８】そして、次の第１の減算器(15)の出力が”
０”であるか否かを判別するステップＬへ進むが、この
場合は第１の減算器(15)の出力が”０”であるから、ス
テップＢに戻るのではなくステップＭへ分岐し、またこ
のステップＭで１ラインのイメージ組立てが終了してい
ないので、ステップＡへ分岐する。このようにして、再
びランレングスのロードを行なうステップＡへと戻る。Then, the output of the next first subtractor (15) is "
The process proceeds to step L to determine whether it is "0". In this case, since the output of the first subtractor (15) is "0", the process branches to step M instead of returning to step B. Since the image assembly of one line has not been completed in step M, the process branches to step A. In this way, the process returns to step A where the run length is loaded again.
【００４９】ステップＡへ戻ると、図４(A) のランレン
グスＡ6 がロードされ、同じようにステップＡ、Ｂ、
…、Ｆ、Ｇ、Ｈ、ＭでランレングスＡ6 が処理されて、
ラッチ(19)等の内容については図３の番号１５、１６欄
のようになる。Returning to step A, the run length A 6 of FIG. 4A is loaded, and steps A, B, and
..., the run length A 6 is processed by F, G, H, M,
The contents of the latch (19) and the like are as shown in columns 15 and 16 of FIG.
【００５０】再びステップＡに戻ると、ここで図４のラ
ンレングスＡ7 のロードが行われ、順次ステップＢ〜Ｆ
が実行されるが、このとき第１の減算器(15)は”０”で
はないので（図３の番号１７欄）、ステップＦからはス
テップＩ以下へ進み、このようにステップＡ、Ｂ、…、
Ｆ、Ｉ、Ｊ、ＫでランレングスＡ7 が処理されて、ラッ
チ(19)等の内容は図３の番号１７、１８のようになり、
図４(B) のイメージデータＢ3 がイメージメモリ(6) へ
出力される。また、ステップＫ実行後の段階では、ラッ
チ(19)等の内容は図３の番号１９欄で示すような値にな
る。Returning to step A again, the run length A 7 of FIG. 4 is loaded here, and steps B to F are sequentially performed.
However, since the first subtractor (15) is not "0" at this time (column 17 in FIG. 3), the process proceeds from step F to step I and below, and steps A, B, and ...
The run length A 7 is processed by F, I, J, and K, and the contents of the latch (19) and the like become like numbers 17 and 18 in FIG.
The image data B 3 of FIG. 4 (B) is output to the image memory (6). Further, at the stage after the execution of step K, the contents of the latch (19) and the like have the values shown in the column 19 of FIG.
【００５１】次に、ステップＬへ進むと、このとき同番
号欄１９のように第１の減算器(15)の出力が”０”では
ないから、ステップＢへ分岐する。Next, when proceeding to step L, since the output of the first subtractor (15) is not "0" as in the same number column 19 at this time, it branches to step B.
【００５２】ステップＢへ戻ると、ここでは第１の減算
器(15)と第２の減算器(16)の出力とを比較し小さい方を
選択し出力するから、セレクト(18)は”ｎ”（ｎ＝１
６）を出力する（図３の番号２０欄）。Returning to step B, the output of the first subtractor (15) and the output of the second subtractor (16) are compared here and the smaller one is selected and output. Therefore, the select (18) is "n". "(N = 1
6) is output (column 20 in FIG. 3).
【００５３】そして、次のステップＣにおいては、バー
レルシフタ(14)へは、”ｎ”（ｎ＝１６）が入力される
が、このバーレルシフタ(14)はｎビットのバーレルシフ
タであるから（ｎ−１）ビットのシフトまでしかでき
ず、この場合、０ビットのシフトを実行する。しかし、
図３の前記番号１９欄のように、ラッチ(19)へはｎビッ
トのＷ／ＢＦ．Ｆ．(11)の出力がラッチされているの
で、ｎビットシフトを実行したのと同じ結果となる。Then, in the next step C, "n" (n = 16) is input to the barrel shifter (14), but since this barrel shifter (14) is an n-bit barrel shifter ( Only n-1) bits can be shifted. In this case, 0-bit shift is executed. But,
As shown in the number 19 column in FIG. 3, the n-bit W / BF. F. Since the output of (11) is latched, the same result as the n-bit shift is executed.
【００５４】次いで、ステップＤ、Ｅ、Ｆ、Ｉで図４
(B) のイメージデータＢ4 がイメージメモリ(6) へ出力
され、更にステップＪ〜Ｌで第２の減算器(16)の内容が
図３の番号２１欄のものから同番号２２欄のようになっ
て、ステップＬから再びステップＢへ戻る。Then, in steps D, E, F and I, FIG.
The image data B 4 of (B) is output to the image memory (6), and the contents of the second subtractor (16) are changed from those in column 21 of FIG. Then, the process returns from step L to step B again.
【００５５】ステップＢへ戻ると、ステップＢ、Ｃ、
…、Ｆ、Ｇ、Ｈ、Ｍで、前述したランレングスＡ3 の場
合と同様にしてランレングスＡ7 の残りが処理されて、
図３の番号欄２３、２４欄で示す内容のようになる。Returning to step B, steps B, C,
..., F, G, H, M, the rest of the run length A 7 is processed in the same manner as in the case of the run length A 3 described above,
The contents are shown in the number columns 23 and 24 of FIG.
【００５６】そして、再びステップＡに戻れば、図４
(A) のランレングスＡ8 が第１の減算器(15)へロードさ
れ、図３の番号２５欄のようになり、前述と同じように
して処理されていく。Then, returning to step A again, FIG.
The run length A 8 of (A) is loaded into the first subtractor (15) and becomes as indicated by the number 25 column in FIG. 3 and is processed in the same manner as described above.
【００５７】以上のようにして、イメージ組立部におい
て、図４(A) のランレングスＡ1 〜Ａ8 が処理されて同
図(B) のイメージデータＢ1 〜Ｂ5 がイメージメモリ
(6) へ出力される。As described above, in the image assembling section, the run lengths A 1 to A 8 of FIG. 4A are processed and the image data B 1 to B 5 of FIG. 4B are stored in the image memory.
Output to (6).
【００５８】このように、上記実施例によれば、ランレ
ングス符号化された符号データを復号するランレングス
復号回路において、記憶装置等から送られる符号データ
を高速に復号化するために、符号データを一時、入力バ
ッファへ記憶し、記憶装置等と復号化回路の処理速度の
差を吸収するようにし、更に、復号化回路の復号化部
(3) で符号データをランレングスに変換し、かつそのラ
ンレングスをイメージ組立部でイメージデータに変換す
るようにし、得られたイメージデータは出力バッファへ
一時記憶して復号化回路とイメージメモリ(6) の処理速
度の差を吸収すると共に、イメージ組立部において、バ
ーレルシフタ(14)と減算器(15)、(16)とコンパレータ(1
7)とセレクタ(18)を用いて、ｎビット以下のランであれ
ば、一度にイメージデータへ変換してランレングスを高
速にイメージデータへ変換することができる。前記図６
の場合は、ｎビット連続した”０”または”１”を一度
に処理する以外は１ビットずつ処理していくために、こ
の点で高速に処理することができないが、上記実施例で
は、ランレングスをイメージデータへ変換する際に、そ
のようにイメージデータを１ビットずつ処理することな
く、ｎビット以下のランを一度に処理することによっ
て、図６のものよりも高速にイメージデータへ変換する
ことができる。As described above, according to the above embodiment, in the run-length decoding circuit for decoding the run-length coded code data, the code data sent from the storage device or the like is decoded at high speed. Is temporarily stored in the input buffer so as to absorb the difference in processing speed between the storage device and the decoding circuit, and further, the decoding unit of the decoding circuit.
The code data is converted into run length in (3), and the run length is converted into image data in the image assembling section.The obtained image data is temporarily stored in the output buffer and the decoding circuit and the image memory ( The difference in processing speed of 6) is absorbed, and at the image assembling section, the barrel shifter (14), the subtracters (15), (16) and the comparator (1
By using 7) and the selector (18), if the run is n bits or less, it can be converted into image data at one time and the run length can be converted into image data at high speed. FIG. 6
In this case, since it is possible to process one bit at a time except for processing "0" or "1" which continues n bits at a time, high speed processing cannot be performed at this point. When the length is converted into the image data, the image data is converted into the image data faster than that in FIG. 6 by processing the runs of n bits or less at a time without processing the image data bit by bit. be able to.
【００５９】前記図４(A) に示したランレングスＡ1 〜
Ａ8 を処理する場合を例にとって、この実施例と図６
による処理速度を試算した場合、図６の構成で、イメー
ジデータを１ビットずつ処理するのに１クロックを要
し、１６ビットずつ処理するのに２クロックを要すると
すると、ランレングスＡ1 〜Ａ8 を処理するのに６６ク
ロックを必要とする。これに対し、上記実施例で、ｎビ
ット以下のランをイメージデータに組立てるのに、３ク
ロックを要するとすると、ランレングスＡ1 〜Ａ8 を処
理するのに３３クロックで済み、より高速に処理でき
る。The run lengths A 1 ~ shown in FIG.
For example when processing A 8, this embodiment and FIG. 6
If the processing speed is calculated by calculation, assuming that it takes 1 clock to process the image data bit by bit and 2 clocks to process the image data bit by bit in the configuration of FIG. 6, the run lengths A 1 to A It takes 66 clocks to process 8 . On the other hand, in the above embodiment, if it takes 3 clocks to assemble a run of n bits or less into the image data, it takes 33 clocks to process the run lengths A 1 to A 8 , which is faster. it can.
【００６０】この発明は、上記特定の実施例、具体例に
ついて説明したが、これに限定されるものではなく、種
々の変更が可能である。Although the present invention has been described with reference to the above specific embodiments and specific examples, the present invention is not limited to these, and various modifications can be made.
【００６１】なお、前記実施例では、バーレルシフタ(1
4)を用いてイメージデータの組立てを行なうランレング
スのデータが、セレクタ(18)から出力される場合につい
て説明したが、この発明においては、これに限定される
ものではなく、バーレルシフタ(14)を用いてイメージデ
ータの組立てを行なうランレングスのデータは、他の記
憶装置や回線等から出力されるものであっても良い。In the above embodiment, the barrel shifter (1
The run length data for assembling image data using 4) is described as being output from the selector (18), but the present invention is not limited to this, and the barrel shifter (14) is not limited to this. The run-length data for assembling image data by using may be output from another storage device, line, or the like.
【００６２】図７はこの発明の第二実施例を示すもので
あり、前記実施例と同一の部分には同一の符号を付して
説明すると、この実施例では、バーレルシフタを用いて
イメージデータの組立てを行なうランレングスのデータ
は、他の回線等から出力されるように構成されている。FIG. 7 shows a second embodiment of the present invention. The same parts as those of the above-mentioned embodiment are designated by the same reference numerals. In this embodiment, image data is converted by using a barrel shifter. The run-length data for assembling is configured to be output from another line or the like.
【００６３】この実施例では、イメージデータ組立部に
おいてイメージデータの組立てを行なうランレングスの
データを、バーレルシフタへ出力する手段として、通信
回線(30)あるいは記憶回路(31)からのランレングスを選
択するセレクタ(32)と、ランレングスに対して所定の演
算を行うＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ ＬｏｇｉｃＵ
ｎｉｔ）(33)を用いており、上記記憶回路としてはレジ
スタファイル(31)が用いられている。また、コントロー
ラ(20)は、ソフトウエアハウスによって構成されてお
り、予めプログラムされた動作に従って処理を実行す
る。すなわち、上記バーレルシフタ(14)へは、セレクタ
(32)を介して通信回線(30)あるいはレジスタファイル(3
1)からのランレングスが入力される。In this embodiment, the run length from the communication line (30) or the storage circuit (31) is selected as means for outputting the run length data for assembling the image data in the image data assembling section to the barrel shifter. Selector (32) and an ALU (Arithmetic Logic U) that performs a predetermined operation on the run length.
nit) (33) and a register file (31) is used as the memory circuit. The controller (20) is composed of a software house and executes processing according to pre-programmed operations. That is, the above-mentioned barrel shifter (14) has a selector
Communication line (30) or register file (3
The run length from 1) is input.
【００６４】上記ＡＬＵ(33)は、ランレングスに対して
所定の演算を行い、イメージ組立を行うべきランレング
スのビット数等を演算する。すると、前記実施例と同一
構成のラッチ(19)の出力は、この演算結果に基づいてバ
ーレルシフタ(14)で左シフトされる。いま、ＡＬＵ(33)
の最初の演算結果が”５”（「０１０１」）であれば、
ラッチ(19)の出力は、バーレルシフタ(14)で５ビット左
シフトされる。ラッチ(19)には予め”０”がｎビット
（ｎ＝１６）ロードされていて、コントローラ(20)がラ
ッチ(19)に送る指定は”０”になっているので、ラッチ
(19)には、図３の番号１欄に示すのと同様の値がラッチ
される。The ALU (33) performs a predetermined operation on the run length to calculate the number of bits of the run length for image assembly. Then, the output of the latch (19) having the same structure as that of the above embodiment is left-shifted by the barrel shifter (14) based on the result of this calculation. Now, ALU (33)
If the first operation result of is “5” (“0101”),
The output of the latch (19) is left-shifted by 5 bits by the barrel shifter (14). The latch (19) is loaded with n bits (n = 16) in advance, and the controller (20) has designated "0" to send to the latch (19).
In (19), the same value as that shown in the number 1 column of FIG. 3 is latched.
【００６５】続いて、ＡＬＵ(33)の演算結果に基づい
て、入力したランレングスのイメージデータへの組立が
終了したと判断されれば、コントローラ(20)は、所定数
のイメージ組立が終了したか否か及び１ライン終了か否
かを判別し、１ライン分のイメージ組立てがまだ終了し
ていない場合には、次のランレングスがセレクタ(32)を
介してＡＬＵ(33)に入力される。Then, if it is judged that the assembly of the input run length into the image data is completed based on the calculation result of the ALU (33), the controller (20) completes the assembly of a predetermined number of images. It is determined whether or not one line has ended, and if the image assembly for one line is not completed yet, the next run length is input to the ALU (33) via the selector (32). .
【００６６】そして、以下上述と同じようにして、この
ランレングスが処理されて、図３の番号３欄と同様な値
をラッチ(19)が出力する。なお、この段階においては、
コントローラ(20)は、１つのラン毎に白黒の判別信号を
反転させる。Then, in the same manner as described above, the run length is processed, and the latch (19) outputs the same value as the column No. 3 in FIG. At this stage,
The controller (20) inverts the black and white discrimination signal for each run.
【００６７】次いで、コントローラ(20)が所定数のイメ
ージ組立が終了したことを検知すると、ラッチ(19)の出
力をイメージメモリ(16)へ出力する。Next, when the controller (20) detects that a predetermined number of images have been assembled, it outputs the output of the latch (19) to the image memory (16).
【００６８】その後、上記の動作を繰り返し、コントロ
ーラ(20)は、例えば、１ライン分のイメージ組立てが終
了した時点で動作を停止する。After that, the above-mentioned operation is repeated, and the controller (20) stops the operation when, for example, one line of image assembly is completed.
【００６９】このように、この実施例では、バーレルシ
フタを用いてイメージデータの組立てを行なうランレン
グスのデータは、他の回線等任意のところから出力され
たものでも、同様にイメージの組立が行えるように構成
されている。そのため、この発明は、汎用のデジタルシ
グナルプロセッサー等にも適用できるものである。As described above, in this embodiment, even if the run-length data for assembling image data using the barrel shifter is output from any other place such as another line, the image can be similarly assembled. Is configured. Therefore, the present invention can be applied to a general-purpose digital signal processor and the like.
【００７０】その他の構成及び作用は前記実施例と同様
であるので、その説明を省略する。The other structure and operation are the same as those of the above-mentioned embodiment, and the description thereof will be omitted.
【００７１】[0071]
【発明の効果】以上のように、この発明によれば、ラン
レングスをイメージデータへ変換する際にイメージデー
タへの変換を高速に行なうことができるので、記憶装置
等から送られるランレングス符号化された符号データを
ランレングスに変換し、更にランレングスをイメージデ
ータに変換するランレングス復号化装置における処理速
度を一段と高められる等の特長を有する。As described above, according to the present invention, when the run length is converted into the image data, the conversion into the image data can be performed at a high speed, so that the run length encoding sent from the storage device or the like is performed. The run-length decoding device for converting the encoded data into run-length and further converting the run-length into image data has a feature that the processing speed can be further increased.
【図１】 図１はこの発明の一実施例を示す構成図であ
る。FIG. 1 is a block diagram showing an embodiment of the present invention.
【図２】 図２はその動作フローチャートの一例を示す
図である。FIG. 2 is a diagram showing an example of an operation flowchart thereof.
【図３】 図３は同実施例による処理の具体例の説明に
供する図である。FIG. 3 is a diagram for explaining a specific example of processing according to the embodiment.
【図４】 図４(A) 及び(B) はその具体例における処理
前データと処理後データを示す図である。FIGS. 4A and 4B are diagrams showing pre-processing data and post-processing data in the specific example.
【図５】 図５はランレングス復号化装置の構成図であ
る。FIG. 5 is a configuration diagram of a run-length decoding device.
【図６】 図６は本出願人の先の開発に係る同装置の復
号化回路の構成を示す図である。FIG. 6 is a diagram showing a configuration of a decoding circuit of the same apparatus according to the applicant's previous development.
【図７】 図７はこの発明の他の実施例を示す構成図で
ある。FIG. 7 is a block diagram showing another embodiment of the present invention.
(3) …復号化部、 (6)…イメージメモリ、(9) …コード
ジェネレータ、 (11)…W/BF.F. 、(12)…セレクタ、 (1
8) …セレクタ、(14)…バーレルシフタ、 (15)(16) …
減算器、(17)…コンパレータ、 (19) …ラッチ(3) ... Decoding section, (6) ... Image memory, (9) ... Code generator, (11) ... W / BF.F., (12) ... Selector, (1
8) ... Selector, (14) ... Barrel shifter, (15) (16) ...
Subtractor, (17) ... Comparator, (19) ... Latch
Claims (1)
ランレングスに変換し、このランレングスをイメージ組
立部でイメージデータに変換するランレングス復合化装
置において、 前記イメージ組立部は、 ランレングスのデータに基づいてビットがシフトされる
バーレルシフタと、 このバーレルシフタによってシフトされたデータを保持
するラッチ手段と、 このラッチ手段が保持しているデータを記憶する記憶手
段と、 前記ラッチ手段が保持しているデータが所定のビット数
シフトされるまで前記ラッチ手段が保持しているデータ
を繰り返しバーレルシフタに帰還させ、所定のビット数
シフトされた時点で前記ラッチ手段が保持しているデー
タを前記記憶手段に記憶させる制御手段とを具備するこ
とを特徴とするランレングス復合化装置。1. A run length decoding device for converting run-length coded code data into run lengths and converting the run lengths into image data in an image assembling unit, wherein the image assembling unit comprises run length data. And a latch means for holding the data shifted by the barrel shifter, a storage means for storing the data held by the latch means, and a latch means for holding the data held by the latch means. The data held by the latch means is repeatedly fed back to the barrel shifter until the existing data is shifted by a predetermined number of bits, and the data held by the latch means at the time when the predetermined number of bits is shifted is stored by the storage means. And a control means for storing the run length decoding device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4059530A JP2507954B2 (en) | 1992-02-13 | 1992-02-13 | Run length decoding device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4059530A JP2507954B2 (en) | 1992-02-13 | 1992-02-13 | Run length decoding device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4059529A Division JP2541067B2 (en) | 1992-02-13 | 1992-02-13 | Run-Lens decoding device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0698178A true JPH0698178A (en) | 1994-04-08 |
| JP2507954B2 JP2507954B2 (en) | 1996-06-19 |
Family
ID=13115922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4059530A Expired - Fee Related JP2507954B2 (en) | 1992-02-13 | 1992-02-13 | Run length decoding device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2507954B2 (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60199142A (en) * | 1984-03-23 | 1985-10-08 | 日立プラント建設株式会社 | Sound-proof ventilation apparatus |
-
1992
- 1992-02-13 JP JP4059530A patent/JP2507954B2/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60199142A (en) * | 1984-03-23 | 1985-10-08 | 日立プラント建設株式会社 | Sound-proof ventilation apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2507954B2 (en) | 1996-06-19 |
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