JP3409139B2 - Variable length code decoder - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、可変長符号復号器
に関し、特に、データの入力部を２つに分離して、各入
力部でのデータの移動処理と各入力部へのデータの供給
可否の制御処理とを同時に実行することによって、可変
長符号の復号処理速度を向上した可変長符号復号器に関
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a variable-length code decoder, and more particularly to a data input section divided into two, data movement processing at each input section and supply of data to each input section. The present invention relates to a variable length code decoder in which the decoding processing speed of a variable length code is improved by simultaneously executing the permission / prohibition control processing.
【０００２】[0002]
【従来の技術】最近になってマルチメディアＰＣ、注文
型ビデオ（ＶＯＤ）、高画質ＴＶ（ＨＤＴＶ）などのマ
ルチメディア商品が脚光を浴びている。このようなマル
チメディア商品の主内容である映像信号と音響信号とを
格納または転送するために、パルスコード符号変調で処
理した場合、保存されるデータ量が多く、また、転送時
間も多く消費されるので、映像信号，音響信号などのの
ような情報信号を圧縮して格納または転送している。ま
た、圧縮された情報信号を復元するための復号器にあっ
ては、並列またはパイプライン構造を使用する多様な復
号方法が用いられている。情報信号などの圧縮／復元方
法として、元データの発生確率の偏重を用いる可変長符
号化／復号方法が一般的に使われている。2. Description of the Related Art Recently, multimedia products such as multimedia PCs, custom video (VOD), and high definition TV (HDTV) have been in the limelight. When the video signal and the audio signal, which are the main contents of such multimedia products, are stored or transferred by pulse code modulation, a large amount of data is stored and a long transfer time is consumed. Therefore, information signals such as video signals and audio signals are compressed and stored or transferred. Also, in a decoder for recovering a compressed information signal, various decoding methods using a parallel or pipeline structure are used. As a compression / decompression method for information signals and the like, a variable length coding / decoding method that uses the weighted occurrence probability of original data is generally used.
【０００３】図３は、従来技術であるサン(Sun）とレイ
(Lei）とにより開発されたプログラム可能ロジックアレ
イ（ＰＬＡ：Programmable Logic Array）に基づいた可
変長復号器の回路図である。FIG. 3 shows the prior art Sun and Ray.
FIG. 3 is a circuit diagram of a variable length decoder based on a programmable logic array (PLA) developed by (Lei).
【０００４】図３に示されたように、従来の可変長長さ
復号器は、復号されるビットストリームが供給されてい
る入力バッファ１と、入力バッファ１からビットストリ
ームの供給を受ける第１，第２レジスタ２，３と、第１
バレルシフタ４と、符号語テーブル5a，符号長さテーブ
ル5b及び復号語テーブル5cを利用して第１バレルシフタ
４から供給されるデータに対して復号処理を実行するプ
ログラム可能ロジックアレイ５と、新しいビットストリ
ームの供給可否を決定する第２バレルシフタ６と、新し
いビットストリームの供給を制御する論理積ゲート10と
から構成される。ここで、復号対象のビットストリーム
の移動経路の入力バッファ１、第１，第２レジスタ２，
３及び第１バレルシフタ４でデータ入力部を構成する。As shown in FIG. 3, the conventional variable-length decoder has an input buffer 1 to which a bitstream to be decoded is supplied, and a first and a first bitstream to which the bitstream is supplied from the input buffer 1. The second registers 2 and 3, and the first
A barrel shifter 4, a programmable logic array 5 for performing a decoding process on the data supplied from the first barrel shifter 4 using a codeword table 5a, a code length table 5b and a decoded word table 5c, and a new bitstream. The second barrel shifter 6 for determining whether or not to supply a new bit stream and an AND gate 10 for controlling the supply of a new bit stream. Here, the input buffer 1 of the moving path of the bit stream to be decoded, the first and second registers 2,
3 and the first barrel shifter 4 constitute a data input section.
【０００５】入力バッファ１から供給される復号対象の
ビットストリームはまず16ビットのビットストリームが
第１レジスタ２に入力され、第１レジスタ２に入力され
た16ビットのビットストリームが第２レジスタ３に供給
されると同時に入力バッファ１から異なる16ビットのビ
ットストリームが第１レジスタ２に供給される。The bit stream to be decoded supplied from the input buffer 1 is such that a 16-bit bit stream is input to the first register 2 and a 16-bit bit stream input to the first register 2 is input to the second register 3. Simultaneously with the supply, a different 16-bit bit stream is supplied from the input buffer 1 to the first register 2.
【０００６】ここで、第３レジスタ８に保存された復号
後の情報における符号長さ信号はリセットされ、第２バ
レルシフタ６は０ビットになる。符号長さ信号は、プロ
グラム可能ロジックアレイ５で復号過程より発生したも
のであり、次の段階で復号されるビットストリームの長
さを報せる信号である。Here, the code length signal in the decoded information stored in the third register 8 is reset, and the second barrel shifter 6 becomes 0 bit. The code length signal is generated by the programmable logic array 5 during the decoding process, and is a signal for reporting the length of the bit stream to be decoded in the next step.
【０００７】第１バレルシフタ４は、第１レジスタ２，
第２レジスタ３に格納されたビットストリームの入力デ
ータを、第３レジスタ８から供給される符号長さ信号の
長さぐらいプログラム可能ロジックアレイ５の符号語テ
ーブル5aに移動させる。ここで、第１バレルシフタ４か
ら出力されて復号される入力データは最上位16ビットで
ある。The first barrel shifter 4 includes a first register 2,
The input data of the bit stream stored in the second register 3 is moved to the code word table 5a of the programmable logic array 5 by the length of the code length signal supplied from the third register 8. Here, the input data output from the first barrel shifter 4 and decoded is the most significant 16 bits.
【０００８】プログラム可能ロジックアレイ５の符号語
テーブル5aは、第１バレルシフタ４から供給されたビッ
トストリームの入力データを有して現段階で復号される
データを捜し出す並列パターンマッチング過程を実行す
る。符号語テーブル5aで捜し出された復号されるデータ
は、符号長さテーブル5bで次の段階に復号されるビット
ストリームの長さを報せる符号長さ信号及び復号された
データであり、復号過程を実行する。ここで、符号長さ
信号は第２バレルシフタ６に供給されると同時に復号さ
れたデータは復号語テーブル5cを経由して出力される。The codeword table 5a of the programmable logic array 5 performs a parallel pattern matching process of searching the data to be decoded at the present stage with the input data of the bit stream supplied from the first barrel shifter 4. The decoded data found in the code word table 5a is the code length signal and the decoded data that informs the length of the bit stream decoded in the next stage in the code length table 5b. To execute. Here, the code length signal is supplied to the second barrel shifter 6, and at the same time, the decoded data is output via the decoded word table 5c.
【０００９】また、供給された符号長さ信号は、次の段
階で復号過程を実行するべきか、またはリード(Read)信
号を発生するべきかの場合の数を決定するために、第２
バレルシフタ６で式（１）の通りに計算される。
Ｄ２(n)=｛Ｄ２(n−1)＋Ｌ｝modulo 16 …（１）
ここで、Ｄ２は第３レジスタ８に格納されているビット
ストリームの量である。また、ｎは復号されるデータの
順次番号である。In addition, the supplied code length signal is used to determine the number of cases in which the decoding process should be executed in the next step or the read signal should be generated.
It is calculated by the barrel shifter 6 as in Expression (1). D2 (n) = {D2 (n-1) + L} modulo 16 (1) Here, D2 is the amount of the bit stream stored in the third register 8. Further, n is the sequential number of the data to be decoded.
【００１０】上記式（１）でＤ２(n−1)＋Ｌ＜16（ビッ
ト）である場合、次の段階で復号を実行することができ
るビットストリームの量が第２レジスタ３に保存されて
いることを意味する。上記式（１）の計算により得られ
た符号長さ信号は第１バレルシフタ４に供給されて、次
の段階で復号されるビットストリームの長さを報じる。
即ち、入力バッファ１から次の16ビットのビットストリ
ームなしで第２段階の復号過程を実行するように構成さ
れている。If D2 (n-1) + L <16 (bits) in the above equation (1), the amount of bit stream that can be decoded in the next stage is stored in the second register 3. Means that. The code length signal obtained by the calculation of the above equation (1) is supplied to the first barrel shifter 4 to report the length of the bit stream to be decoded in the next stage.
That is, the second-stage decoding process is executed without the next 16-bit bit stream from the input buffer 1.
【００１１】しかし、上記式（１）でＤ２(n−1)＋Ｌ＞
16（ビット）である場合、16ビットのビットストリーム
の第１レジスタ２への供給を実行させるビットストリー
ム供給信号を論理和ゲート７を経由して第４レジスタ９
に供給する。第４レジスタ９に供給されたビットストリ
ーム供給信号は論理積ゲート10でリード(Read)信号を発
生させて第１レジスタ２に供給されるように構成されて
いる。However, in the above equation (1), D2 (n-1) + L>
When it is 16 (bits), a bit stream supply signal for executing the supply of the 16-bit bit stream to the first register 2 is passed through the OR gate 7 to the fourth register 9
Supply to. The bit stream supply signal supplied to the fourth register 9 is configured to generate a read signal in the AND gate 10 and be supplied to the first register 2.
【００１２】供給されたリード信号により第１レジスタ
２に保存されている16ビットのビットストリームを第２
レジスタ３に供給して、入力バッファ１から新しい16ビ
ットのビットストリームの供給を受ける。また、第３レ
ジスタ８に保存された復号された情報の中の符号長さ信
号はリセットされて、第２バレルシフタ６は０ビットに
なる。The 16-bit bit stream stored in the first register 2 is transferred to the second by the supplied read signal.
It is supplied to the register 3 and supplied with a new 16-bit bit stream from the input buffer 1. Further, the code length signal in the decoded information stored in the third register 8 is reset and the second barrel shifter 6 becomes 0 bit.
【００１３】このような段階を反復的に実行することに
よって符号化された可変長長さ信号は復号過程を実行す
る。The variable length signal encoded by performing the above steps iteratively performs a decoding process.
【００１４】ここで、復号する並列のプログラム可能ロ
ジックアレイ５に基づいた可変長長さ信号の復号器構造
の実行時間Ｔslを定義すると次の通りである。
入力バッファ１から新しいビットストリームを供給さ
れる場合、
Ｔsl＝Ｔpm＋Ｔsu＋Ｔcd＋Ｔiu＋Ｔis
入力バッファ１から新しいビットストリームを供給さ
れない場合、
Ｔsl＝Ｔpm＋Ｔsu＋Ｔcd＋ＴisThe execution time Tsl of the decoder structure of the variable length signal based on the parallel programmable logic array 5 for decoding is defined as follows. When a new bitstream is supplied from the input buffer 1, Tsl = Tpm + Tsu + Tcd + Tiu + Tis When a new bitstream is not supplied from the input buffer 1, Tsl = Tpm + Tsu + Tcd + Tis
【００１５】ここで、Ｔpmはプログラム可能ロジックア
レイ５で並列パターンマッチングを実行する時間、Ｔsu
は第２バレルシフタ２で式（１）を実行する時間、Ｔcd
は第１レジスタ１からの新しいビットストリームの供給
可否を第２バレルシフタ２で決定するための所要時間、
Ｔiuは第１レジスタ２に新しいビットストリームを供給
する場合に第１レジスタ２及び第２レジスタ３にビット
ストリームを更新するために必要な時間、Ｔisは第１バ
レルシフタ４の実行時間である。Where Tpm is the time to perform parallel pattern matching in the programmable logic array 5, Tsu.
Is the time to execute equation (1) in the second barrel shifter 2, Tcd
Is the time required for the second barrel shifter 2 to determine whether or not a new bit stream can be supplied from the first register 1.
Tiu is the time required to update the bitstream in the first register 2 and the second register 3 when supplying a new bitstream to the first register 2, and Tis is the execution time of the first barrel shifter 4.
【００１６】詳述したように従来では、符号化された可
変長長さ信号の一つであるビットストリームを復号する
ための実行処理は、復号器構造の各実行処理が順次に完
了された後に次の段階の復号過程を実行するように構成
されており、その可変長長さ信号を復号するための実行
時間は上記各実行処理の合計時間になっている。As described in detail, conventionally, the execution process for decoding the bit stream which is one of the coded variable length signals is performed after each execution process of the decoder structure is sequentially completed. The decoding process of the next stage is executed, and the execution time for decoding the variable length signal is the total time of each execution process.
【００１７】[0017]
【発明が解決しようとする課題】このように、従来の並
列のプログラム可能ロジックアレイに基づいた可変長長
さ信号の復号過程では、現段階の復号過程を実行する時
間を表示した復号器構造の実行時間が順次に経過した後
に、次の段階の復号過程を実行するようになっているの
で、復号処理速度が制限されるという問題点がある。As described above, in the conventional decoding process of the variable length signal based on the parallel programmable logic array, the decoder structure indicating the time to execute the decoding process of the present stage is described. Since the decoding process of the next stage is executed after the execution time has sequentially passed, there is a problem that the decoding processing speed is limited.
【００１８】本発明はこのような問題点を解決するため
になされたものであり、その目的は並列のプログラム可
能ロジックアレイにより可変長長さ信号を復号する過程
において、復号されるデータの入力部を２つに分離し
て、各入力部においてデータを移動する処理と復号対象
の新しいデータを各入力部に供給するか否かを制御する
処理とを同時に実行することにより、全体的な復号処理
速度を向上できる可変長符号復号器を提供することにあ
る。The present invention has been made to solve the above problems, and its object is to input data to be decoded in the process of decoding a variable length signal by a parallel programmable logic array. By dividing the two into two and simultaneously executing a process of moving data in each input unit and a process of controlling whether or not new data to be decoded is supplied to each input unit, thereby performing the entire decoding process. It is to provide a variable-length code decoder that can improve speed.
【００１９】[0019]
【課題を解決するための手段】請求項１に係る可変長符
号復号器は、復号対象のデータが入力される分離された
２つの入力部と、該２つの入力部の中の１つの入力部に
接続されており、前記データに対して復号処理を施すプ
ログラム可能ロジックアレイと、該プログラム可能ロジ
ックアレイの出力端と接続されている減算器及び加算器
とを備えており、前記プログラム可能ロジックアレイに
て復号されたデータのビット数を示す符号長さ信号を前
記２つの入力部及び前記減算器に同時に供給し、供給さ
れた前記符号長さ信号に基づいて前記２つの入力部でデ
ータを移動する処理と、供給された前記符号長さ信号を
用いた前記減算器及び加算器での加減演算に基づいて復
号対象のデータの前記２つの入力部への入力を制御する
処理とを同時に実行するようにしたことを特徴とする。A variable-length code decoder according to a first aspect of the present invention is provided with two separate input sections to which data to be decoded is input, and one input section of the two input sections. A programmable logic array for decoding the data, and a subtractor and an adder connected to the output of the programmable logic array. A code length signal indicating the number of bits of the data decoded in 1. is simultaneously supplied to the two input units and the subtractor, and data is moved by the two input units based on the supplied code length signal. And the process of controlling the input of the data to be decoded to the two input units based on the addition / subtraction operation in the subtracter and the adder using the supplied code length signal at the same time. Characterized by being adapted to.
【００２０】請求項２に係る可変長符号復号器は、請求
項１において、前記２つの入力部夫々は、１つのバレル
シフタと１つのマルチプレクサと１つの出力ラッチとを
有することを特徴とする。A variable-length code decoder according to a second aspect is the variable-length code decoder according to the first aspect, wherein each of the two input sections has one barrel shifter, one multiplexer, and one output latch.
【００２１】請求項３に係る可変長符号復号器は、請求
項２において、前記２つの入力部の中の１つの入力部
は、論理和ゲート回路を有する論理和入力部であること
を特徴とする。A variable length code decoder according to a third aspect is the variable length code decoder according to the second aspect, wherein one of the two input sections is a logical sum input section having a logical sum gate circuit. To do.
【００２２】請求項４に係る可変長符号復号器は、請求
項１において、前記２つの入力部夫々に残っているデー
タのビット数ＣＲＬ(n) は次の式によることを特徴とす
る。
ＣＲＬ(n) ＝ＣＲＬ(n-1) −ＣＬ(n) ＞Ｌmax である場
合、ＣＲＬ(n) ＝ＣＲＬ(n-1) −ＣＬ(n)
但し、
ｎ：復号されるデータの順次番号
ＣＬ(n) ：復号された符号長さ信号
Ｌmax ：復号される最大符号長さ信号A variable length code decoder according to a fourth aspect of the present invention is the variable length code decoder according to the first aspect, wherein the number of bits CRL (n) of the data remaining in each of the two input units is expressed by the following equation. CRL (n) = CRL (n-1) -CL (n)> Lmax If CRL (n) = CRL (n-1) -CL (n), where n is the sequential number CL of the data to be decoded. (n): Decoded code length signal Lmax: Decoded maximum code length signal
【００２３】請求項５に係る可変長符号復号器は、請求
項４において、前記２つの入力部夫々に残っているデー
タのビット数ＣＲＬ(n) は次の式によることを特徴とす
る。
ＣＲＬ(n) ＝ＣＲＬ(n-1) −ＣＬ(n) ＜Ｌmax である場
合、ＣＲＬ(n) ＝ＣＲＬ(n-1) −ＣＬ(n) ＋ＬmaxThe variable-length code decoder according to a fifth aspect of the present invention is the variable-length code decoder according to the fourth aspect, wherein the number of bits CRL (n) of the data remaining in each of the two input units is expressed by the following equation. If CRL (n) = CRL (n-1) -CL (n) <Lmax, then CRL (n) = CRL (n-1) -CL (n) + Lmax
【００２４】請求項６に係る可変長符号復号器は、請求
項４または５において、前記Ｌmaxのビット数は16ビッ
トであることを特徴とする。The variable-length code decoder according to claim 6 is the variable-length code decoder according to claim 4 or 5, characterized in that the number of bits of the Lmax is 16 bits.
【００２５】請求項７に係る可変長符号復号器は、請求
項１または４において、全体の処理時間Ｔpsは次の式に
よることを特徴とする。
ＣＲＬ(n) ＝ＣＲＬ(n-1) −ＣＬ(n) ＞Ｌmax である場
合、Ｔps＝Ｔpm＋max(Ｔips,Ｔops,Ｔd)
但し、
Ｔpm：前記プログラム可能ロジックアレイにおいてパタ
ーンマッチングを実行する時間
Ｔips,Ｔops ：前記２つの入力部夫々でのデータの移動
時間
Ｔd ：新しいデータの入力可否を決定するための所要時
間A variable-length code decoder according to a seventh aspect is the variable-length code decoder according to the first or fourth aspect, wherein the total processing time Tps is obtained by the following equation. If CRL (n) = CRL (n-1) -CL (n)> Lmax, then Tps = Tpm + max (Tips, Tops, Td), where Tpm: time to perform pattern matching in the programmable logic array Tips, Tops: Data movement time at each of the two input sections Td: Time required for determining whether or not new data can be input
【００２６】請求項８に係る可変長符号復号器は、請求
項１または５において、全体の処理時間Ｔpsは次の式に
よることを特徴とする。
ＣＲＬ(n) ＝ＣＲＬ(n-1) −ＣＬ(n) ＜Ｌmax である場
合、Ｔps＝Ｔpm＋max(Ｔips,Ｔops,Ｔd)＋Ｔor
但し、
Ｔor：前記２つの入力部の中の１つは論理和ゲート回路
を有する論理和入力部であり、該論理和入力部の論理和
ゲート回路で論理和動作を実行するために要する時間A variable-length code decoder according to an eighth aspect is the variable-length code decoder according to the first or fifth aspect, wherein the total processing time Tps is obtained by the following equation. When CRL (n) = CRL (n-1) -CL (n) <Lmax, Tps = Tpm + max (Tips, Tops, Td) + Tor, where Tor: one of the two input parts is a logical sum. A logical sum input section having a gate circuit, and a time required to execute a logical sum operation in the logical sum gate circuit of the logical sum input section
【００２７】本発明の可変長符号復号器では、復号され
るビットストリームが供給されている第１入力部及び第
２入力部と、第２入力部から供給されるビットストリー
ムに対して符号長さ信号及び復号されたデータで復号過
程を実行するプログラム可能ロジックアレイと、プログ
ラム可能ロジックアレイから供給される符号長さ信号の
加減演算によりビットストリームを制御する加算器及び
減算器とを具備することにより、２つの入力部における
データの回転（シフト）過程と２つの入力部へのビット
ストリーム供給の制御過程とを同時に実行して復号処理
に要する時間を短縮する。In the variable length code decoder of the present invention, the code lengths of the bit stream supplied from the first input section and the second input section to which the bit stream to be decoded is supplied and the bit stream supplied from the second input section are set. By including a programmable logic array that performs a decoding process on the signal and the decoded data, and an adder and a subtractor that control the bit stream by adding and subtracting the code length signal supplied from the programmable logic array. The data rotation (shift) process in the two input units and the bit stream supply control process in the two input units are simultaneously executed to shorten the time required for the decoding process.
【００２８】[0028]
【発明の実施の形態】以下、本発明の実施の形態につい
てその構成及び作用を示す図面を参照して詳細に説明す
る。図１は、入力部を分割して復号処理速度を向上させ
るようにした本発明の可変長符号復号器の回路図であ
る。なお、本発明の特徴部分以外の図３と同一な構成要
素及び作用についての説明は省略する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described in detail below with reference to the drawings showing the configuration and operation thereof. FIG. 1 is a circuit diagram of a variable length code decoder of the present invention in which an input section is divided to improve the decoding processing speed. The description of the same components and operations as those in FIG. 3 other than the characteristic parts of the present invention will be omitted.
【００２９】図１に示すように、入力バッファ１′から
供給される最初のビットストリームは出力レジスタ16に
供給される。また、順次に２番目のビットストリームは
入力レジスタ13に供給される。ここで、出力レジスタ16
には32ビットのビットストリームがラッチされて、入力
レジスタ13には16ビットのビットストリームがラッチさ
れる。As shown in FIG. 1, the first bit stream supplied from the input buffer 1'is supplied to the output register 16. Further, the second bit stream is sequentially supplied to the input register 13. Where output register 16
A 32-bit bitstream is latched in the input register 13, and a 16-bit bitstream is latched in the input register 13.
【００３０】出力レジスタ16にラッチされている32ビッ
トのビットストリームはプログラム可能ロジックアレイ
（ＰＬＡ）５′の符号語テーブル5a′に供給される。符
号語テーブル5a′は、供給された32ビットのビットスト
リームの入力データを有して現段階で復号されるデータ
を捜し出す並列パターンマッチング過程を実行する。The 32-bit bitstream latched in the output register 16 is supplied to the codeword table 5a 'of the programmable logic array (PLA) 5'. The code word table 5a 'executes a parallel pattern matching process for searching the data to be decoded at the present stage with the input data of the supplied 32-bit bit stream.
【００３１】プログラム可能ロジックアレイ５′の符号
長さテーブル5b′は、符号語テーブル5a′で捜し出され
た復号されるデータを有して復号されたビット数だけの
長さを表す符号長さ信号及び復号されたデータで復号過
程を実行する。ここで、例えば、32ビットのビットスト
リーム中２ビットが復号されたとすれば、その復号され
たビット数だけの長さを表す符号長さ信号を第１バレル
シフタ４′及び第２バレルシフタ６′へ供給することに
より、夫々２ビットのビットストリームが移動により回
転するように構成されている。The code length table 5b 'of the programmable logic array 5'includes the decoded data found in the codeword table 5a' and the code length representing the length of the number of decoded bits. Perform a decoding process on the signal and the decoded data. Here, for example, if 2 bits are decoded in a 32-bit bit stream, a code length signal representing a length corresponding to the decoded number of bits is supplied to the first barrel shifter 4'and the second barrel shifter 6 '. By doing so, the 2-bit bit streams are rotated by movement.
【００３２】また、第２バレルシフタ６′に２ビットを
回転させるために移動するデータは、出力レジスタ16か
ら出力されて第２マルチプレクサ15に供給される。論理
和ゲート回路14から出力される信号と出力レジスタ16か
ら出力される信号とを入力とする第２マルチプレクサ15
は、出力レジスタ16からの入力を出力して、出力レジス
タ16に残っている32ビットのビットストリームを第２バ
レルシフタ６′へ入力させるようにし、最初の段階で供
給された32ビットのビットストリームは第２バレルシフ
タ６′に入力されて、第２バレルシフタ６′で２ビット
だけ左に移動をさせてビットストリームが切断される。The data moved to rotate the second bit by the second barrel shifter 6'is output from the output register 16 and supplied to the second multiplexer 15. A second multiplexer 15 to which the signal output from the OR gate circuit 14 and the signal output from the output register 16 are input
Outputs the input from the output register 16 and causes the 32-bit bit stream remaining in the output register 16 to be input to the second barrel shifter 6 ', and the 32-bit bit stream supplied in the first stage is It is input to the second barrel shifter 6 ', and is moved to the left by 2 bits in the second barrel shifter 6', and the bit stream is disconnected.
【００３３】第１バレルシフタ４′で２ビットを移動し
て回転をさせる過程は、第２バレルシフタ６′の回転過
程と同一となるように構成されている。即ち、入力レジ
スタ13から出力される32ビットのビットストリームが第
１バレルシフタ４′に供給される。また、入力レジスタ
13から供給された32ビットのビットストリームのため
に、第１マルチプレクサ12でも入力レジスタ13に２ビッ
トが回転されたビットストリームが出力される。The process of moving and rotating two bits by the first barrel shifter 4'is configured to be the same as the process of rotating the second barrel shifter 6 '. That is, the 32-bit bit stream output from the input register 13 is supplied to the first barrel shifter 4 '. Also, the input register
Because of the 32-bit bitstream supplied from 13, the first multiplexer 12 also outputs the rotated bitstream of 2 bits to the input register 13.
【００３４】第１バレルシフタ４′及び第２バレルシフ
タ６′で回転されるデータの量は、プログラム可能ロジ
ックアレイ５′の符号長さテーブル5b′で復号過程によ
り生成された符号長さ信号ＣＬ(n) によって決定され
る。また、論理和入力部としての第２入力部17の第２バ
レルシフタ６′で左に移動をすることで失われるデータ
の量は、第１入力部11で最下位ビットで満たされる。The amount of data rotated by the first barrel shifter 4'and the second barrel shifter 6'is determined by the code length signal CL (n) generated by the decoding process in the code length table 5b 'of the programmable logic array 5'. ). Also, the amount of data lost by moving to the left by the second barrel shifter 6'of the second input section 17 as the logical sum input section is filled with the least significant bit in the first input section 11.
【００３５】入力部に残っているビットの量は次のよう
に計算される。
ＣＲＬ(n) ＝ＣＲＬ(n-1) −ＣＬ(n) ＞Ｌmax である
場合、ＣＲＬ(n) ＝ＣＲＬ(n-1) −ＣＬ(n)
ＣＲＬ(n) ＝ＣＲＬ(n-1) −ＣＬ(n) ＜Ｌmax である
場合、ＣＲＬ(n) ＝ＣＲＬ(n-1) −ＣＬ(n) ＋Ｌmax
ここで、ＣＲＬ(n) は夫々の入力部に残っているビット
数であり、ＣＬ(n) は復号された符号長さ信号であり、
Ｌmax は復号される最大符号長さ信号として本発明では
16ビットで定義される。また、ｎは復号されるデータの
順次番号である。The amount of bits remaining in the input is calculated as follows. CRL (n) = CRL (n-1) -CL (n)> Lmax, then CRL (n) = CRL (n-1) -CL (n) CRL (n) = CRL (n-1)- If CL (n) <Lmax, then CRL (n) = CRL (n-1) -CL (n) + Lmax where CRL (n) is the number of bits remaining in each input and CL (n) n) is the decoded code length signal,
In the present invention, Lmax is the maximum code length signal to be decoded.
It is defined by 16 bits. Further, n is the sequential number of the data to be decoded.
【００３６】上記の場合、つまり出力レジスタ16で回
転のために移動されたビットを除外し残っているビット
が16ビット以上である場合、復号される最大ビット数は
16（Ｌmax)ビットで定義されているので、第２入力部
（論理和入力部）17で動作を行わずにプログラム可能ロ
ジックアレイ５′の符号長さテーブル5b′で次の段階の
復号過程を実行する。In the above case, that is, when the bits moved for rotation in the output register 16 are excluded and the remaining bits are 16 bits or more, the maximum number of bits to be decoded is
Since it is defined by 16 (Lmax) bits, no operation is performed by the second input section (OR input section) 17, and the next decoding process is performed by the code length table 5b 'of the programmable logic array 5'. Run.
【００３７】上記の場合、つまり出力レジスタ16で回
転のために移動されたビットを除外し残っているビット
が16ビット以下である場合、第２入力部（論理和入力
部）17で既存の回転されたビットストリームを有してプ
ログラム可能ロジックアレイ５′の符号長さテーブル5
b′で復号過程を継続して実行する。In the above case, that is, when the bits moved for rotation in the output register 16 are excluded and the number of remaining bits is 16 bits or less, the existing rotation is performed in the second input section (logical sum input section) 17. Code Length Table 5 of Programmable Logic Array 5'with Coded Bitstream
The decoding process is continuously executed at b '.
【００３８】このように残っているビット数は、論理和
ゲート回路14に入力される入力レジスタ13と出力レジス
タ16との合計出力で制御される。即ち、復号過程を段階
的に実行する際に、出力レジスタ16にラッチされている
下位ビットは回転によりだんだん‘０’ビットで満たさ
れ、出力レジスタ16にラッチされているビット数が16ビ
ット以下になれば、論理和ゲート回路14で意味がある出
力値が出てくるように構成されている。The number of remaining bits is controlled by the total output of the input register 13 and the output register 16 input to the OR gate circuit 14. That is, when the decoding process is performed stepwise, the lower bits latched in the output register 16 are gradually filled with '0' bits by the rotation, and the number of bits latched in the output register 16 becomes 16 bits or less. If so, the OR gate circuit 14 is configured to output a meaningful output value.
【００３９】論理和ゲート回路14での意味がある出力値
の発生は、第２バレルシフタ６′の回転により出力レジ
スタ16のビット数がなくなると共に第１バレルシフタ
４′も同じビット数だけ回転するために入力レジスタ13
でもビット数が回転され、夫々のビット数が16ビット以
下である場合、論理和実行の結果で論理和ゲート回路14
は第２入力部（論理和入力部）17にビットストリームを
再保存せよという意味がある出力値が出てくることを意
味する。The generation of a meaningful output value in the OR gate circuit 14 occurs because the rotation of the second barrel shifter 6'runs out the number of bits of the output register 16 and the rotation of the first barrel shifter 4'by the same number of bits. Input register 13
However, if the number of bits is rotated and each number of bits is 16 bits or less, the result of the logical sum execution is the logical sum gate circuit 14
Means that an output value having the meaning of re-saving the bitstream appears in the second input section (logical sum input section) 17.
【００４０】ここで、論理和ゲート回路14で意味がある
ビットストリームの出力値が出てくる際に、加算器20及
び減算器19でもビット数の加減計算により16ビットが越
えたという信号が発生するように構成されている。加算
器20及び減算器19で発生した信号により第１マルチプレ
クサ12と第２マルチプレクサ15とを制御することによっ
て、入力バッファ１′でビットストリームが夫々のレジ
スタ部に入力されるように構成されている。Here, when a meaningful bit stream output value is output from the OR gate circuit 14, the adder 20 and the subtracter 19 also generate a signal that 16 bits have exceeded due to the addition / subtraction calculation of the number of bits. Is configured to. By controlling the first multiplexer 12 and the second multiplexer 15 by the signals generated by the adder 20 and the subtractor 19, the bit stream is input to the respective register sections in the input buffer 1 '. .
【００４１】上述したような一連の過程によって、復号
過程を反復実行できるようになっている。The decoding process can be repeatedly executed by the series of processes described above.
【００４２】図２は、２つの分割された入力部を利用し
て復号過程を実行する一実施の形態を示した図表であ
る。図２に示したように、復号をしなければならないデ
ータの順次番号のｎと、復号されたデータを表すシンボ
ルと、復号された情報中の符号長さ信号を表すＣＬと、
残っているビット数を表すＣＲＬと、入力バッファから
のビットストリームの供給可否を表すCarry と、データ
の順次番号順で保存されているビット数の整列とから構
成される第２入力部（論理和入力部）17、及び、復号を
しなければならないデータの順次番号のｎと、復号され
たデータを表すシンボルと、二進数で表記される符号語
のＣＷと、復号された情報中の符号長さ信号を表すＣＬ
と、データの順次番号順に保存されているビット数の整
列とから構成される第１入力部11にて構成される。FIG. 2 is a table showing an embodiment of executing a decoding process using two divided input units. As shown in FIG. 2, the sequential number n of the data to be decoded, the symbol representing the decoded data, and the CL representing the code length signal in the decoded information,
A second input section (logical sum) configured by a CRL indicating the number of remaining bits, a Carry indicating whether or not a bit stream can be supplied from the input buffer, and an arrangement of the number of bits stored in the order of the data serial number. (Input unit) 17, and n, which is the sequential number of the data that must be decoded, the symbol that represents the decoded data, the CW of the codeword that is represented by a binary number, and the code length in the decoded information CL representing the signal
And the arrangement of the number of bits stored in the order of the numbers of the data, and the first input unit 11.
【００４３】第２入力部（論理和入力部）17のｎ＝０で
出力レジスタ16は２つの16ビットの供給を受ける。ここ
でＣＲＬは32ビットであり、次の16ビットは入力レジス
タ13の上位16ビットに保存される。When n = 0 of the second input section (OR input section) 17, the output register 16 is supplied with two 16 bits. Here, the CRL is 32 bits, and the next 16 bits are stored in the upper 16 bits of the input register 13.
【００４４】ｎ＝４になるまで、追加的なビットストリ
ームの入力を行うことなくプログラム可能ロジックアレ
イ５′で復号過程を実行する。The decoding process is performed in the programmable logic array 5'without inputting an additional bitstream until n = 4.
【００４５】ｎ＝５になれば、入力レジスタ13は左側方
向に18ビットだけ回転する。即ち、残っているビット長
さが16ビットより小さいので、論理和ゲート回路14で入
力レジスタ13と出力レジスタ16との論理和を実行した結
果によって出力レジスタ16は再保存されると同時に入力
バッファ１′から第１入力部11にビットストリームが供
給される。When n = 5, the input register 13 rotates 18 bits to the left. That is, since the remaining bit length is smaller than 16 bits, the output register 16 is re-saved at the same time as the input buffer 1 according to the result of executing the logical sum of the input register 13 and the output register 16 by the logical sum gate circuit 14. The bit stream is supplied to the first input unit 11 from ′.
【００４６】第１入力部11のビットストリームの供給に
おいて初めて入力される最上位ビット(32-ＣＲＬ(n))は
第１入力部11の最下位ビット(32-ＣＲＬ(n))に移動さ
れ、２番目に入力されるビットは第１入力部11の最上位
ビットに移動される。即ち、図２の第２入力部（論理和
入力部）17でＣＲＬ６は27ビットとして、供給されるビ
ットストリームの最上位５ビットは第１入力部11の最下
位５ビットに移動され、ビットストリームの残り11ビッ
トは第１入力部11の最上位11ビットに移動される。The most significant bit (32-CRL (n)) input for the first time in supplying the bit stream of the first input unit 11 is moved to the least significant bit (32-CRL (n)) of the first input unit 11. The second input bit is moved to the most significant bit of the first input section 11. That is, in the second input section (OR input section) 17 of FIG. 2, the CRL 6 is set to 27 bits, and the most significant 5 bits of the supplied bit stream are moved to the least significant 5 bits of the first input section 11 to obtain the bit stream. The remaining 11 bits of are moved to the most significant 11 bits of the first input 11.
【００４７】ここで第１入力部11の第１バレルシフタ
４′での入力整列過程は付随的な実行過程であり、その
入力整列過程はプログラム可能ロジックアレイ５′の符
号語テーブル5a′で復号されるデータを調べる過程と同
時に生じるために全体的な復号実行時間には影響を与え
ない。Here, the input alignment process in the first barrel shifter 4'of the first input section 11 is an additional execution process, and the input alignment process is decoded by the code word table 5a 'of the programmable logic array 5'. It does not affect the overall decoding execution time because it occurs at the same time as the process of examining the data.
【００４８】詳述したように本発明のプログラム可能ロ
ジックアレイ５′に基づいた可変長符号復号器は、符号
長さ信号ＣＬ(n) を使用して、第１入力部11及び第２入
力部（論理和入力部）17夫々で２つのシフトを同時に実
行する。また、ＣＲＬ(n) は新しいビットストリームの
供給可否を加算器20及び減算器19により制御される。As described in detail, the variable length code decoder based on the programmable logic array 5'of the present invention uses the code length signal CL (n) to input the first input 11 and the second input. (OR input section) Each 17 performs two shifts at the same time. Further, CRL (n) is controlled by an adder 20 and a subtractor 19 as to whether or not a new bit stream can be supplied.
【００４９】ここで本発明の復号される並列のプログラ
ム可能ロジックアレイ５′に基づいた可変長長さ信号の
復号器構造の実行時間Ｔpsを定義すると次の通りであ
る。
入力バッファから新しいビットストリームを供給され
る場合、Ｔps＝Ｔpm＋max(Ｔips,Ｔops,Ｔd)＋Ｔor
入力バッファから新しいビットストリームを供給され
ない場合、Ｔps＝Ｔpm＋max(Ｔips,Ｔops,Ｔd)
ここで、Ｔips,Ｔops は第１入力部11，第２入力部（論
理和入力部）17でのビットストリーム移動時間、Ｔd は
新しいビットストリームの供給可否を決定するための所
要時間、Ｔorは第２入力部（論理和入力部）17の論理和
ゲート回路14で論理和動作を実行するために要する時間
である。The execution time Tps of the decoder structure for variable length length signals based on the decoded parallel programmable logic array 5'of the present invention will now be defined as follows. When a new bitstream is supplied from the input buffer, Tps = Tpm + max (Tips, Tops, Td) + Tor When a new bitstream is not supplied from the input buffer, Tps = Tpm + max (Tips, Tops, Td) where Tips, Tops Is the bitstream movement time at the first input unit 11 and the second input unit (logical OR input unit) 17, Td is the time required to determine whether or not a new bitstream can be supplied, and Tor is the second input unit (logical OR). This is the time required for the logical sum operation of the logical sum gate circuit 14 of the input section 17).
【００５０】本発明での復号実行時間は、従来のように
Ｔips,Ｔops,Ｔd の合計でなく、それらの実行時間の中
で最も長い時間により定義される。The decoding execution time in the present invention is defined not by the sum of Tips, Tops and Td as in the conventional case but by the longest execution time among them.
【００５１】[0051]
【発明の効果】以上詳述した如く、本発明では並列のプ
ログラム可能ロジックアレイに基づいた可変長長さ信号
の復号過程において、復号されるデータ入力部を２個に
分離し、夫々の入力部におけるデータの移動処理と夫々
の入力部へのデータ供給の制御処理とを同時に実行する
ようにしたので、圧縮されたマルチメディアの復号過程
時、復号時間を短縮してリアルタイムでの格納及び編
集、ＨＤＴＶ等のデータ圧縮／復元中、速い復号処理の
実現が可能になる効果がある。As described in detail above, according to the present invention, in the process of decoding the variable length signal based on the parallel programmable logic array, the data input part to be decoded is separated into two, and each input part is separated. Since the data transfer processing in and the control processing of the data supply to each input unit are executed at the same time, during the decoding process of the compressed multimedia, the decoding time is shortened to store and edit in real time. There is an effect that a fast decoding process can be realized during data compression / decompression of HDTV or the like.
【図１】本発明の実施の形態であり、入力部を分割して
復号処理速度を向上させるようにした本発明の可変長符
号復号器の回路図である。FIG. 1 is a circuit diagram of a variable-length code decoder according to an embodiment of the present invention, in which an input unit is divided to improve a decoding processing speed.
【図２】本発明の２つの分割された入力部を利用して復
号過程を実行する実施の形態を示した図表である。FIG. 2 is a diagram illustrating an embodiment of performing a decoding process using two divided input units of the present invention.
【図３】従来技術であるプログラム可能ロジックアレイ
に基づいた可変長符号復号器の回路図である。FIG. 3 is a circuit diagram of a prior art variable length code decoder based on a programmable logic array.
１′ 入力バッファ ４′ 第１バレルシフタ ５′ プログラム可能ロジックアレイ 5a′ 符号語テーブル 5b′ 符号長さテーブル 5c′ 復号語テーブル ６′ 第２バレルシフタ 11 第１入力部 12 第１マルチプレクサ 13 入力レジスタ 14 論理和ゲート回路 15 第２マルチプレクサ 16 出力レジスタ 17 第２入力部（論理和入力部） 18 第５レジスタ 19 減算器 20 加算器 21 第６レジスタ 1'input buffer 4'First barrel shifter 5'programmable logic array 5a ′ codeword table 5b ′ code length table 5c ′ Decoded word table 6'Second barrel shifter 11 First input section 12 First multiplexer 13 Input register 14 OR gate circuit 15 Second multiplexer 16 output registers 17 Second input section (OR input section) 18 Fifth register 19 Subtractor 20 adder 21 6th register
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−8755（ＪＰ，Ａ) 特開 平９−261074（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 7/40 ─────────────────────────────────────────────────── ─── Continuation of the front page (56) References JP-A-8-8755 (JP, A) JP-A-9-261074 (JP, A) (58) Fields investigated (Int.Cl. 7 , DB name) H03M 7/40
Claims (8)
た２つの入力部と、該２つの入力部の中の１つの入力部
に接続されており、前記データに対して復号処理を施す
プログラム可能ロジックアレイと、該プログラム可能ロ
ジックアレイの出力端と接続されている減算器及び加算
器とを備えており、前記プログラム可能ロジックアレイ
にて復号されたデータのビット数を示す符号長さ信号を
前記２つの入力部及び前記減算器に同時に供給し、供給
された前記符号長さ信号に基づいて前記２つの入力部で
データを移動する処理と、供給された前記符号長さ信号
を用いた前記減算器及び加算器での加減演算に基づいて
復号対象のデータの前記２つの入力部への入力を制御す
る処理とを同時に実行するようにしたことを特徴とする
可変長符号復号器。1. A program which is connected to two separate input units to which data to be decoded is input and one input unit of the two input units and which performs a decoding process on the data. A programmable logic array, a subtractor and an adder connected to the output of the programmable logic array, and a code length signal indicating the number of bits of the data decoded by the programmable logic array. A process of simultaneously supplying data to the two input units and the subtractor, and moving data at the two input units based on the supplied code length signal, and using the supplied code length signal. A variable-length code decoder characterized in that a process for controlling input of data to be decoded into the two input units is simultaneously executed based on an addition / subtraction operation in a subtractor and an adder.
シフタと１つのマルチプレクサと１つの出力ラッチとを
有することを特徴とする請求項１記載の可変長符号復号
器。2. The variable length code decoder according to claim 1, wherein each of the two input sections has one barrel shifter, one multiplexer, and one output latch.
は、論理和ゲート回路を有する論理和入力部であること
を特徴とする請求項２記載の可変長符号復号器。3. The variable length code decoder according to claim 2, wherein one of the two input units is a logical sum input unit having a logical sum gate circuit.
タのビット数ＣＲＬ(n) は次の式によることを特徴とす
る請求項１記載の可変長符号復号器。 ＣＲＬ(n) ＝ＣＲＬ(n-1) −ＣＬ(n) ＞Ｌmax である場
合、ＣＲＬ(n) ＝ＣＲＬ(n-1) −ＣＬ(n) 但し、 ｎ：復号されるデータの順次番号 ＣＬ(n) ：復号された符号長さ信号 Ｌmax ：復号される最大符号長さ信号4. The variable length code decoder according to claim 1, wherein the number of bits CRL (n) of the data remaining in each of the two input units is expressed by the following equation. CRL (n) = CRL (n-1) -CL (n)> Lmax If CRL (n) = CRL (n-1) -CL (n), where n is the sequential number CL of the data to be decoded. (n): Decoded code length signal Lmax: Decoded maximum code length signal
タのビット数ＣＲＬ(n) は次の式によることを特徴とす
る請求項４記載の可変長符号復号器。 ＣＲＬ(n) ＝ＣＲＬ(n-1) −ＣＬ(n) ＜Ｌmax である場
合、ＣＲＬ(n) ＝ＣＲＬ(n-1) −ＣＬ(n) ＋Ｌmax5. The variable length code decoder according to claim 4, wherein the number of bits CRL (n) of the data remaining in each of the two input units is expressed by the following equation. If CRL (n) = CRL (n-1) -CL (n) <Lmax, then CRL (n) = CRL (n-1) -CL (n) + Lmax
ことを特徴とする請求項４または５記載の可変長符号復
号器。6. The variable length code decoder according to claim 4, wherein the number of bits of Lmax is 16 bits.
を特徴とする請求項１または４記載の可変長符号復号
器。 ＣＲＬ(n) ＝ＣＲＬ(n-1) −ＣＬ(n) ＞Ｌmax である場
合、Ｔps＝Ｔpm＋max(Ｔips,Ｔops,Ｔd) 但し、 Ｔpm：前記プログラム可能ロジックアレイにおいてパタ
ーンマッチングを実行する時間 Ｔips,Ｔops ：前記２つの入力部夫々でのデータの移動
時間 Ｔd ：新しいデータの入力可否を決定するための所要時
間7. The variable length code decoder according to claim 1, wherein the total processing time Tps is calculated by the following equation. If CRL (n) = CRL (n-1) -CL (n)> Lmax, then Tps = Tpm + max (Tips, Tops, Td), where Tpm: time to perform pattern matching in the programmable logic array Tips, Tops: Data movement time at each of the two input sections Td: Time required for determining whether or not new data can be input
を特徴とする請求項１または５記載の可変長符号復号
器。 ＣＲＬ(n) ＝ＣＲＬ(n-1) −ＣＬ(n) ＜Ｌmax である場
合、Ｔps＝Ｔpm＋max(Ｔips,Ｔops,Ｔd)＋Ｔor 但し、 Ｔor：前記２つの入力部の中の１つは論理和ゲート回路
を有する論理和入力部であり、該論理和入力部の論理和
ゲート回路で論理和動作を実行するために要する時間8. The variable length code decoder according to claim 1, wherein the total processing time Tps is calculated by the following equation. When CRL (n) = CRL (n-1) -CL (n) <Lmax, Tps = Tpm + max (Tips, Tops, Td) + Tor, where Tor: one of the two input parts is a logical sum. A logical sum input section having a gate circuit, and a time required to execute a logical sum operation in the logical sum gate circuit of the logical sum input section
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