JPH0697972A - Delay detection phase correction circuit - Google Patents
Delay detection phase correction circuitInfo
- Publication number
- JPH0697972A JPH0697972A JP4269383A JP26938392A JPH0697972A JP H0697972 A JPH0697972 A JP H0697972A JP 4269383 A JP4269383 A JP 4269383A JP 26938392 A JP26938392 A JP 26938392A JP H0697972 A JPH0697972 A JP H0697972A
- Authority
- JP
- Japan
- Prior art keywords
- error
- differential detection
- circuit
- detection output
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、例えばセルラー電話の
受信系において、π／４シフトＤＱＰＳＫ変調信号の位
相補正を行う場合に用いて好適な遅延検波位相補正回路
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a differential detection phase correction circuit suitable for use in, for example, phase correction of a .pi. / 4 shift DQPSK modulated signal in a receiving system of a cellular telephone.
【０００２】[0002]
【従来の技術】近年、セルラー電話の普及に伴うチャン
ネル容量の不足を解消するため、また、ポータブル端末
の需要の拡大に伴う一層の小型化、及び省電力化の要求
を満たすため、日本国内においても、通信方式のディジ
タル化、ＴＤＭ／ＴＤＭＡ方式の標準化が進められてい
る。2. Description of the Related Art In recent years, in order to solve the shortage of channel capacity due to the spread of cellular phones, and to meet the demand for further miniaturization and power saving with the expansion of the demand for portable terminals, it has become popular in Japan. Also, the digitization of communication systems and the standardization of TDM / TDMA systems are in progress.
【０００３】従来、ＴＤＭ／ＴＤＭＡ方式にあっては、
π／４シフトＤＱＰＳＫ変調方式が用いられており、π
／４シフトＤＱＰＳＫ変調信号を復調する場合、位相平
面上におけるπ／４シフトＤＱＰＳＫ変調信号の信号点
の位置に対応して、元の信号（ビットパターン）（シン
ボル）（００，０１，１１，１０）の判定（検出）が行
われる。Conventionally, in the TDM / TDMA system,
The π / 4 shift DQPSK modulation method is used.
When demodulating a / 4 shift DQPSK modulated signal, the original signal (bit pattern) (symbol) (00, 01, 11, 10) is corresponding to the position of the signal point of the π / 4 shift DQPSK modulated signal on the phase plane. ) Is determined (detected).
【０００４】図３は、π／４シフトＤＱＰＳＫ変調器を
用いたセルラー電話の送信系モデルの構成を示すブロッ
ク図である。２ビットの送信信号Ｘk ，Ｙk が入力され
ると、グレイコード化器１において、送信信号Ｘk ，Ｙ
k は、グレイ符号化されて差動位相ｄ（π／４，３π／
４，−３π／４，−π／４）が決定され、加算器２に供
給される。そして、加算器２において、遅延回路３から
供給される１シンボル前のグレイ符号化された信号と累
積されて送信位相｛ｄ／（１−Ｚ-1）｝を得ることによ
り、π／４シフトＤＱＰＳＫ変調信号に変換され、遅延
回路３及び加算器４に供給される。FIG. 3 is a block diagram showing the structure of a transmission system model of a cellular telephone using a π / 4 shift DQPSK modulator. When the 2-bit transmission signals X k and Y k are input, the gray coding device 1 transmits the transmission signals X k and Y k .
k is gray-coded and differential phase d (π / 4, 3π /
4, −3π / 4, −π / 4) is determined and supplied to the adder 2. Then, in the adder 2, by accumulating with the gray-coded signal of one symbol before supplied from the delay circuit 3, the transmission phase {d / (1-Z -1 )} is obtained. The signal is converted into a DQPSK modulated signal and supplied to the delay circuit 3 and the adder 4.
【０００５】また、基準搬送波、即ちキャリア周波数ω
0 は、加算器５において、遅延回路６より供給された前
回のキャリア周波数と累積され｛ω0 ／（１−
Ｚ-1）｝、加算器４に供給される。Further, the reference carrier wave, that is, the carrier frequency ω
0 is accumulated in the adder 5 with the previous carrier frequency supplied from the delay circuit 6 {ω 0 / (1-
Z −1 )} and is supplied to the adder 4.
【０００６】加算器４において、加算器２より供給され
たπ／４シフトＤＱＰＳＫ変調信号と、加算器５より供
給されたキャリア周波数とが加算されて周波数変換
｛［ｄ／（１−Ｚ-1）］＋［ω0 ／（１−Ｚ-1）］｝が
行われ、伝送路上に供給される。そして、伝送路上にお
いて、伝送路ノイズｎが付加され、π／４シフトＤＱＰ
ＳＫ変調信号の送信位相は、［ｄ／（１−Ｚ-1）］＋
［ω0 ／（１−Ｚ-1）］＋ｎとなる。In the adder 4, the π / 4 shift DQPSK modulated signal supplied from the adder 2 and the carrier frequency supplied from the adder 5 are added to perform frequency conversion {[d / (1-Z -1 )] + [Ω 0 / (1-Z -1 )]} is performed and is supplied on the transmission path. Then, the transmission line noise n is added on the transmission line, and the π / 4 shift DQP
The transmission phase of the SK modulated signal is [d / (1-Z -1 )] +
[Ω 0 / (1-Z -1 )] + n.
【０００７】図４は、セルラー電話の受信系モデルの構
成を示すブロック図である。伝送路上を伝送されたπ／
４シフトＤＱＰＳＫ変調信号は、減算器１１に供給され
る。また、キャリア周波数ω0 は、減算器１２におい
て、遅延回路１３から供給されたキャリア周波数を減算
され、減算器１１に供給される。FIG. 4 is a block diagram showing the structure of a receiving system model of a cellular telephone. Π / transmitted on the transmission line
The 4-shift DQPSK modulated signal is supplied to the subtractor 11. Further, the carrier frequency ω 0 is subtracted by the carrier frequency supplied from the delay circuit 13 in the subtractor 12, and is supplied to the subtractor 11.
【０００８】減算器１１において、π／４シフトＤＱＰ
ＳＫ変調信号から減算器１２より供給されたキャリア周
波数を減算されて、ベースバンドへの周波数変換（位相
検波）｛［ｄ／（１−Ｚ）-1）］＋ｎ｝が行われ、遅延
回路１４及び減算器１５に供給される。In the subtractor 11, the π / 4 shift DQP
The carrier frequency supplied from the subtractor 12 is subtracted from the SK modulated signal to perform frequency conversion (phase detection) {[d / (1-Z) -1 )] + n} to the baseband, and the delay circuit 14 And the subtracter 15.
【０００９】減算器１５において、今回ベースバンドへ
の周波数変換が成されたπ／４シフトＤＱＰＳＫ変調信
号から遅延回路１４より供給された１シンボル前に周波
数変換が成された信号を減算され、遅延検波出力｛ｄ＋
（１−Ｚ）-1ｎ｝を得て、識別回路１６及び減算器１７
に供給される。識別回路１６において、識別されたπ／
４シフトＤＱＰＳＫ変調信号は、差動位相ｄをもってグ
レイデコード化器１８に供給されてグレイ複合化される
と共に、減算器１７に供給される。The subtracter 15 subtracts the signal, which has been frequency-converted one symbol before, supplied from the delay circuit 14 from the π / 4 shift DQPSK modulated signal which has been frequency-converted to the baseband this time, and delays it. Detection output {d +
(1-Z) -1 n} is obtained, and the discrimination circuit 16 and the subtractor 17 are obtained.
Is supplied to. In the identification circuit 16, the identified π /
The 4-shift DQPSK modulated signal is supplied to the gray decoder 18 with a differential phase d to be gray-composited and is also supplied to the subtractor 17.
【００１０】減算器１７において、減算器１５より供給
された遅延検波出力から識別回路１６より供給された差
動位相ｄを減算されて、識別誤差ｅ｛（１−Ｚ）-1ｎ｝
が得られる。In the subtractor 17, the differential phase d supplied from the discriminating circuit 16 is subtracted from the differential detection output supplied from the subtractor 15, and the discriminating error e {(1-Z) -1 n}.
Is obtained.
【００１１】[0011]
【発明が解決しようとする課題】従来においては、受信
系において遅延検波を行う関係から、π／４シフトＤＱ
ＰＳＫ変調信号の伝送路ノイズｎは、１シンボル前のπ
／４シフトＤＱＰＳＫ変調信号に含まれる伝送路ノイズ
が加算される結果となり、ノイズのパワーが２倍となる
欠点がる。これにより、ビットエラーレート（ＢＥＲ）
は、３ｄＢ（＝１０１ｏｇ10２）劣化する結果となる。Conventionally, due to the fact that differential detection is performed in the receiving system, the π / 4 shift DQ is used.
The transmission line noise n of the PSK modulated signal is π of one symbol before.
As a result, the transmission line noise included in the / 4 shift DQPSK modulated signal is added, resulting in a drawback that the noise power is doubled. This enables the bit error rate (BER)
Results in 3 dB (= 101 og 10 2) deterioration.
【００１２】また、例えば、キャリア周波数ω0 をもっ
て伝送時に、あるいは受信時に周波数変換を行うとき、
周波数オフセットが生じた場合にも、識別誤差ｅ、即ち
ビットエラーレート（ＢＥＲ）が劣化する。Further, for example, when frequency conversion is performed at the time of transmission or reception with the carrier frequency ω 0 ,
Even when a frequency offset occurs, the identification error e, that is, the bit error rate (BER) deteriorates.
【００１３】本発明は、このような状況に鑑みてなされ
たものであり、伝送路ノイズや周波数オフセットの影響
を低減し、ビットエラーレートを向上させるものであ
る。The present invention has been made in view of the above circumstances, and is intended to reduce the influence of transmission line noise and frequency offset and improve the bit error rate.
【００１４】[0014]
【課題を解決するための手段】請求項１に記載の遅延検
波位相補正回路は、例えばπ／４シフトＤＱＰＳＫ変調
信号の遅延検波出力から識別回路１６により識別された
差動位相を減算して識別誤差を検出する減算手段として
の減算器１７と、識別誤差をＫ−１倍して保持し、遅延
検波出力から減算して遅延検波出力の位相補正を行う位
相誤差補正手段としての乗算回路２１、遅延回路２２、
減算器２７とを備えることを特徴とする。A differential detection phase correction circuit according to a first aspect of the present invention discriminates by subtracting the differential phase discriminated by the discrimination circuit 16 from the differential detection output of a π / 4 shift DQPSK modulated signal. A subtracter 17 as a subtracting means for detecting an error, a multiplication circuit 21 as a phase error correcting means for performing a phase correction of the differential detection output by subtracting from the differential detection output by holding the discrimination error by K-1 and holding it. Delay circuit 22,
And a subtractor 27.
【００１５】請求項２に記載の遅延検波位相補正回路
は、例えばπ／４シフトＤＱＰＳＫ変調信号の遅延検波
出力から識別回路１６により識別された差動位相を減算
して識別誤差を検出する減算手段としての減算器１７
と、識別誤差をＫＡ倍してから積分して保持し、遅延検
波出力から減算して遅延検波出力の位相補正を行う位相
誤差補正手段としての乗算回路２３、加算器２４、遅延
回路２５、減算器２７とを備えることを特徴とする。A differential detection phase correction circuit according to a second aspect of the present invention is, for example, subtraction means for subtracting the differential phase identified by the identification circuit 16 from the differential detection output of a π / 4 shift DQPSK modulated signal to detect an identification error. Subtractor 17 as
A multiplication circuit 23, an adder 24, a delay circuit 25 as a phase error correction means for performing phase correction of the differential detection output by subtracting the integration error from the differential detection output after multiplying the identification error by KA And a container 27.
【００１６】請求項３に記載の遅延検波位相補正回路
は、π／４シフトＤＱＰＳＫ変調信号の遅延検波出力か
ら識別回路により識別された差動位相を減算して識別誤
差を検出する減算手段としての減算器１７と、識別誤差
をＫ−１倍して保持すると共に、識別誤差をＫＡ倍して
から積分して保持し、かつ、両者を合算し、遅延検波出
力から減算して遅延検波出力の位相補正を行う位相誤差
補正手段としての乗算回路２１、遅延回路２２、並びに
乗算回路２３、加算器２４、遅延回路２５、及び加算器
２６、減算器２７を備えることを特徴とする。The differential detection phase correction circuit according to a third aspect of the present invention is a subtraction means for subtracting the differential phase identified by the identification circuit from the differential detection output of the π / 4 shift DQPSK modulated signal to detect an identification error. The subtracter 17 and the discrimination error are multiplied by K−1 and held, and the discrimination error is multiplied by KA and then integrated and held, and both are added and subtracted from the delay detection output to obtain the delay detection output. It is characterized by including a multiplication circuit 21, a delay circuit 22, a multiplication circuit 23, an adder 24, a delay circuit 25, and an adder 26 and a subtractor 27 as phase error correction means for performing phase correction.
【００１７】[0017]
【作用】請求項１に記載の遅延検波位相補正回路におい
ては、遅延検波出力からＫ−１倍して保持（ラッチ）し
た識別誤差を減算する。従って、遅延検波出力に含まれ
る伝送路ノイズｎが低減されて、同期検波に近くなり、
ビットエラーレートが向上する。In the differential detection phase correction circuit according to the first aspect of the present invention, the identification error held (latch) by K-1 times is subtracted from the differential detection output. Therefore, the transmission line noise n included in the differential detection output is reduced and becomes closer to the synchronous detection,
Bit error rate is improved.
【００１８】請求項２に記載の遅延検波位相補正回路に
おいては、遅延検波出力からＫＡ倍してから積分して保
持（ラッチ）した識別誤差を減算する。従って、周波数
変換時に生じる周波数オフセットによる識別誤差が解消
され、ビットエラーレートが向上する。In the differential detection phase correction circuit according to the second aspect, the differential detection output is multiplied by KA, then integrated, and the identification error held (latched) is subtracted. Therefore, the identification error due to the frequency offset generated during the frequency conversion is eliminated, and the bit error rate is improved.
【００１９】請求項３に記載の遅延検波位相補正回路に
おいては、遅延検波出力からＫ−１倍して保持（ラッ
チ）した識別誤差と、ＫＡ倍してから積分して保持（ラ
ッチ）した識別誤差とを合算して減算する。従って、遅
延検波出力に含まれる伝送路ノイズｎが低減されて、同
期検波に近くなると共に、周波数変換時に生じる周波数
オフセットによる識別誤差が解消され、ビットエラーレ
ートが向上する。In the differential detection phase correction circuit according to the third aspect of the present invention, an identification error obtained by multiplying the differential detection output by K-1 and held (latch) and an identification error obtained by multiplying by KA and then holding (latched). Add and subtract the error. Therefore, the transmission line noise n included in the differential detection output is reduced to be close to the synchronous detection, and the identification error due to the frequency offset generated during the frequency conversion is eliminated, and the bit error rate is improved.
【００２０】[0020]
【実施例】図１は、本発明のπ／４ＤＱＰＳＫ変調信号
の遅延検波を補正する遅延検波位相補正回路の一実施例
の構成を示すブロック図である。本実施例では、請求項
１に記載の第１の位相誤差補正回路（１次ループ）
（Ｉ）と請求項２に記載の第２の位相誤差補正回路（２
次ループ）（II）とを併用した場合について説明する。
尚、図４における場合と対応する部分には同一の符号を
付してある。1 is a block diagram showing the configuration of an embodiment of a differential detection phase correction circuit for correcting the differential detection of a .pi. / 4DQPSK modulated signal according to the present invention. In this embodiment, the first phase error correction circuit (primary loop) according to claim 1 is used.
(I) and the second phase error correction circuit (2) according to claim 2.
The case where the following loop) (II) is also used will be described.
The parts corresponding to those in FIG. 4 are designated by the same reference numerals.
【００２１】１次ループ（Ｉ）の乗算回路２１は、減算
器１７より出力されたπ／４ＤＱＰＳＫ変調信号の識別
誤差ｅをＫ−１倍（０＜Ｋ＜１）し、遅延回路２２に供
給する。遅延回路２２は、乗算回路２１から供給された
信号をラッチ（遅延）し、ラッチした信号を加算器２６
に供給する。The multiplication circuit 21 of the primary loop (I) multiplies the discrimination error e of the π / 4DQPSK modulated signal output from the subtractor 17 by K−1 times (0 <K <1) and supplies it to the delay circuit 22. To do. The delay circuit 22 latches (delays) the signal supplied from the multiplication circuit 21, and adds the latched signal to the adder 26.
Supply to.
【００２２】２次ループ（II）の乗算回路２３は、減算
器１７より出力されたπ／４ＤＱＰＳＫ変調信号の識別
誤差ｅをＫＡ倍し、加算器２４に供給する。加算器２４
は、乗算回路２３から供給された信号と、遅延回路２５
から供給される１シンボル前にＫＡ倍されて積分された
信号とを加算して積分し、遅延回路２５に供給する。遅
延回路２５は、加算器２４から供給された信号をラッチ
（遅延）し、ラッチした信号を加算器２４及び加算器２
６に供給する。The multiplication circuit 23 of the secondary loop (II) multiplies the discrimination error e of the π / 4DQPSK modulated signal output from the subtractor 17 by KA and supplies it to the adder 24. Adder 24
Is the signal supplied from the multiplication circuit 23 and the delay circuit 25.
The signal that has been multiplied by KA and is integrated one symbol before is added and integrated, and the result is supplied to the delay circuit 25. The delay circuit 25 latches (delays) the signal supplied from the adder 24, and the latched signal is added to the adder 24 and the adder 2.
Supply to 6.
【００２３】加算器２６は、遅延回路２２から供給され
た信号と、遅延回路２５から供給された信号とを加算
し、減算器２７に供給する。減算器２７は、π／４シフ
トＤＱＰＳＫ変調信号の遅延検波出力から加算器２６よ
り供給された信号を減算し、識別回路１６及び減算器１
７に供給する。The adder 26 adds the signal supplied from the delay circuit 22 and the signal supplied from the delay circuit 25, and supplies it to the subtractor 27. The subtractor 27 subtracts the signal supplied from the adder 26 from the differential detection output of the π / 4 shift DQPSK modulated signal, and the discrimination circuit 16 and the subtractor 1
Supply to 7.
【００２４】次にその動作について説明する。減算器１
７において、π／４シフトＤＱＰＳＫ変調信号の遅延検
波出力から識別回路１６により識別された差動位相ｄが
減算され、識別誤差ｅが検出される。そして、識別誤差
ｅは、１次、及び２次ループ（Ｉ）（II）の各乗算回路
２１及び２３に同時に供給される。Next, the operation will be described. Subtractor 1
At 7, the differential phase d identified by the identification circuit 16 is subtracted from the differential detection output of the π / 4 shift DQPSK modulated signal, and the identification error e is detected. Then, the discrimination error e is simultaneously supplied to the multiplication circuits 21 and 23 of the primary and secondary loops (I) and (II).
【００２５】１次ループ（Ｉ）の乗算回路２１におい
て、識別誤差ｅは、Ｋ−１倍され、遅延回路２２に供給
される。遅延回路２２において、乗算回路２１より供給
された信号は、一旦ラッチされる。ここで、識別誤差ｅ
は、次のようになる。 ｅ＝（Ｋ−１）Ｚ-1ｅ …（１） そして、（１）式に従う信号は、加算器２６に供給され
る。In the multiplication circuit 21 of the primary loop (I), the discrimination error e is multiplied by K-1 and supplied to the delay circuit 22. In the delay circuit 22, the signal supplied from the multiplication circuit 21 is once latched. Here, the identification error e
Is as follows: e = (K−1) Z −1 e (1) Then, the signal according to the equation (1) is supplied to the adder 26.
【００２６】一方、２次ループ（II）の乗算回路２３に
おいて、識別誤差ｅは、ＫＡ倍され、加算器２４に供給
される。そして、加算器２４において、遅延回路２５よ
り供給される１シンボル前にＫＡ倍されて積分された信
号と加算され、これにより積分され、遅延回路２５に供
給される。遅延回路２５において、加算器２４より供給
された信号は、一旦ラッチされる。ここで、識別誤差ｅ
は、次のようになる。 ｅ＝［Ｚ-1／（１−Ｚ-1）］ＫＡｅ …（２） そして、（２）式に従う信号は、加算器２４及び２６に
供給される。On the other hand, in the multiplication circuit 23 of the secondary loop (II), the discrimination error e is multiplied by KA and supplied to the adder 24. Then, in the adder 24, it is added to the signal which is supplied by the delay circuit 25 and is multiplied by KA and is integrated by one symbol before, and the result is integrated and supplied to the delay circuit 25. In the delay circuit 25, the signal supplied from the adder 24 is temporarily latched. Here, the identification error e
Is as follows: e = [Z −1 / (1−Z −1 )] KAe (2) Then, the signal according to the equation (2) is supplied to the adders 24 and 26.
【００２７】加算器２６において、遅延回路２２から供
給された信号と、遅延回路２５から供給された信号とが
加算される。ここで、識別誤差ｅは、次のようになる。 ｅ＝｛（Ｋ−１）Ｚ-1＋［Ｚ-1／（１−Ｚ-1）］ＫＡ｝ｅ …（３） そして、（３）式に従う信号は、減算器２７に供給され
る。In the adder 26, the signal supplied from the delay circuit 22 and the signal supplied from the delay circuit 25 are added. Here, the identification error e is as follows. e = {(K-1) Z -1 + [Z -1 / (1-Z -1 )] KA} e (3) Then, the signal according to the equation (3) is supplied to the subtractor 27.
【００２８】減算器２７において、π／４シフトＤＱＰ
ＳＫ変調信号の遅延検波出力から加算器２６より供給さ
れた信号が減算され、これによりπ／４シフトＤＱＰＳ
Ｋ変調信号の遅延検波出力が補正される。ここで、遅延
検波出力は、次のようになる。 ｄ＋（１−Ｚ-1）ｎ ＋｛（１−ｋ）Ｚ-1−［Ｚ-1／（１−Ｚ-1）］ＫＡ｝ｅ…（４） そして、補正後の遅延検波出力は、識別回路１６及び減
算器１７に供給される。In the subtractor 27, π / 4 shift DQP
The signal supplied from the adder 26 is subtracted from the differential detection output of the SK modulation signal, whereby the π / 4 shift DQPS
The differential detection output of the K modulation signal is corrected. Here, the differential detection output is as follows. d + (1-Z -1 ) n + {(1-k) Z -1- [Z -1 / (1-Z -1 )] KA} e ... (4) Then, the corrected differential detection output is It is supplied to the discrimination circuit 16 and the subtractor 17.
【００２９】減算器１７において、補正後の遅延検波出
力から識別回路１６により識別された差動位相ｄが減算
され、識別誤差ｅが検出される。ここで、識別誤差ｅ
は、次のようになる。 ｅ＝ｄ＋（１−Ｚ-1）ｎ ＋｛（１−Ｋ）Ｚ-1−［Ｚ-1／（１−Ｚ-1）］ＫＡ｝ｅ−ｄ…（５） ∴ｅ＝（１−Ｚ-1）2 ｎ ／｛１−［２−Ｋ（Ａ＋１）］Ｚ-1−（１−Ｋ）Ｚ-2｝ …（６）In the subtractor 17, the differential phase d identified by the identification circuit 16 is subtracted from the corrected differential detection output, and the identification error e is detected. Here, the identification error e
Is as follows: e = d + (1-Z -1 ) n + {(1-K) Z -1- [Z -1 / (1-Z -1 )] KA} ed ... (5) ∴e = (1- Z -1 ) 2 n / {1- [2-K (A + 1)] Z -1- (1-K) Z -2 } (6)
【００３０】従って、（６）式から明らかなように、Ｋ
→０の極限で、 ｅ＝０ となり、ＢＥＲは向上する。Therefore, as is clear from the equation (6), K
→ In the limit of 0, e = 0 and BER is improved.
【００３１】また、受信機入力時に周波数オフセットが
生じた場合、加算器２７には、△ω｛（１−Ｚ-1）△
ω｝が加算されることになる。この場合、減算器１７で
検出される識別誤差ｅは、次のようになる。 ｅ＝（１−Ｚ-1）△ω ／｛１−［２−Ｋ（Ａ＋１）］Ｚ-1−（１−Ｋ）Ｚ-2｝ …（７） △ω＝ｃｏｎｓｔとすると、 （１−Ｚ-1）△ω＝０ …（８） ∴ｅ＝０ となり、ＢＥＲは向上する。When a frequency offset occurs at the input of the receiver, Δω {(1-Z -1 ) Δ is added to the adder 27.
ω} will be added. In this case, the discrimination error e detected by the subtractor 17 is as follows. e = (1−Z −1 ) Δω / {1- [2-K (A + 1)] Z −1 − (1−K) Z −2 } (7) When Δω = const, (1- Z −1 ) Δω = 0 (8) ∴e = 0, and the BER is improved.
【００３２】図２は、本発明の１次ループ（Ｉ）のみを
用いた場合のＥb ／Ｎ0 対ＢＥＲの関係を示すグラフで
ある。このグラフは、横軸にＥb ／Ｎ0 、縦軸にＢＥＲ
を取ってあり、曲線ａは、従来におけるＥb ／Ｎ0 対Ｂ
ＥＲの関係を示し、曲線ｂは、本発明においてＫ＝０、
５のときのＥb ／Ｎ0 対ＢＥＲの関係を示す。また、曲
線ｃは、本発明においてＫ＝０、１２５のときのＥb ／
Ｎ0 対ＢＥＲの関係を示す。FIG. 2 is a graph showing the relationship between E b / N 0 and BER when only the primary loop (I) of the present invention is used. In this graph, the horizontal axis is E b / N 0 and the vertical axis is BER.
And the curve a is the conventional E b / N 0 vs. B
Shows the relationship of ER, the curve b is K = 0 in the present invention,
The relationship between E b / N 0 and BER when 5 is shown. Further, the curve c is E b / when K = 0, 125 in the present invention.
The relationship between N 0 and BER is shown.
【００３３】このグラフから明らかなように、例えば、
Ｅb ／Ｎ0 が５ｄＢであるとき、従来のＢＥＲが約１０
-15/10であるのに対して、本発明において、Ｋ＝０、５
のときのＢＥＲは、約１０-17/10に改善され、Ｋ＝０，
１２５のときのＢＥＲは、約１０-18/10に改善されてい
る。そして、Ｅb ／Ｎ0 が大きくなるほど、その差も大
きくなり、ＢＥＲが向上していることが判る。As is clear from this graph, for example,
When E b / N 0 is 5 dB, the conventional BER is about 10
-15/10 , in the present invention, K = 0, 5
BER was improved to about 10 -17/10 , K = 0,
The BER at 125 is improved to about 10 -18/10 . It can be seen that as E b / N 0 increases, the difference also increases and the BER improves.
【００３４】以上、本発明の遅延検波位相補正回路をセ
ルラー電話の受信系に応用した場合について説明した
が、本発明は、セルラー電話以外にも、π／４ＤＱＰＳ
Ｋ変調方式、ＤＱＰＳＫ変調方式、ＤＢＰＳＫ変調方
式、ＭＳＫ変調方式などが用いられている装置に応用す
ることができる。The case where the differential detection phase correction circuit of the present invention is applied to the receiving system of a cellular telephone has been described above. However, the present invention is applicable to π / 4DQPS in addition to the cellular telephone.
The present invention can be applied to devices using the K modulation method, DQPSK modulation method, DBPSK modulation method, MSK modulation method, and the like.
【００３５】[0035]
【発明の効果】請求項１に記載の遅延検波位相補正回路
によれば、遅延検波出力からＫ−１倍して保持（ラッ
チ）した識別誤差を減算する。従って、遅延検波出力に
含まれる伝送路ノイズｎが低減されて、同期検波に近く
なり、ビットエラーレートが向上する。According to the differential detection phase correction circuit of the first aspect of the present invention, the discrimination error which is K-1 times and held (latched) is subtracted from the differential detection output. Therefore, the transmission line noise n included in the differential detection output is reduced to be close to the synchronous detection, and the bit error rate is improved.
【００３６】請求項２に記載の遅延検波位相補正回路に
よれば、遅延検波出力からＫＡ倍してから積分して保持
（ラッチ）した識別誤差を減算する。従って、周波数変
換時に生じる周波数オフセットによる識別誤差が解消さ
れ、ビットエラーレートが向上する。According to the differential detection phase correction circuit of the second aspect, the differential detection output is subtracted from the differential detection output, which is multiplied by KA, integrated, and held (latched). Therefore, the identification error due to the frequency offset generated during the frequency conversion is eliminated, and the bit error rate is improved.
【００３７】請求項３に記載の遅延検波位相補正回路に
よれば、遅延検波出力からＫ−１倍して保持（ラッチ）
した識別誤差と、ＫＡ倍してから積分して保持（ラッ
チ）した識別誤差とを合算して減算する。従って、遅延
検波出力に含まれる伝送路ノイズｎが低減されて、同期
検波時に近くなると共に、周波数変換時に生じる周波数
オフセットによる識別誤差が解消され、ビットエラーレ
ートが向上する。According to the differential detection phase correction circuit of the third aspect, the differential detection output is multiplied by K-1 and held (latch).
The identified error and the identified error that has been integrated and held (latched) after being multiplied by KA are added together and subtracted. Therefore, the transmission line noise n included in the differential detection output is reduced to be closer to the time of synchronous detection, and the identification error due to the frequency offset generated during frequency conversion is eliminated, and the bit error rate is improved.
【図１】本発明のπ／４ＤＱＰＳＫ変調信号の遅延検波
を補正する遅延検波位相補正回路の一実施例の構成を示
すブロック図である。FIG. 1 is a block diagram showing a configuration of an embodiment of a differential detection phase correction circuit for correcting differential detection of a π / 4DQPSK modulated signal according to the present invention.
【図２】本発明の１次ループ（Ｉ）のみを用いた場合の
Ｅb ／Ｎ0 対ＢＥＲの関係を示すグラフである。FIG. 2 is a graph showing the relationship between E b / N 0 and BER when only the primary loop (I) of the present invention is used.
【図３】従来におけるπ／４シフトＤＱＰＳＫ変調器を
用いたセルラー電話の送信系モデルの構成を示すブロッ
ク図である。FIG. 3 is a block diagram showing a configuration of a transmission system model of a cellular phone using a conventional π / 4 shift DQPSK modulator.
【図４】従来におけるπ／４シフトＤＱＰＳＫ変調器を
用いたセルラー電話の受信系モデルの構成を示すブロッ
ク図である。FIG. 4 is a block diagram showing a configuration of a receiving system model of a cellular phone using a conventional π / 4 shift DQPSK modulator.
１１ 減算器 １２ 減算器 １３ 遅延回路 １４ 遅延回路 １５ 減算器 １６ 識別回路 １７ 減算器 １８ グレイデコード化器 ２１ 乗算回路 ２２ 遅延回路 ２３ 乗算回路 ２４ 加算器 ２５ 遅延回路 ２６ 加算器 ２７ 減算器 11 Subtractor 12 Subtractor 13 Delay Circuit 14 Delay Circuit 15 Subtractor 16 Discrimination Circuit 17 Subtractor 18 Gray Decoder 21 Multiplier Circuit 22 Delay Circuit 23 Multiplier Circuit 24 Adder 25 Delay Circuit 26 Adder 27 Subtractor
Claims (3)
より識別された差動位相を減算して識別誤差を検出する
減算手段と、 前記識別誤差をＫ−１倍して保持し、前記遅延検波出力
から減算して前記遅延検波出力の位相補正を行う位相誤
差補正手段と、 を備えることを特徴とする遅延検波位相補正回路。1. A subtraction unit that subtracts a differential phase identified by an identification circuit from a differential detection output of a modulation signal to detect an identification error, and the identification error is multiplied by K−1 and held, and the differential detection is performed. And a phase error correction means for performing phase correction on the differential detection output by subtracting from the output, the differential detection phase correction circuit.
より識別された差動位相を減算して識別誤差を検出する
減算手段と、 前記識別誤差をＫＡ倍してから積分して保持し、前記遅
延検波出力から減算して前記遅延検波出力の位相補正を
行う位相誤差補正手段と、 を備えることを特徴とする遅延検波位相補正回路。2. A subtraction unit for subtracting a differential phase identified by an identification circuit from a differential detection output of a modulation signal to detect an identification error, and multiplying the identification error by KA and then integrating and holding the same. A differential detection phase correction circuit comprising: a phase error correction unit that subtracts from the differential detection output to correct the phase of the differential detection output.
より識別された差動位相を減算して識別誤差を検出する
減算手段と、 前記識別誤差をＫ−１倍して保持すると共に、前記識別
誤差をＫＡ倍してから積分して保持し、かつ、両者を合
算し、前記遅延検波出力から減算して前記遅延検波出力
の位相補正を行う位相誤差補正手段と、 を備えることを特徴とする遅延検波位相補正回路。3. A subtraction unit for subtracting the differential phase identified by the identification circuit from the differential detection output of the modulated signal to detect an identification error, and holding the identification error by multiplying it by K−1 and holding the identification error. Phase error correction means for performing phase correction on the differential detection output by multiplying the error by KA, integrating and holding, and summing both, and subtracting from the differential detection output. Delay detection phase correction circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4269383A JPH0697972A (en) | 1992-09-11 | 1992-09-11 | Delay detection phase correction circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4269383A JPH0697972A (en) | 1992-09-11 | 1992-09-11 | Delay detection phase correction circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697972A true JPH0697972A (en) | 1994-04-08 |
Family
ID=17471647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4269383A Pending JPH0697972A (en) | 1992-09-11 | 1992-09-11 | Delay detection phase correction circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697972A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09224062A (en) * | 1996-02-15 | 1997-08-26 | Matsushita Electric Ind Co Ltd | Data receiver |
| US7666409B2 (en) | 2004-11-16 | 2010-02-23 | Kao Corporation | Low salt liquid seasoning with antihypertensive activity |
| US7727524B2 (en) | 2004-11-12 | 2010-06-01 | Kao Corporation | Low sodium liquid seasoning with anti-hypertensive activity |
| US7887868B2 (en) | 2004-11-12 | 2011-02-15 | Kao Corporation | Liquid seasoning |
-
1992
- 1992-09-11 JP JP4269383A patent/JPH0697972A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09224062A (en) * | 1996-02-15 | 1997-08-26 | Matsushita Electric Ind Co Ltd | Data receiver |
| US7727524B2 (en) | 2004-11-12 | 2010-06-01 | Kao Corporation | Low sodium liquid seasoning with anti-hypertensive activity |
| US7887868B2 (en) | 2004-11-12 | 2011-02-15 | Kao Corporation | Liquid seasoning |
| US7666409B2 (en) | 2004-11-16 | 2010-02-23 | Kao Corporation | Low salt liquid seasoning with antihypertensive activity |
| US8092795B2 (en) | 2004-11-16 | 2012-01-10 | Kao Corporation | Liquid seasoning |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6956895B2 (en) | Method and arrangement for reducing frequency offset in a radio receiver | |
| EP1197049B1 (en) | A method and apparatus for performing dc-offset compensation in a radio receiver | |
| JP4718075B2 (en) | Apparatus and method for compensating for interference of direct conversion transceiver | |
| JP3228353B2 (en) | Demodulation method and apparatus with adaptive phase control | |
| JP4536985B2 (en) | Radio receiver with two-stage DC offset correction, synchronization and channel estimation | |
| US6252914B1 (en) | Radio communication system | |
| US6996193B2 (en) | Timing error detection circuit, demodulation circuit and methods thereof | |
| JP2850942B2 (en) | Demodulator | |
| JP3454882B2 (en) | Wireless receiver | |
| US6934346B2 (en) | Apparatus and method for substantially eliminating a near-channel interfering amplitude modulated signal | |
| JPH0697972A (en) | Delay detection phase correction circuit | |
| US5787128A (en) | Nonlinear signal correlator and method therefor | |
| US6002950A (en) | Satellite communication apparatus | |
| JP3101955B2 (en) | Digital modulation signal demodulator | |
| US7426245B2 (en) | DC compensation in direct conversion radio receivers | |
| US20050147188A1 (en) | Frequency control for a mobile communications device | |
| US6859507B2 (en) | Method and apparatus for correcting a signal | |
| EP0607496A1 (en) | One bit differential detector for GMSK with frequency offset compensation | |
| JP2894381B2 (en) | Spread spectrum communication equipment | |
| WO2001008368A1 (en) | Apparatus for detecting frequency offset | |
| JP2000031874A (en) | Adaptive array diversity receiver | |
| EP1241818A1 (en) | Receiver apparatus and method for controlling reference frequency in the receiver apparatus | |
| JP3116982B2 (en) | Automatic equalizer | |
| JPH088796A (en) | Transmitter/receiver | |
| KR100315343B1 (en) | Error estimating method and apparatus for channel modem for satellite communication system |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021224 |