JPH0697827A - A/d conversion circuit - Google Patents
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- JPH0697827A JPH0697827A JP24479892A JP24479892A JPH0697827A JP H0697827 A JPH0697827 A JP H0697827A JP 24479892 A JP24479892 A JP 24479892A JP 24479892 A JP24479892 A JP 24479892A JP H0697827 A JPH0697827 A JP H0697827A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、アナログ・ディジタル
変換回路、特にビデオ信号のディジタル化に好適な低輝
度部分の高精度なアナログ・ディジタル変換回路に関す
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an analog / digital conversion circuit, and more particularly to a high precision analog / digital conversion circuit in a low luminance portion suitable for digitizing a video signal.
【０００２】[0002]
【従来の技術】たとえば、ビデオカメラからのビデオ信
号を、アナログ・ディジタル変換した後のディジタル出
力信号の低輝度部分は、ガンマ補正する際に、伸長（増
幅）されるため分解能が要求される。一方、高輝度部分
は、ニー(Knee)特性を持たせるために圧縮され、擬似的
に飽和特性をとるので、分解能を必要としない。2. Description of the Related Art For example, a low luminance portion of a digital output signal obtained by analog-to-digital conversion of a video signal from a video camera is expanded (amplified) when gamma-corrected, so that resolution is required. On the other hand, the high-brightness portion is compressed in order to have a knee characteristic and has a pseudo saturation characteristic, so that no resolution is required.
【０００３】従来、上記の要請を満たすために図10に示
される構成をもつアナログ・ディジタル変換回路が考案
され使用されている。図10を参照すると、先ず、アナロ
グ画素入力信号は、サンプルホールドされる。このホー
ルドされたアナログ画素信号は、第１の低分解能のアナ
ログ・ディジタル変換器によってディジタル信号A に変
換される。このディジタル信号A は、上位ビットとして
加算・ラッチ回路にラッチされる。この変換後の上位ビ
ットとしてのディジタル信号A はまた、ディジタル・ア
ナログ変換器によってアナログ信号に変換され、差動増
幅器の反転入力に供給される。差動増幅器の非反転入力
には、上記のホールドされたアナログ画素信号が供給さ
れる。差動増幅器によって増幅された信号は、第２のア
ナログ・ディジタル変換器に供給されてディジタル信号
B に変換される。つまり、後者のディジタル信号B は、
高精度の分解能を有する。このディジタル信号B は、下
位ビットとして加算・ラッチ回路のディジタル値に加算
されラッチされる。以上の構成によって、高分解能のア
ナログ・ディジタル変換回路が得られる。Conventionally, in order to meet the above requirements, an analog / digital conversion circuit having a configuration shown in FIG. 10 has been devised and used. Referring to FIG. 10, first, the analog pixel input signal is sampled and held. The held analog pixel signal is converted into a digital signal A by the first low resolution analog-to-digital converter. This digital signal A is latched as an upper bit by the adder / latch circuit. The digital signal A as the high-order bit after this conversion is also converted into an analog signal by the digital-analog converter and supplied to the inverting input of the differential amplifier. The held analog pixel signal is supplied to the non-inverting input of the differential amplifier. The signal amplified by the differential amplifier is supplied to the second analog-to-digital converter to be a digital signal.
Converted to B. That is, the latter digital signal B is
It has high precision resolution. This digital signal B is added as a lower bit to the digital value of the adder / latch circuit and latched. With the above configuration, a high resolution analog-digital conversion circuit can be obtained.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、上記従
来の方式は、回路の規模が大きくなると共に、アナログ
・ディジタル変換をシリアルに２回実行するため、高速
化には適さないという未解決の課題がある。However, the above-mentioned conventional method has a problem that it is not suitable for speeding up because the circuit scale becomes large and the analog-digital conversion is executed twice serially. is there.
【０００５】本発明はこのような従来技術の欠点を解消
し、素子点数を削減して回路規模および消費電力を低減
し、処理の高速化を可能としたアナログ・ディジタル変
換回路を安価に提供することを目的とする。The present invention eliminates the drawbacks of the prior art, reduces the number of elements, reduces the circuit scale and power consumption, and provides an analog-digital conversion circuit at low cost, which enables high-speed processing. The purpose is to
【０００６】[0006]
【課題を解決するための手段】本発明は上述の課題を解
決するために、順次に入力される第１のアナログ信号を
対応する第１のディジタル信号に変換するアナログ・デ
ィジタル変換回路において、この回路は、第１のアナロ
グ信号を対応する第２のディジタル信号に変換する第１
のアナログ・ディジタル変換手段と、第２のディジタル
信号を、第１のディジタル信号と第２のディジタル信号
の各ビット数の差のビット数分 「0」を下位ビットに付加
して第３のディジタル信号を生成する第１の付加手段
と、第１のアナログ信号と第１の基準電位との差分を差
のビット数に対応する増幅率で増幅した第２のアナログ
信号を生成する差動増幅手段と、第２のアナログ信号を
対応する第４のディジタル信号に変換する第２のアナロ
グ・ディジタル変換手段と、第４のディジタル信号に、
上記差のビット数分 「0」を上位ビットに付加して第５の
ディジタル信号を生成する第２の付加手段と、第３のデ
ィジタル信号と第５のディジタル信号とのいずれか一方
を、第２のアナログ・ディジタル変換手段のオーバーフ
ローの状態によって選択し、第１のディジタル信号とし
て出力する選択手段とを備えたことを特徴としている。In order to solve the above-mentioned problems, the present invention provides an analog-digital conversion circuit for converting sequentially input first analog signals into corresponding first digital signals. The circuit includes a first analog signal that converts the first analog signal into a corresponding second digital signal.
Of the analog-to-digital conversion means and the second digital signal by adding "0" to the lower bits for the number of bits of the difference between the numbers of bits of the first digital signal and the second digital signal First adding means for generating a signal, and differential amplifying means for generating a second analog signal by amplifying a difference between the first analog signal and the first reference potential by an amplification factor corresponding to the number of bits of the difference. A second analog-digital conversion means for converting the second analog signal into a corresponding fourth digital signal, and a fourth digital signal,
One of the third digital signal and the fifth digital signal is added to the second adding means for generating the fifth digital signal by adding "0" to the upper bits by the difference bit number. The second digital-analog converting means is selected according to the overflow state and is output as a first digital signal.
【０００７】また、上記選択手段は、選択切替の際の第
１のディジタル信号の連続性を保つために第１のアナロ
グ・ディジタル変換手段のオフセット誤差を補正するた
めのオフセット補正手段を備えたことを特徴としてい
る。Further, the selection means includes an offset correction means for correcting an offset error of the first analog-digital conversion means in order to maintain the continuity of the first digital signal at the time of switching the selection. Is characterized by.
【０００８】さらに、上記差動増幅手段は、利得調整機
能を有することを特徴としている。さらにまた、上記回
路において、第１のアナログ信号は画像信号であり、こ
の画像信号のブランキング期間内に第１のアナログ・デ
ィジタル変換手段の第２の基準電圧の差のビット数に対
応する数の逆数倍した電圧レベルを差動増幅手段におい
て増幅しこの増幅レベルをサンプル・ホールドして、そ
のホールド電圧をブランキング期間外における第２のア
ナログ・ディジタル変換手段の第３の基準電圧とするこ
とを特徴としている。Further, the differential amplifying means is characterized by having a gain adjusting function. Furthermore, in the above circuit, the first analog signal is an image signal, and a number corresponding to the number of bits of the difference between the second reference voltages of the first analog-to-digital conversion means within the blanking period of the image signal. The voltage level obtained by multiplying the reciprocal of is amplified by the differential amplifying means, the amplified level is sampled and held, and the held voltage is used as the third reference voltage of the second analog-digital converting means outside the blanking period. It is characterized by that.
【０００９】[0009]
【作用】本発明によれば、第１のアナログ・ディジタル
変換手段は、第１のアナログ信号を対応する第２のディ
ジタル信号に変換し、第１の付加手段は、第２のディジ
タル信号を、第１のディジタル信号と第２のディジタル
信号の各ビット数の差のビット数分 「0」を下位ビットに
付加して第３のディジタル信号を生成する。差動増幅手
段は、第１のアナログ信号と第１の基準電位との差分を
差のビット数に対応する増幅率で増幅した第２のアナロ
グ信号を生成し、第２のアナログ・ディジタル変換手段
は、第２のアナログ信号を対応する第４のディジタル信
号に変換する。また第２の付加手段は、第４のディジタ
ル信号に上記差のビット数分 「0」を上位ビットに付加し
て第５のディジタル信号を生成する。選択手段は、第３
のディジタル信号と第５のディジタル信号とのいずれか
一方を、第２のアナログ・ディジタル変換手段のオーバ
ーフローの状態によって選択し、第１のディジタル信号
として出力する。According to the present invention, the first analog-to-digital conversion means converts the first analog signal into a corresponding second digital signal, and the first addition means converts the second digital signal, A third digital signal is generated by adding "0" to the lower bits for the number of bits of the difference between the numbers of bits of the first digital signal and the second digital signal. The differential amplification means generates a second analog signal by amplifying a difference between the first analog signal and the first reference potential with an amplification factor corresponding to the number of bits of the difference, and a second analog / digital conversion means. Converts the second analog signal into a corresponding fourth digital signal. The second adding means adds "0" to the fourth digital signal by the number of bits of the difference to the upper bits to generate a fifth digital signal. The selection means is the third
, Or the fifth digital signal is selected according to the overflow state of the second analog-to-digital conversion means, and is output as the first digital signal.
【００１０】また、上記選択手段は、選択切替の際の第
１のディジタル信号の連続性を保つために第１のアナロ
グ・ディジタル変換手段のオフセット誤差を補正するこ
とができる。さらに、上記差動増幅手段は、利得調整機
能を有している。さらにまた、上記回路において、第１
のアナログ信号は画像信号であり、この画像信号のブラ
ンキング期間内に第１のアナログ・ディジタル変換手段
の第２の基準電圧の差のビット数に対応する数の逆数倍
した電圧レベルを差動増幅手段において増幅しこの増幅
レベルをサンプル・ホールドして、そのホールド電圧を
ブランキング期間外における第２のアナログ・ディジタ
ル変換手段の第３の基準電圧とすることができる。Further, the selection means can correct the offset error of the first analog-digital conversion means in order to maintain the continuity of the first digital signal at the time of switching the selection. Further, the differential amplifying means has a gain adjusting function. Furthermore, in the above circuit, the first
Is an image signal, and a voltage level which is a reciprocal of the number corresponding to the number of bits of the difference between the second reference voltages of the first analog-digital conversion means is multiplied during the blanking period of the image signal. It is possible to amplify in the dynamic amplification means, sample and hold this amplification level, and use the held voltage as the third reference voltage of the second analog-digital conversion means outside the blanking period.
【００１１】[0011]
【実施例】次に添付図面を参照して本発明によるアナロ
グ・ディジタル変換回路の実施例を詳細に説明する。図
中、同一符号は、同一または相当部分を表わす。図１
は、本発明のアナログ・ディジタル変換回路の実施例を
示す概略構成ブロック図である。図２は、アナログ入力
信号レベルとディジタル出力信号レベルとの関係を表わ
す図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of an analog / digital conversion circuit according to the present invention will be described in detail with reference to the accompanying drawings. In the drawings, the same reference numerals represent the same or corresponding parts. Figure 1
FIG. 1 is a schematic block diagram showing an embodiment of an analog / digital conversion circuit of the present invention. FIG. 2 is a diagram showing the relationship between the analog input signal level and the digital output signal level.
【００１２】図１を参照すると、アナログ・ディジタル
変換回路１は、アナログ画素入力信号Vin101を２系統に
分離し、一方の信号を第１のアナログ・ディジタル変換
器（以下、A/D 変換器と称する。）20A に供給する。他
方の信号101 は、差動増幅器10の非反転入力に供給され
る。差動増幅器10の出力は、第２の A/D変換器20B に供
給される。このように、２系統に分離されたアナログ画
素入力信号Vin101は、その低輝度部分を第２の A/D変換
器20B 系統で10ビットの分解能を有するディジタル画素
信号に変換され、それ以上の輝度部分を第１の A/D変換
器20A 系統で10ビットの分解能を有するディジタル画素
信号に変換される。これら２系統のディジタル画素信号
は、一定の条件の下に、選択回路60で選択されて、アナ
ログ・ディジタル変換回路１の出力信号Vout116 とな
る。Referring to FIG. 1, an analog / digital conversion circuit 1 separates an analog pixel input signal V in 101 into two systems, and one signal is divided into a first analog / digital converter (hereinafter referred to as A / D conversion). It is supplied to 20A. The other signal 101 is supplied to the non-inverting input of the differential amplifier 10. The output of the differential amplifier 10 is supplied to the second A / D converter 20B. In this way, the analog pixel input signal V in 101 separated into two systems is converted into a digital pixel signal having a 10-bit resolution in the low-luminance part by the second A / D converter 20B system, and more than that. Is converted into a digital pixel signal having a resolution of 10 bits by the first A / D converter 20A system. These two systems of digital pixel signals are selected by the selection circuit 60 under certain conditions and become the output signal V out 116 of the analog-digital conversion circuit 1.
【００１３】本回路１の回路例を図１に基づいて以下に
詳細に説明する。アナログ画素入力信号Vin101は、上述
のように本回路1 内で２系統に分離され、一方は、第１
の A/D変換器20A のアナログ信号入力に接続されてい
る。他方は、差動増幅器10の非反転入力(+) に接続され
ている。差動増幅器10の反転入力(-) には、基準電圧(-
VREF)102が接続されている。この基準電圧(-VREF)102
は、第１の A/D変換器20Aおよび第２の A/D変換器20B
の低電圧側電源入力にも接続されている。なお、第１の
A/D変換器20A および第２の A/D変換器20B の高電圧側
電源入力103 には、基準電圧+VREF が接続される。差動
増幅器10の出力104 は、第２の A/D変換器20A のアナロ
グ信号入力に接続されている。この差動増幅器10は、４
倍の利得を得るために、本回路１の内部あるいは外部か
ら手動で利得の微調整が行える構成となっている。第１
の A/D変換器20A は、本実施例では８ビットの分解能を
有している。この８ビットのディジタル出力信号105
は、第１の付加回路30において、LSB の下位に２ビット
の「０，０」固定データビット106,107 を付加される。
第１の付加回路30は、単に２ビット分の配線を追加する
だけでもよく、またはこれに代わって10ビットのバッフ
ァ回路を設けてもよい。第１の付加回路30の10ビットの
ディジタル出力信号111 は、加算器40の一方の入力に接
続されている。加算器40の他方の入力112 には、ディジ
タル出力信号111 のオフセット調整のためのデータ50が
接続されている。加算器40の10ビットのディジタル出力
信号113 は、選択回路60の一方の入力に接続される。A circuit example of the circuit 1 will be described in detail below with reference to FIG. The analog pixel input signal V in 101 is divided into two systems in the circuit 1 as described above, one of which is the first
It is connected to the analog signal input of A / D converter 20A. The other is connected to the non-inverting input (+) of the differential amplifier 10. The inverting input (-) of the differential amplifier 10 has a reference voltage (-
V REF ) 102 is connected. This reference voltage (-V REF ) 102
Is a first A / D converter 20A and a second A / D converter 20B.
It is also connected to the low voltage side power input of. The first
The reference voltage + V REF is connected to the high-voltage side power input 103 of the A / D converter 20A and the second A / D converter 20B. The output 104 of the differential amplifier 10 is connected to the analog signal input of the second A / D converter 20A. This differential amplifier 10 has 4
In order to obtain a double gain, the gain can be finely adjusted manually from inside or outside the circuit 1. First
The A / D converter 20A has a resolution of 8 bits in this embodiment. This 8-bit digital output signal 105
In the first addition circuit 30, 2 bits of "0,0" fixed data bits 106 and 107 are added to the lower order of LSB.
The first additional circuit 30 may simply add wiring for 2 bits, or alternatively, a 10-bit buffer circuit may be provided. The 10-bit digital output signal 111 of the first additional circuit 30 is connected to one input of the adder 40. Data 50 for offset adjustment of the digital output signal 111 is connected to the other input 112 of the adder 40. The 10-bit digital output signal 113 of the adder 40 is connected to one input of the selection circuit 60.
【００１４】次ぎに、４倍の利得を持つ差動増幅器10の
出力104 が入力する第２の A/D変換器20B は、本実施例
では８ビットの分解能を有し、基本的には第１の A/D変
換器20A と同一の構成でよい。この８ビットのディジタ
ル出力信号108 は、第２の付加回路31において、MSB の
上位に２ビットの「０，０」固定データビット109,110
を付加される。第２の付加回路31は、第１の付加回路30
と同様に単に２ビット分の配線を追加するだけでもよ
く、または10ビットのバッファ回路を設けてもよい。第
２の付加回路31の10ビットのディジタル出力信号114
は、選択回路60の他方の入力に接続されている。選択回
路60は、第２の A/D変換器20B のオーバーフロー信号11
5 の状態によって、ディジタル出力信号113 とディジタ
ル出力信号114 のいずれか一方をディジタル画素信号V
out116 として出力する。したがって、第２の A/D変換
器20B からオーバーフロー信号115 が出力されていない
場合には、選択回路60の出力116 は、第２の A/D変換器
20B の出力であるディジタル出力信号114 と同一の信号
となる。Next, the second A / D converter 20B, to which the output 104 of the differential amplifier 10 having a quadruple gain is input, has a resolution of 8 bits in this embodiment, and is basically the first The configuration may be the same as that of the A / D converter 20A. This 8-bit digital output signal 108 is a 2-bit "0,0" fixed data bit 109,110 in the upper MSB of the second addition circuit 31.
Is added. The second additional circuit 31 is the first additional circuit 30.
Similarly, wiring for 2 bits may be simply added, or a 10-bit buffer circuit may be provided. 10-bit digital output signal 114 of the second additional circuit 31
Is connected to the other input of the selection circuit 60. The selection circuit 60 uses the overflow signal 11 of the second A / D converter 20B.
Depending on the state of 5, either the digital output signal 113 or the digital output signal 114 is set to the digital pixel signal V
Output as out 116. Therefore, when the overflow signal 115 is not output from the second A / D converter 20B, the output 116 of the selection circuit 60 is the second A / D converter.
It becomes the same signal as the digital output signal 114 which is the output of 20B.
【００１５】上記構成による本回路1 の動作は、以下の
ようになる。アナログ画素入力信号Vin101は、第１の A
/D変換器20A に入力されると同時に、差動増幅器10の非
反転入力にも供給される。ここで、アナログ画素入力信
号Vin101のフルスケールは{+VREF-(-VREF)} に設定され
ているものとする。第１の A/D変換器20A は、アナログ
画素入力信号Vin101を８ビットのディジタル信号105 に
変換する。このディジタル信号105 は、第１の付加回路
30において下位に２ビットの「０，０」固定データビッ
ト106,107 を付加されて10ビットのディジタル信号111
となる。この10ビットのディジタル信号111 は、加算器
40によってオフセット調整用のデータ112 と加算され
る。加算結果のディジタル信号113 は、後述の低輝度部
分を表わすディジタル信号114 と共に、選択回路60に供
給される。ここで、オフセット50は、低輝度部分のディ
ジタル信号114 と高輝度部分のディジタル信号113 とが
選択回路60で切替え出力された場合、第１と第２の A/D
変換器20A,20B の間のオフセット誤差を補償し出力特性
の連続性を保つための微調整回路である。The operation of the circuit 1 having the above configuration is as follows. The analog pixel input signal V in 101 is the first A
At the same time as being input to the / D converter 20A, it is also supplied to the non-inverting input of the differential amplifier 10. Here, it is assumed that the full scale of the analog pixel input signal V in 101 is set to {+ V REF -(-V REF )}. The first A / D converter 20A converts the analog pixel input signal V in 101 into an 8-bit digital signal 105. This digital signal 105 is the first additional circuit
In 30, a 2-bit “0, 0” fixed data bit 106, 107 is added to the lower bit to obtain a 10-bit digital signal 111.
Becomes This 10-bit digital signal 111 is added by an adder.
By 40, the data 112 for offset adjustment is added. The digital signal 113 as the addition result is supplied to the selection circuit 60 together with the digital signal 114 representing the low-luminance portion described later. Here, the offset 50 is such that when the low-luminance digital signal 114 and the high-luminance digital signal 113 are switched by the selection circuit 60 and output,
This is a fine adjustment circuit for compensating the offset error between the converters 20A and 20B and maintaining the continuity of the output characteristics.
【００１６】他方、差動増幅器10に入力されたアナログ
画素入力信号Vin101は、基準電圧(-VREF)102と差分がと
られ、４倍に増幅される。このため、アナログ画素入力
信号Vin101のフルスケールの４分の１のレベルが、第二
の A/D変換器20で８ビットのディジタル信号に変換され
る。すなわち、第２の A/D変換器20B は、アナログ画素
入力信号Vin101の低輝度部分をディジタルに変換する。
このため、低輝度部分については、10ビットの分解能を
有する A/D変換器でディジタル信号に変換されたことに
相当する。しかしながら、第２の A/D変換器20B のディ
ジタル出力信号108 は、８ビットであるため、次段の第
２の付加回路31において上位に２ビットの「０，０」固
定データビット109,110 を付加して10ビットのディジタ
ル信号114 にしている。この低輝度部分を表わす10ビッ
トのディジタル信号114 は、選択回路60に供給される。On the other hand, the analog pixel input signal V in 101 input to the differential amplifier 10 has a difference from the reference voltage (-V REF ) 102 and is amplified four times. Therefore, the level of ¼ of the full scale of the analog pixel input signal V in 101 is converted into an 8-bit digital signal by the second A / D converter 20. That is, the second A / D converter 20B converts the low-luminance portion of the analog pixel input signal V in 101 into digital.
Therefore, the low-luminance part is equivalent to being converted into a digital signal by the A / D converter having a resolution of 10 bits. However, since the digital output signal 108 of the second A / D converter 20B is 8 bits, 2 bits of "0,0" fixed data bits 109,110 are added to the higher order in the second adding circuit 31 of the next stage. Then, a 10-bit digital signal 114 is obtained. The 10-bit digital signal 114 representing this low brightness portion is supplied to the selection circuit 60.
【００１７】今、アナログ画素入力信号Vin101が、フル
スケールの４分の１未満のとき、第２の A/D変換器20B
は、オーバーフローしない。このため、オーバーフロー
信号115 は、選択回路60に供給されない。これによっ
て、選択回路60は、低輝度部分を表わす10ビットのディ
ジタル信号114 を、ディジタル画素信号Vout116 として
出力する。次いで、アナログ画素入力信号Vin101が、フ
ルスケールの４分の１以上になったとき、第２の A/D変
換器20B は、オーバーフローし、オーバーフロー信号11
5 を選択回路60に供給する。そこで、選択回路60は、高
輝度部分を表わす10ビットのディジタル信号113 を、デ
ィジタル画素信号Vout116 として出力する。この結果、
図２に示されるように、低輝度部分（図２(1) の部分）
は、10ビット分解能で量子化されるが、高輝度部分（図
２(2) の部分）は、８ビット分解能で A/D変換され下位
に２ビットの「０，０」固定データビット106,107 が付
加される。そのため、高輝度部分の量子化ステップは、
低輝度部分の量子化ステップの４倍となる。図３は、図
２の A部において低輝度部分から高輝度部分に切り替わ
る状態を拡大して示した図である。このように、アナロ
グ画素入力信号Vin101が大入力の場合、本回路１の分解
能は低下する。しかし、本回路１をビデオ信号処理に適
用した場合、大入力部分（高輝度部分）は、ニー(Knee)
特性を持たせ、飽和に近い状態に圧縮（図５参照）させ
るため、分解能は低輝度部分ほど必要とはされない。し
たがって、本回路１は、実用上何ら問題はない。Now, when the analog pixel input signal V in 101 is less than a quarter of full scale, the second A / D converter 20B
Does not overflow. Therefore, the overflow signal 115 is not supplied to the selection circuit 60. As a result, the selection circuit 60 outputs the 10-bit digital signal 114 representing the low brightness portion as the digital pixel signal V out 116. Then, when the analog pixel input signal V in 101 becomes 1/4 or more of the full scale, the second A / D converter 20B overflows and the overflow signal 11
5 is supplied to the selection circuit 60. Therefore, the selection circuit 60 outputs the 10-bit digital signal 113 representing the high brightness portion as the digital pixel signal V out 116. As a result,
As shown in Fig. 2, the low brightness part (the part of Fig. 2 (1))
Is quantized with 10-bit resolution, but the high-intensity part (the part in Fig. 2 (2)) is A / D converted with 8-bit resolution, and the lower 2 bits "0,0" fixed data bits 106,107 are Is added. Therefore, the quantization step of high brightness part is
It is four times the quantization step of the low brightness part. FIG. 3 is an enlarged view showing a state in which the low brightness portion is switched to the high brightness portion in the A portion of FIG. As described above, when the analog pixel input signal V in 101 is a large input, the resolution of the circuit 1 decreases. However, when this circuit 1 is applied to video signal processing, the large input part (high brightness part) is
The resolution is not required as much as in the low-luminance portion in order to provide the characteristics and compress the state close to saturation (see FIG. 5). Therefore, the circuit 1 has no problem in practical use.
【００１８】図４は、本発明の第二の回路例を示す。図
１の第一の回路例は、差動増幅器10の利得が正確に４倍
でないと、選択回路60でディジタル信号114 とディジタ
ル信号113 を切り替えた場合、切替部分で図６および図
８に示されるように不連続となる場合がある。第二の回
路例は、この部分の改良を図ったものである。ここで、
図７は、図６の B部における切替わり部分を拡大して示
した図であり、図９は、図８の C部における切替わり部
分を拡大して示した図である。FIG. 4 shows a second circuit example of the present invention. In the first circuit example of FIG. 1, when the gain of the differential amplifier 10 is not exactly four times, when the selection circuit 60 switches between the digital signal 114 and the digital signal 113, the switching portion is shown in FIGS. 6 and 8. It may be discontinuous as described above. The second circuit example is intended to improve this part. here,
FIG. 7 is an enlarged view of the switching part in the B part of FIG. 6, and FIG. 9 is an enlarged view of the switching part in the C part of FIG.
【００１９】図４を参照すると、アナログ画素入力信号
Vin201は、アナログ・ディジタル変換回路２内で２系統
に分離され、一方は、第１の A/D変換器21A のアナログ
信号入力に接続される。他方は、アナログスイッチ11の
一方の入力に接続される。アナログスイッチ11の他方の
入力には、第１の A/D変換器21A の高基準電圧(+VREF)
と低基準電圧(-VREF) の差（すなわち入力ダイナミック
レンジ）の４分の１の電圧203 が接続される。アナログ
スイッチ11には、切替信号として外部より入力されるサ
ンプリングパルスSHP205が接続される。サンプリングパ
ルスSHP205によって切り替えられたアナログスイッチ11
の出力204 は、差動増幅器10の非反転入力(+) に接続さ
れている。差動増幅器10の反転入力(-) には、第１の A
/D変換器21A および第２の A/D変換器21B に供給される
低基準電圧(-VREF) が接続されている。サンプリングパ
ルスSHP205は、さらに、サンプルホールド回路12のサン
プリングパルス入力に接続されている。サンプルホール
ド回路12は、その入力に差動増幅器10の出力信号206 が
接続され、その出力207 は、第２の A/D変換器21Bの高
基準電圧(+VREF) 入力に接続されている。差動増幅器10
の出力信号206 は、第２の A/D変換器21B のアナログ信
号入力にも接続されている。第１の A/D変換器21A の出
力信号210 以降の構成および第２の A/D変換器21B の出
力信号213 以降の構成は、図１に示されるアナログ・デ
ィジタル変換回路１の構成と同じであるので、説明は省
略する。Referring to FIG. 4, the analog pixel input signal
The V in 201 is separated into two systems in the analog / digital conversion circuit 2, and one of them is connected to the analog signal input of the first A / D converter 21A. The other is connected to one input of the analog switch 11. The other input of the analog switch 11 has a high reference voltage (+ V REF ) of the first A / D converter 21A.
A voltage 203 which is a quarter of the difference between the low reference voltage (-V REF ) and the low reference voltage (ie input dynamic range) is connected. The analog switch 11 is connected with a sampling pulse SH P 205 input from the outside as a switching signal. Analog switch 11 switched by sampling pulse SH P 205
The output 204 of the is connected to the non-inverting input (+) of the differential amplifier 10. The inverting input (-) of the differential amplifier 10 has the first A
The low reference voltage (-V REF ) supplied to the / D converter 21A and the second A / D converter 21B is connected. The sampling pulse SH P 205 is further connected to the sampling pulse input of the sample hold circuit 12. The sample-hold circuit 12 is connected to the output signal 206 of the differential amplifier 10 at its input, and its output 207 is connected to the high reference voltage (+ V REF ) input of the second A / D converter 21B. . Differential amplifier 10
The output signal 206 of is also connected to the analog signal input of the second A / D converter 21B. The configuration after the output signal 210 of the first A / D converter 21A and the configuration after the output signal 213 of the second A / D converter 21B are the same as the configuration of the analog-digital conversion circuit 1 shown in FIG. Therefore, the description is omitted.
【００２０】上記構成による本回路２の動作において図
１に示されるアナログ・ディジタル変換回路１と異なる
動作は、以下の通りである。先ず、サンプリングパルス
SHP205は、ビデオ信号のたとえば水平ブランキング期間
内のある一定時間“１”となるパルスである。このため
サンプリング周期は、低速でよい。このサンプリングパ
ルスSHP205が“１”のとき、アナログスイッチ11は、入
力ダイナミックレンジの４分の１の電圧203 側に切り替
わり、出力(204) する。この出力204 は、差動増幅器10
で４倍に増幅され、サンプルホールド回路12に入力され
る。また、サンプリングパルスSHP205が“１”のとき、
サンプルホールド回路12は、入力ダイナミックレンジの
４分の１の電圧203 が差動増幅器10で４倍に増幅された
信号206を取り込んでサンプリングする。サンプルホー
ルド回路12は、サンプリングパルスSHP205が“０”にな
ったとき、信号206 の値を保持し、その出力207 を第２
のA/D変換器21B の高基準電圧(+VREF) 入力に供給す
る。これらの動作によって、第２の A/D変換器21B の入
力ダイナミックレンジは、第１の A/D変換器21A の入力
ダイナミックレンジの４分の１と正確に一致する。これ
は、差動増幅器10の利得が正確に４倍でなくても、第２
の A/D変換器21B の高基準電圧(+VREF) もアナログ画素
入力信号Vin201（正確にはアナログスイッチ11の出力20
4 ）と同じ差動増幅器10で増幅されるためである。その
ため、第１の A/D変換器21A の入力ダイナミックレンジ
の４分の１は、常に第２の A/D変換器21B の入力ダイナ
ミックレンジと等しくなっている。The operation of the circuit 2 having the above-mentioned structure, which is different from that of the analog-digital conversion circuit 1 shown in FIG. 1, is as follows. First, sampling pulse
SH P 205 is a pulse which becomes “1” for a certain time within a horizontal blanking period of the video signal, for example. Therefore, the sampling cycle may be slow. When the sampling pulse SH P 205 is "1", the analog switch 11 is switched to the voltage 203 side which is a quarter of the input dynamic range and outputs (204). This output 204 is the output of the differential amplifier 10
Is amplified four times and input to the sample hold circuit 12. When the sampling pulse SH P 205 is “1”,
The sample-and-hold circuit 12 takes in and samples a signal 206 in which a voltage 203 having a quarter of the input dynamic range is amplified four times by the differential amplifier 10. The sample hold circuit 12 holds the value of the signal 206 when the sampling pulse SH P 205 becomes “0”, and outputs its output 207 to the second value.
Supply to high reference voltage (+ V REF ) input of A / D converter 21B. By these operations, the input dynamic range of the second A / D converter 21B exactly matches one-fourth of the input dynamic range of the first A / D converter 21A. This is because even if the gain of the differential amplifier 10 is not exactly 4 times,
The high reference voltage (+ V REF ) of the A / D converter 21B of the analog pixel input signal V in 201 (to be exact, the output 20 of the analog switch 11
This is because it is amplified by the same differential amplifier 10 as in 4). Therefore, a quarter of the input dynamic range of the first A / D converter 21A is always equal to the input dynamic range of the second A / D converter 21B.
【００２１】したがって、第１の A/D変換器21A の入力
ダイナミックレンジの４分の１のアナログ画素入力信号
Vin201が入力されたとき、第２の A/D変換器21B はオー
バーフローを生じる。このオーバーフロー信号220 によ
って選択回路60は、低輝度側のディジタル信号219 から
高輝度側のディジタル信号218 に切り替わり、ディジタ
ル画素信号221 として出力する。詳しくは、第２の A/D
変換器21B がオーバーフローを生じる直前においては、
第２の A/D変換器21B の８ビット出力［11111111］の上
位２ビットに［00］が付加された［0011111111］信号21
9 が、ディジタル画素信号221 として出力される。次い
で、第２の A/D変換器21B がオーバーフローを生じた直
後においては、第１の A/D変換器21A の８ビット出力
［01000000］の下位２ビットに［00］が付加された［01
00000000］信号218 が、ディジタル画素信号221 として
出力される。このように、本回路２は、切替時の連続性
が保たれるので、図６ないし図９に示されるような、切
替時の不連続という問題は解決する。その他の回路動作
は、図１に示すアナログ・ディジタル変換回路１の動作
と同じであるので説明は省略する。Therefore, the analog pixel input signal of 1/4 of the input dynamic range of the first A / D converter 21A
When V in 201 is input, the second A / D converter 21B overflows. The overflow signal 220 causes the selection circuit 60 to switch from the low-brightness side digital signal 219 to the high-brightness side digital signal 218 and output it as a digital pixel signal 221. For details, see the second A / D
Immediately before the converter 21B overflows,
[0011111111] signal 21 in which [00] is added to the upper 2 bits of the 8-bit output [11111111] of the second A / D converter 21B.
9 is output as the digital pixel signal 221. Then, immediately after the second A / D converter 21B overflows, [00] is added to the lower 2 bits of the 8-bit output [01000000] of the first A / D converter 21A [01].
00000000] signal 218 is output as digital pixel signal 221. In this way, the circuit 2 maintains the continuity at the time of switching, so that the problem of discontinuity at the time of switching as shown in FIGS. 6 to 9 is solved. The other circuit operations are the same as those of the analog-digital conversion circuit 1 shown in FIG.
【００２２】上記実施例によれば、従来の直並列型アナ
ログ・ディジタル変換回路に比べ、入力における高速サ
ンプリング・ホールド回路およびディジタル・アナログ
変換器を必要としないので、回路規模および消費電力を
小さくできる。また、従来の直並列型アナログ・ディジ
タル変換回路は、２段階の A/D変換の処理が必要なた
め、高速化が困難であったが、上記実施例によれば１段
階の A/D変換の処理で出力が得られるので、高速化に有
利である。According to the above embodiment, the high-speed sampling and holding circuit and the digital-analog converter at the input are not required as compared with the conventional serial-parallel type analog-digital conversion circuit, so that the circuit scale and power consumption can be reduced. . Further, the conventional serial-parallel type analog-digital conversion circuit requires a two-step A / D conversion process, which makes it difficult to increase the speed. However, according to the above embodiment, one-step A / D conversion is performed. Since the output can be obtained by the process of, it is advantageous for speeding up.
【００２３】[0023]
【発明の効果】このように本発明によれば、アナログ・
ディジタル変換回路は、アナログ信号の高輝度部分を変
換する第１のアナログ・ディジタル変換系統と低輝度部
分を高分解能に変換する第２のアナログ・ディジタル変
換系統を有し、一定の条件の下で選択手段を切り替えて
ディジタル信号を出力する。このため、回路構成が簡単
になり、使用素子数を削減できるので、回路規模および
消費電力を小さくできるという効果がある。また、高速
化が有利に行えるので、カラービデオ信号の処理回路に
も使用できるという効果がある。さらに、低分解能の A
/D変換器を使用して、高分解能のアナログ・ディジタル
変換回路を安価に製作できるという効果がある。As described above, according to the present invention, analog
The digital conversion circuit has a first analog-digital conversion system for converting a high-luminance portion of an analog signal and a second analog-digital conversion system for converting a low-luminance portion to high resolution, and under a certain condition. The selection means is switched to output a digital signal. For this reason, the circuit configuration is simplified and the number of used elements can be reduced, so that the circuit scale and power consumption can be reduced. Further, since the speedup can be advantageously performed, there is an effect that it can be used also in a color video signal processing circuit. In addition, the low resolution A
There is an effect that a high resolution analog-digital conversion circuit can be manufactured at low cost by using the / D converter.
【図１】本発明の実施例の第一のアナログ・ディジタル
変換回路例の概略構成を示すブロック図である。FIG. 1 is a block diagram showing a schematic configuration of a first analog-digital conversion circuit example of an embodiment of the present invention.
【図２】同実施例における入出力特性の例を示す図であ
る。FIG. 2 is a diagram showing an example of input / output characteristics in the embodiment.
【図３】図２に示す入出力特性の切替え部分を拡大して
示す図である。FIG. 3 is an enlarged view showing an input / output characteristic switching portion shown in FIG.
【図４】本発明における第二のアナログ・ディジタル変
換回路例の概略構成を示すブロック図である。FIG. 4 is a block diagram showing a schematic configuration of a second analog-digital conversion circuit example in the present invention.
【図５】同実施例における入出力特性の高輝度部分のニ
ー特性の例を表す図である。FIG. 5 is a diagram showing an example of a knee characteristic of a high-luminance portion of the input / output characteristic in the embodiment.
【図６】同実施例において切替えによる不連続を想定し
た場合の入出力特性の例を示す図である。FIG. 6 is a diagram showing an example of input / output characteristics when discontinuity due to switching is assumed in the embodiment.
【図７】図６に示す入出力特性の切替えによる不連続部
分を拡大して示す図である。7 is an enlarged view showing a discontinuous portion due to the switching of the input / output characteristics shown in FIG.
【図８】同実施例において切替えによる不連続を想定し
た場合の入出力特性の他の例を示す図である。FIG. 8 is a diagram showing another example of input / output characteristics when discontinuity due to switching is assumed in the embodiment.
【図９】図８に示す入出力特性の切替えによる不連続部
分を拡大して示す図である。9 is an enlarged view showing a discontinuous portion due to the switching of the input / output characteristics shown in FIG.
【符号の説明】 1,2 アナログ・ディジタル変換回路 10 差動増幅器 11 アナログスイッチ回路 12 サンプルホールド回路 20A,20B,21A,21B A/D 変換器 30,31 付加回路 40 加算器 50 オフセット回路 60 選択回路[Description of symbols] 1,2 Analog-digital conversion circuit 10 Differential amplifier 11 Analog switch circuit 12 Sample hold circuit 20A, 20B, 21A, 21B A / D converter 30, 31 Additional circuit 40 Adder 50 Offset circuit 60 Selection circuit
【手続補正書】[Procedure amendment]
【提出日】平成５年１０月４日[Submission date] October 4, 1993
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】図１０[Name of item to be corrected] Fig. 10
【補正方法】追加[Correction method] Added
【補正内容】[Correction content]
【図１０】従来技術のアナログ・ディジタル変換回路の
構成例を示す機能ブロック図である。FIG. 10 is a functional block diagram showing a configuration example of a conventional analog-digital conversion circuit.
【手続補正２】[Procedure Amendment 2]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】図１０[Name of item to be corrected] Fig. 10
【補正方法】追加[Correction method] Added
【補正内容】[Correction content]
【図１０】 [Figure 10]
Claims (4)
対応する第１のディジタル信号に変換するアナログ・デ
ィジタル変換回路において、該回路は、 第１のアナログ信号を対応する第２のディジタル信号に
変換する第１のアナログ・ディジタル変換手段と、 第２のディジタル信号を、第１のディジタル信号と第２
のディジタル信号の各ビット数の差のビット数分 「0」を
下位ビットに付加して第３のディジタル信号を生成する
第１の付加手段と、 第１のアナログ信号と第１の基準電位との差分を前記差
のビット数に対応する増幅率で増幅した第２のアナログ
信号を生成する差動増幅手段と、 第２のアナログ信号を対応する第４のディジタル信号に
変換する第２のアナログ・ディジタル変換手段と、 第４のディジタル信号に前記差のビット数分 「0」を上位
ビットに付加して第５のディジタル信号を生成する第２
の付加手段と、 第３のディジタル信号と第５のディジタル信号とのいず
れか一方を、前記第２のアナログ・ディジタル変換手段
のオーバーフローの状態によって選択し、第１のディジ
タル信号として出力する選択手段とを備えたことを特徴
とするアナログ・ディジタル変換回路。1. An analog-to-digital conversion circuit for converting sequentially input first analog signals into corresponding first digital signals, wherein the circuit comprises first analog signals corresponding to second digital signals. A first analog-digital converting means for converting the second digital signal into a first digital signal and a second digital signal.
First adding means for generating a third digital signal by adding "0" to the lower bits by the number of bits of the difference between the respective numbers of bits of the digital signal, the first analog signal and the first reference potential. Differential amplification means for generating a second analog signal by amplifying the difference between the two analog signals with an amplification factor corresponding to the number of bits of the difference, and a second analog for converting the second analog signal into a corresponding fourth digital signal. A second digital signal converting means for generating a fifth digital signal by adding "0" to the fourth digital signal for the number of bits of the difference
Selecting means, and one of the third digital signal and the fifth digital signal is selected according to the overflow state of the second analog-digital converting means, and is output as the first digital signal. An analog-to-digital conversion circuit comprising:
切替の際の第１のディジタル信号の連続性を保つために
第１のアナログ・ディジタル変換手段のオフセット誤差
を補正するためのオフセット補正手段を備えたことを特
徴とするアナログ・ディジタル変換回路。2. The offset means for correcting the offset error of the first analog-digital conversion means in order to maintain the continuity of the first digital signal at the time of selection switching. An analog-digital conversion circuit characterized by comprising a correction means.
利得調整機能を有することを特徴とするアナログ・ディ
ジタル変換回路。3. The differential amplification means according to claim 1,
An analog-digital conversion circuit having a gain adjusting function.
アナログ信号は画像信号であり、該画像信号のブランキ
ング期間内に前記第１のアナログ・ディジタル変換手段
の第２の基準電圧の前記差のビット数に対応する数の逆
数倍した電圧レベルを前記差動増幅手段において増幅し
該増幅レベルをサンプル・ホールドして、該ホールド電
圧を前記ブランキング期間外における前記第２のアナロ
グ・ディジタル変換手段の第３の基準電圧とすることを
特徴とするアナログ・ディジタル変換回路。4. The circuit according to claim 1, wherein the first analog signal is an image signal, and the second reference voltage of the first analog-digital conversion means is included within a blanking period of the image signal. A voltage level that is a reciprocal of the number corresponding to the number of bits of the difference is amplified by the differential amplifying means, the amplification level is sampled and held, and the hold voltage is the second analog outside the blanking period. An analog-digital conversion circuit characterized by using the third reference voltage of the digital conversion means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24479892A JPH0697827A (en) | 1992-09-14 | 1992-09-14 | A/d conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24479892A JPH0697827A (en) | 1992-09-14 | 1992-09-14 | A/d conversion circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697827A true JPH0697827A (en) | 1994-04-08 |
Family
ID=17124098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24479892A Withdrawn JPH0697827A (en) | 1992-09-14 | 1992-09-14 | A/d conversion circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697827A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020065694A1 (en) * | 2018-09-25 | 2020-04-02 | サンケン電気株式会社 | Analog-digital converter |
-
1992
- 1992-09-14 JP JP24479892A patent/JPH0697827A/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020065694A1 (en) * | 2018-09-25 | 2020-04-02 | サンケン電気株式会社 | Analog-digital converter |
| JPWO2020065694A1 (en) * | 2018-09-25 | 2021-08-30 | サンケン電気株式会社 | Analog-to-digital converter |
| US11398828B2 (en) | 2018-09-25 | 2022-07-26 | Sanken Electric Co., Ltd. | Analog-to-digital converter |
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