JPH0697455A - Nonvolatile semiconductor storage device - Google Patents
Nonvolatile semiconductor storage deviceInfo
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- JPH0697455A JPH0697455A JP24471992A JP24471992A JPH0697455A JP H0697455 A JPH0697455 A JP H0697455A JP 24471992 A JP24471992 A JP 24471992A JP 24471992 A JP24471992 A JP 24471992A JP H0697455 A JPH0697455 A JP H0697455A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、電荷蓄積層と制御ゲー
トが積層形成された構造を有する電気的書替え可能なメ
モリセルを用いたＮＡＮＤセル型の不揮発性半導体記憶
装置（ＥＥＰＲＯＭ）に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a NAND cell type non-volatile semiconductor memory device (EEPROM) using an electrically rewritable memory cell having a structure in which a charge storage layer and a control gate are laminated.
【０００２】[0002]
【従来の技術】従来より、ＥＥＰＲＯＭの中で高集積化
可能なものとして、メモリセルを複数個直列接続したＮ
ＡＮＤセル型のＥＥＰＲＯＭが知られている。この装置
では、一つのメモリセルは、半導体基板上に絶縁膜を介
して浮遊ゲートと制御ゲートが積層されたＦＥＴＭＯＳ
構造を有し、複数個のメモリセルが隣接するもの同士で
ソース，ドレインを共用する形で直列接続されてＮＡＮ
Ｄセルを構成している。そして、このようなＮＡＮＤセ
ルがマトリクス配列されてメモリセルアレイが構成され
る。2. Description of the Related Art Conventionally, an N-type memory cell having a plurality of memory cells connected in series has been proposed as a highly-integrated EEPROM.
An AND cell type EEPROM is known. In this device, one memory cell is a FETMOS in which a floating gate and a control gate are stacked on a semiconductor substrate with an insulating film interposed therebetween.
A NAN having a structure in which a plurality of memory cells are adjacent to each other and are connected in series so as to share a source and a drain.
It constitutes a D cell. Then, such NAND cells are arranged in a matrix to form a memory cell array.
【０００３】セルアレイの列方向に並ぶＮＡＮＤセルの
一端側のドレインは、それぞれ選択ゲートを有するセレ
クトトランジスタを介してビット線に共通接続され、他
端側のソースはやはり選択ゲートを有するセレクトトラ
ンジスタを介して共通ソース線に接続されている。メモ
リセルの制御ゲート及び選択ゲートは、メモリセルアレ
イの行方向にそれぞれ制御ゲート線（ワード線）、選択
ゲート線として共通接続される。The drains on one end side of the NAND cells arranged in the column direction of the cell array are commonly connected to bit lines via select transistors each having a selection gate, and the sources on the other end side are also connected to a select transistor having a selection gate. Connected to a common source line. The control gates and select gates of the memory cells are commonly connected as control gate lines (word lines) and select gate lines in the row direction of the memory cell array.
【０００４】このＮＡＮＤセル型ＥＥＰＲＯＭの従来の
動作は次の通りである。データの書込みは、ビット線か
ら遠い方のメモリセルから順に行われる。ｎチャネルの
場合を例に説明すれば、書込みすべきメモリセル（書込
みセル）の制御ゲートには高電位Ｖpp（例えば２０Ｖ）
が印加され、これよりビット線側にある書込みすべきで
ない（非書込みセル）の制御ゲート及び選択ゲートには
中間電位ＶMG（例えば１０Ｖ）が印加される。ビット線
には、データに応じて０Ｖ（例えば“１”）、又は中間
電位ＶMbit（例えば“０”）が印加される。The conventional operation of this NAND cell type EEPROM is as follows. Data is written in order from the memory cell farther from the bit line. Taking the case of the n-channel as an example, the control gate of the memory cell (write cell) to be written has a high potential Vpp (for example, 20 V).
Is applied, and an intermediate potential V MG (for example, 10 V) is applied to the control gate and the select gate of the non-writing (non-writing cell) on the bit line side. 0 V (for example, “1”) or an intermediate potential V Mbit (for example, “0”) is applied to the bit line depending on the data.
【０００５】このとき、ビット線の電位は、セレクトト
ランジスタ及び非書込みセルを通して書込みセルのドレ
インまで伝達される。なお、書込みを行わないビット線
には中間電位ＶMbitが印加される。書込むべきデータが
あるとき（“１”データのとき）は、書込みセルのゲー
ト・ドレイン間に高電界がかかり、基板から浮遊ゲート
に電子がトンネル注入される。これによって、書込みセ
ルのしきい値は正方向に移動する。書込むべきデータが
ないとき（“０”データのとき）は、しきい値変化はな
い。At this time, the potential of the bit line is transmitted to the drain of the write cell through the select transistor and the non-write cell. The intermediate potential V Mbit is applied to the bit line which is not written. When there is data to be written (“1” data), a high electric field is applied between the gate and drain of the write cell, and electrons are tunnel-injected from the substrate to the floating gate. This causes the threshold of the write cell to move in the positive direction. When there is no data to write (“0” data), there is no threshold change.
【０００６】データ消去は、ｐ型基板（ウェル構造の場
合はｎ型基板及びこれに形成されたｐ型ウェル）に高電
位が印加され、全て或いは一部のメモリセルの制御ゲー
ト及び選択ゲートが０Ｖとされる。これにより、全て或
いは一部のメモリセルにおいて浮遊ゲートの電子が基板
に放出され、しきい値が負方向に移動する。In data erasing, a high potential is applied to a p-type substrate (in the case of a well structure, an n-type substrate and a p-type well formed therein), the control gates and select gates of all or some of the memory cells are It is set to 0V. As a result, in all or some of the memory cells, electrons in the floating gate are emitted to the substrate, and the threshold value moves in the negative direction.
【０００７】データ読出しは、セレクタトランジスタ及
び読出しすべきメモリセル（読出しセル）よりビット線
側の読出しすべきでないメモリセル（非読出しセル）が
オンとされ、読出しセルのゲートに０Ｖが与えられる。
このとき、ビット線に流れる電流を読むことにより、
“０”，“１”の判別がなされる。In data reading, a memory cell which is not to be read (non-read cell) on the bit line side of the selector transistor and the memory cell to be read (read cell) is turned on, and 0V is applied to the gate of the read cell.
At this time, by reading the current flowing through the bit line,
The discrimination between "0" and "1" is made.
【０００８】このように従来のＮＡＮＤセル型ＥＥＰＲ
ＯＭでは、データ書込みモードにおいて、書込みを行わ
ないビット線には中間電位ＶMbitを印加する。このビッ
ト線中間電位ＶMbit及び選択ゲートに印加するＶMGは、
誤書込みを防止するため、一般に電源電圧（Ｖcc) より
も高い電圧（通常１０〜１２Ｖ）を印加しなければなら
ない。このため、次のような問題を招いた。As described above, the conventional NAND cell type EEPR is used.
In the OM, in the data write mode, the intermediate potential V Mbit is applied to the bit line which is not written. The bit line intermediate potential V Mbit and V MG applied to the selection gate are
In order to prevent erroneous writing, it is generally necessary to apply a voltage higher than the power supply voltage (Vcc) (usually 10 to 12 V). For this reason, the following problems were caused.
【０００９】即ち、ＶMbit，ＶMGは電源電圧よりも高い
ため、メモリチップ内部で昇圧した電位（通常１０Ｖ〜
１２Ｖ）を用いなければならず、ビット線及び選択ゲー
トを所定の電位にする時間が長くかかり、書き込みに要
する時間が長くなる。また、昇圧回路の面積のため、チ
ップ面積が大きくなり、昇圧回路が動作することで消費
電力も大きくなるという問題がある。さらに、ＶMbit，
ＶMGが高いために、例えばビット線間の耐圧を十分確保
するのに十分な距離を必要とするため、ビット線間の距
離が縮められず高集積化の妨げになる。同じように、ロ
ウデコーダやカラムデコーダ部分でも高い電圧を転送す
るため、十分な素子分離能力，耐圧が必要となり、高集
積化の妨げとなっている。That is, since V Mbit and V MG are higher than the power supply voltage, the boosted potential inside the memory chip (usually 10 V to
12 V) must be used, and it takes a long time to set the bit line and the select gate to a predetermined potential, and the time required for writing becomes long. Further, there is a problem that the chip area is increased due to the area of the booster circuit, and the power consumption is increased due to the operation of the booster circuit. In addition, V Mbit ,
Since V MG is high, for example, a sufficient distance is required to sufficiently secure the withstand voltage between the bit lines, so that the distance between the bit lines cannot be reduced, which hinders high integration. Similarly, since a high voltage is transferred also to the row decoder and the column decoder portion, sufficient element isolation capability and withstand voltage are required, which hinders high integration.
【００１０】[0010]
【発明が解決しようとする課題】以上のように、従来の
ＮＡＮＤ型ＥＥＰＲＯＭにおいては、書込み時に誤書込
み防止するためのビット線に印加するＶMbit及び選択ゲ
ート電圧ＶMGを比較的高い値にしなければならず、これ
が書込み速度の遅れ，チップ面積の増大，消費電力の増
大等を招く要因となっていた。As described above, in the conventional NAND type EEPROM, V Mbit and select gate voltage V MG applied to the bit line for preventing erroneous writing at the time of writing must be set to relatively high values. This is a factor that causes a delay in writing speed, an increase in chip area, an increase in power consumption, and the like.
【００１１】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、書込み時の誤書込みを
招くことなくビット線に印加するＶMbit及び選択ゲート
電圧ＶMGを低くすることができ、高性能化、高集積化を
可能としたＮＡＮＤセル型のＥＥＰＲＯＭを提供するこ
とにある。The present invention has been made in view of the above circumstances, and an object thereof is to lower V Mbit and select gate voltage V MG applied to a bit line without causing erroneous writing at the time of writing. It is an object of the present invention to provide a NAND cell type EEPROM capable of achieving high performance and high integration.
【００１２】[0012]
【課題を解決するための手段】本発明の骨子は、書込み
時に、非書込みセルのソース・ドレイン拡散層がビット
線電位と切り離されるようにＶMbit及びＶMGを設定する
ことにある。The essence of the present invention is to set V Mbit and V MG so that the source / drain diffusion layer of a non-written cell is disconnected from the bit line potential during writing.
【００１３】即ち本発明は、半導体基板上に絶縁膜を介
して電荷蓄積層と制御ゲートが積層形成された電気的書
替え可能な複数個のメモリセルを、隣接するもの同士で
ソース，ドレイン拡散層を共用する形で直列接続し、か
つこの直列接続部のドレイン側，ソース側に選択ゲート
を有するセレクトトランジスタをそれぞれ設けてＮＡＮ
Ｄセルを構成し、このＮＡＮＤセルをマトリックス配置
してなるセルアレイを備えた不揮発性半導体記憶装置に
おいて、データ書込み時に、書込みすべきメモリセル
（書込みセル）と同一の制御ゲートにつながった書込み
すべきでないメモリセル（非書込みセル）のソース，ド
レイン拡散層がビット線電位と電気的に接続されないよ
うに、ビット線電圧ＶMbit，選択ゲート電圧ＶMG及びセ
レクトトランジスタのしきい値Ｖthの関係をＶMbit＞Ｖ
MG−Ｖthに設定してなることを特徴とする。That is, according to the present invention, a plurality of electrically rewritable memory cells in which a charge storage layer and a control gate are stacked and formed on a semiconductor substrate with an insulating film interposed therebetween are adjacent to each other to form a source / drain diffusion layer. Are connected in series in a shared manner, and select transistors having select gates are provided on the drain side and the source side of this series connection portion, respectively.
In a non-volatile semiconductor memory device including a cell array in which D cells are formed and the NAND cells are arranged in a matrix, a memory cell to be written at the time of writing data
The bit line voltage V Mbit and the selection gate are set so that the source and drain diffusion layers of the memory cell (non-writing cell) which should not be written and are connected to the same control gate as the (writing cell) are not electrically connected to the bit line potential. The relationship between the voltage V MG and the threshold value V th of the select transistor is V Mbit > V
It is characterized by being set to MG- V th .
【００１４】さらに本発明は上記構成に加えて、データ
の書込み時間を、ソース，ドレイン拡散層がビット線電
位と電気的に接続される書込みセルではしきい値の変化
が生じ、ソース，ドレイン拡散層がビット線電位と電気
的に接続されない非書き込みセルではしきい値の変化が
生じない時間に設定してなることを特徴とする。Further, in addition to the above-described structure, the present invention further reduces the data write time in the write cell in which the source / drain diffusion layer is electrically connected to the bit line potential to cause a threshold change. In a non-writing cell whose layer is not electrically connected to the bit line potential, the time is set such that the threshold value does not change.
【００１５】また、本発明の望ましい実施態様として
は、ビット線電圧及び選択ゲート電圧の少なくとも一方
を電源電圧にすること、データの消去時に１本の制御ゲ
ート単位でブロック消去を行うことがあげられる。In a preferred embodiment of the present invention, at least one of a bit line voltage and a select gate voltage is set to a power supply voltage, and block erase is performed in a unit of one control gate when erasing data. .
【００１６】[0016]
【作用】本発明によれば、データ書込み時において非選
択ビット線に接続された非書込みセルの拡散層がフロー
ティングの状態となるため、書込み時に非選択ビット線
に印加するＶMbit及び選択ゲートに印加するＶMGが低い
電圧（Ｖcc以下）でも、誤書込みは生じない。従って、
ＶMbit，ＶMGを生成するための昇圧回路が不要となり、
書込み速度の高速化，低消費電力化，チップの縮少化，
メモリセル面積，デコーダ部面積の縮少化が可能にな
る。According to the present invention, since the diffusion layer of the non-written cell connected to the non-selected bit line is in a floating state at the time of data writing, the V Mbit applied to the non-selected bit line at the time of writing and the select gate are Even if the applied V MG is a low voltage (Vcc or less), erroneous writing does not occur. Therefore,
A booster circuit for generating V Mbit and V MG becomes unnecessary,
Faster writing speed, lower power consumption, smaller chips,
The memory cell area and the decoder area can be reduced.
【００１７】[0017]
【実施例】以下、本発明の実施例を図面を参照して説明
する。Embodiments of the present invention will be described below with reference to the drawings.
【００１８】図１は、本発明の一実施例に係わるＮＡＮ
Ｄセル型ＥＥＰＲＯＭのＮＡＮＤセルを示すレイアウト
であり、図２（ａ）（ｂ）はそれぞれ図１のＡ−Ａ′及
びＢ−Ｂ′断面図であり、図３はＮＡＮＤセルアレイの
等価回路である。FIG. 1 shows a NAN according to an embodiment of the present invention.
2 is a layout showing a NAND cell of a D-cell type EEPROM, FIGS. 2A and 2B are cross-sectional views taken along the lines AA ′ and BB ′ of FIG. 1, and FIG. 3 is an equivalent circuit of the NAND cell array. .
【００１９】この実施例では、４個のメモリセルＭ1 〜
Ｍ4 と２個のセレクトトランジスタＳ1,Ｓ2 を、それら
のソース，ドレイン拡散層を隣接するもの同士で共用す
る形で直列接続してＮＡＮＤセルが構成されている。こ
のようなＮＡＮＤセルがマトリクス配列されてセルアレ
イが構成されている。In this embodiment, four memory cells M1 ...
A NAND cell is formed by connecting M4 and two select transistors S1 and S2 in series so that their source and drain diffusion layers are shared by adjacent ones. Such NAND cells are arranged in a matrix to form a cell array.
【００２０】直列接続されたメモリセルの一端側のドレ
インは選択ゲートＳＧ1 を有するセレクトトランジスタ
Ｓ1 を介してビット線ＢＬ1 に接続され、他端側のソー
スは選択ゲートＳＧ2 を有するセレクトトランジスタＳ
2 を介して接地線に接続されている。各メモリセルの制
御ゲートＣＧ1 〜ＣＧ4 は、ビット線と交差して連続的
に配設されてワード線となる。この実施例では４個のメ
モリセルでＮＡＮＤセルを構成しているが、一般に２n
個のメモリセルで一つのＮＡＮＤセルを構成することが
できる。The drains on one end side of the memory cells connected in series are connected to the bit line BL1 via the select transistor S1 having the select gate SG1, and the source on the other end side is the select transistor S having the select gate SG2.
Connected to the ground wire via 2. The control gates CG1 to CG4 of each memory cell are continuously arranged so as to cross the bit line to form a word line. In this embodiment, four memory cells form a NAND cell, but generally 2 n
One NAND cell can be composed of the individual memory cells.
【００２１】具体的なメモリセル構造を、図２により説
明する。この実施例ではｎ型シリコン基板１を用いて、
この基板１にｐ型ウェル２が形成され、このｐ型ウェル
２にセルアレイが構成されている。後に説明するように
周辺回路は、セルアレイ領域とは別に形成されたｐ型ウ
ェルに形成される。A specific memory cell structure will be described with reference to FIG. In this embodiment, the n-type silicon substrate 1 is used,
A p-type well 2 is formed on the substrate 1, and a cell array is formed on the p-type well 2. As will be described later, the peripheral circuit is formed in a p-type well formed separately from the cell array region.
【００２２】ＮＡＮＤセルとして、ｐ型ウェル２にはＬ
ＯＣＯＳ法によって素子分離酸化膜１０が形成され、こ
の素子分離酸化膜１０で囲まれた素子領域に第１ゲート
酸化膜３を介して浮遊ゲート４（４1 〜４4 ）が形成さ
れ、この上に第２ゲート酸化膜５を介して制御ゲート６
（６1 〜６4 ）が形成されている。第１ゲート酸化膜３
は、５〜２０ｎｍの熱酸化膜であり、第２ゲート酸化膜
５は１０〜４０ｎｍの熱酸化膜或いはシリコン窒化膜、
又はシリコン酸化膜とシリコン窒化膜の積層膜である。
また、浮遊ゲート４は５０〜４００ｎｍの第１層多結晶
シリコンにより形成され、制御ゲート６は１００〜４０
０ｎｍの第２層多結晶シリコンにより形成される。各メ
モリセルのソース，ドレインとなるｎ型拡散層９は隣接
するもの同士で共用する形で４個のメモリセルが直列接
続される。ゲート及び拡散層が形成された基板上は、Ｃ
ＶＤ絶縁膜７で覆われ、この上にビット線８が配設され
る。As a NAND cell, the p-type well 2 has an L
The element isolation oxide film 10 is formed by the OCOS method, and the floating gates 4 (4 1 to 4 4 ) are formed in the element region surrounded by the element isolation oxide film 10 via the first gate oxide film 3. The control gate 6 through the second gate oxide film 5.
(6 1 to 6 4 ) are formed. First gate oxide film 3
Is a thermal oxide film of 5 to 20 nm, the second gate oxide film 5 is a thermal oxide film of 10 to 40 nm or a silicon nitride film,
Alternatively, it is a laminated film of a silicon oxide film and a silicon nitride film.
The floating gate 4 is made of first-layer polycrystalline silicon having a thickness of 50 to 400 nm, and the control gate 6 is 100 to 40.
The second layer is made of 0-nm-thick polycrystalline silicon. The n-type diffusion layers 9 serving as the source and drain of each memory cell are connected in series so that four memory cells are connected in series. C is formed on the substrate on which the gate and the diffusion layer are formed.
It is covered with the VD insulating film 7, and the bit line 8 is provided thereon.
【００２３】二つの選択ゲートＳＧ1 ，ＳＧ2 の部分
は、ゲート酸化膜３′の膜厚が２５〜４０ｎｍとメモリ
セル部分のそれより厚く形成される。ゲート電極４5 ，
４6 は浮遊ゲート４と同じ第１層多結晶シリコン膜を用
いて形成されている。そして、制御ゲート６と同じ第２
層多結晶シリコン膜により形成された配線６5 ，６6 が
ゲート電極４5 ，４6 に重ねて形成され、所定間隔毎に
スルーホールを介してゲート電極４5 ，４6 に接続され
ている。The two select gates SG1 and SG2 are formed so that the gate oxide film 3'has a thickness of 25 to 40 nm, which is thicker than that of the memory cell portion. Gate electrode 4 5 ,
4 6 is formed using the same first-layer polycrystalline silicon film as the floating gate 4. And the second same as the control gate 6
Layer polycrystalline silicon film wires 6 5 formed by, 6 6 is formed to overlap the gate electrode 4 5, 4 6, and is connected to the gate electrode 4 5, 4 6 via through holes at predetermined intervals .
【００２４】各メモリセルの浮遊ゲート４と制御ゲート
６及びセレクトトランジスタの選択ゲート電極４5 ，４
6 と配線６5 ，６6 は、ゲート長方向には同じエッチン
グマスクを用いて同時にパターニングされている。そし
て、ソース，ドレイン拡散層となるｎ型層９は、これら
のゲート電極及び配線をマスクとして砒素又は燐をイオ
ン注入して形成されている。The floating gate 4 and control gate 6 of each memory cell and the select gate electrodes 4 5 and 4 of the select transistor.
6 and the wirings 6 5 and 6 6 are simultaneously patterned in the gate length direction using the same etching mask. The n-type layer 9 serving as the source / drain diffusion layer is formed by ion-implanting arsenic or phosphorus using these gate electrode and wiring as a mask.
【００２５】メモリセルの浮遊ゲート４は、図２（ａ）
に示すように素子領域からフィールド酸化膜１０上に乗
り上げる状態にパターン形成されており、これによりメ
モリセルの制御ゲート４と基板１間の容量Ｃ1 は、浮遊
ゲート４と制御ゲート６の間の容量Ｃ2 に比べて小さく
設定されている。具体的な数値例を上げて説明する。１
μｍルールに従って浮遊ゲート４及び制御ゲート６を幅
１μｍ、チャネル長１μｍとする。また、浮遊ゲート４
はフィールド領域上に両側に１μｍずつ延在させる。第
１ゲート酸化膜３は１０ｎｍ、第２ゲート酸化膜５は２
５ｎｍとする。熱酸化膜の誘電率をεとすると、結合容
量Ｃ1 ，Ｃ2 はそれぞれ、 Ｃ1 ＝ε／０．０１ Ｃ2 ＝３ε／０．０２５ となる。The floating gate 4 of the memory cell is shown in FIG.
As shown in FIG. 3, the pattern is formed so as to ride over the field oxide film 10 from the element region, whereby the capacitance C1 between the control gate 4 and the substrate 1 of the memory cell is the capacitance between the floating gate 4 and the control gate 6. It is set smaller than C2. A specific numerical example will be described. 1
According to the μm rule, the floating gate 4 and the control gate 6 have a width of 1 μm and a channel length of 1 μm. In addition, floating gate 4
Extends 1 μm on each side over the field region. The first gate oxide film 3 has a thickness of 10 nm, and the second gate oxide film 5 has a thickness of 2 nm.
5 nm. When the dielectric constant of the thermal oxide film is ε, the coupling capacitances C1 and C2 are C1 = ε / 0.01 C2 = 3ε / 0.025, respectively.
【００２６】図３は、二つのビット線ＢＬ1 ，ＢＬ2 に
つながる隣接する二つのＮＡＮＤセル部を示しており、
これを用いてＥＥＰＲＯＭの動作を説明する。まず、デ
ータ消去は、ＮＡＮＤセルを構成するメモリセルについ
て消去がなされる。そのためこの実施例では、ＮＡＮＤ
セル内の消去するメモリセルの制御ゲートＣＧ1 〜ＣＧ
4 が０Ｖとされ、ソース線，基板１及びｐ型ウェル２に
昇圧された高電位Ｖpp （例えば１８Ｖ）が与えられ
る。ビット線ＢＬ1 ，ＢＬ2 にも高電位Ｖpp が与えら
れる。FIG. 3 shows two adjacent NAND cell parts connected to two bit lines BL1 and BL2.
The operation of the EEPROM will be described using this. First, in data erasing, erasing is performed on the memory cells forming the NAND cell. Therefore, in this embodiment, the NAND
Control gates CG1 to CG of the memory cell to be erased in the cell
4 is set to 0V, and the boosted high potential Vpp (for example, 18V) is applied to the source line, the substrate 1 and the p-type well 2. The high potential Vpp is also applied to the bit lines BL1 and BL2.
【００２７】これにより、メモリセルの制御ゲートとｐ
型ウェル２間に電界がかかり、浮遊ゲート４からｐ型ウ
ェル２にトンネル電流により電子が放出される。全ての
メモリセルはこれによりしきい値が負方向に移動して
“０”状態になる。As a result, the control gate of the memory cell and p
An electric field is applied between the mold wells 2, and electrons are emitted from the floating gate 4 to the p-well 2 by a tunnel current. As a result, the threshold values of all the memory cells are moved in the negative direction to be in the "0" state.
【００２８】次に、データ書込みは、ＮＡＮＤセル内の
ソース線側のメモリセル、即ちビット線から遠い方のメ
モリセルから順に行われる。いま、メモリセルＭ4 （図
３の破線で囲んだセルＡ）に選択的に“１”データ書込
みを行う場合を説明すれば、セレクトトランジスタＳ2
の選択ゲートＳＧ2 が０Ｖとされ、制御ゲートＣＧ4に
高電位Ｖpp（例えば１６〜１８Ｖ）が印加され、残りの
制御ゲートＣＧ1 〜ＣＧ3 及び選択ゲートＳＧ1 には本
発明で規定する電圧ＶMGが印加される。また、選択ビッ
ト線ＢＬ1 には０Ｖが与えられ、非選択ビット線ＢＬ2
には電源電位Ｖccが与えられる。ｐ型ウェルは０Ｖ、ｎ
型基板はＶccとする。Next, data writing is sequentially performed from the memory cell on the source line side in the NAND cell, that is, the memory cell farther from the bit line. Now, the case of selectively writing "1" data to the memory cell M4 (cell A surrounded by a broken line in FIG. 3) will be described. Select transistor S2
A select gate SG2 is a 0V, a high potential Vpp (e.g. 16～18V) is applied, the voltage V MG defined in the present invention is applied to the remaining control gate CG1 ～CG3 and select gates SG1 to the control gate CG4 It Further, 0V is applied to the selected bit line BL1 and the unselected bit line BL2
Is supplied with a power supply potential Vcc. p-type well is 0V, n
The mold substrate is Vcc.
【００２９】ここで、選択ゲートＳＧ1 に印加する電圧
ＶMGは、従来の高電圧Ｖppと電源電圧Ｖccとの中間の電
圧よりも低いものであり、例えば電源電圧Ｖcc（５Ｖ）
と同じとする。また、データ書込み時間は１０msec以下
の短い時間、例えば１００μsec とした。Here, the voltage V MG applied to the select gate SG1 is lower than the intermediate voltage between the conventional high voltage Vpp and the power supply voltage Vcc, for example, the power supply voltage Vcc (5V).
Same as. Further, the data writing time is set to a short time of 10 msec or less, for example, 100 μsec.
【００３０】これにより、選択されたセルＡにおいて
は、ビット線ＢＬ1 の０Ｖがドレインまで伝達されて制
御ゲートとの間に高電界がかかり、浮遊ゲートに電子が
注入される。この結果、セルＡではしきい値が正方向に
移動して、“１”書き込みがなされる。As a result, in the selected cell A, 0 V of the bit line BL1 is transmitted to the drain, a high electric field is applied between the cell and the control gate, and electrons are injected into the floating gate. As a result, in the cell A, the threshold value moves in the positive direction, and "1" is written.
【００３１】ビット線ＢＬ1 につながる他のメモリセル
Ｍ1 〜Ｍ3 では弱い書込みモードになるが、その電界は
小さく、しきい値変化はない。非選択（又は“０”書込
み）のビット線ＢＬ2 側のメモリセルＭ5 〜Ｍ7 では、
制御ゲートがＶcc、チャネル電位が（Ｖcc−Ｖth）であ
り、その電位差は１〜３Ｖであって、やはりしきい値変
化はない。The other memory cells M1 to M3 connected to the bit line BL1 are in the weak write mode, but the electric field is small and the threshold value does not change. In the memory cells M5 to M7 on the non-selected (or "0" write) bit line BL2 side,
The control gate is Vcc, the channel potential is (Vcc-Vth), the potential difference is 1 to 3 V, and there is no threshold change.
【００３２】ビット線ＢＬ2 側のメモリセルＭ8 はＶpp
−（Ｖcc−Ｖth）の電圧が印加されるが、書込み時間が
１０msec以下と短いため、チャネル部分が反転せず電圧
はトンネル酸化膜にかからず基板に印加されて書き込み
は起こらない。ここで、本実施例ではビット線ＢＬ2 の
電位，選択ゲートＳＧ1 の電位を従来よりも低くしてい
るが、このような低い電位でもＭ8 の誤書込みが生じな
い理由については後述する。The memory cell M8 on the bit line BL2 side is Vpp
A voltage of-(Vcc-Vth) is applied, but since the writing time is as short as 10 msec or less, the channel portion is not inverted and the voltage is not applied to the tunnel oxide film and is applied to the substrate, and writing does not occur. Here, in this embodiment, the potential of the bit line BL2 and the potential of the select gate SG1 are made lower than those of the conventional ones, but the reason why erroneous writing of M8 does not occur even at such a low potential will be described later.
【００３３】このようにしてセルＭ4 に対する書込みが
終了すると、次にＮＡＮＤセル内の一つ上のメモリセル
Ｍ3 に対して同様に書込みが行われ、順次メモリセルＭ
2 ，Ｍ1 と書込みがなされる。When the writing to the cell M4 is completed in this way, the writing is similarly performed to the memory cell M3 one above in the NAND cell, and the memory cell M4 is sequentially written.
2 and M1 are written.
【００３４】以上の書込み動作において、メモリセルの
制御ゲートには高電位Ｖppとが印加されるが、流れる電
流はトンネル電流のみであるので、高々１μＡ以下であ
る。また、一括消去時はｎ型基板１とＰ型ウェル２を高
電位Ｖpp に上げるが、このとき流れる電流は、トンネ
ル電流と、０Ｖに保たれる周辺回路のｐ型ウェルとｎ型
基板間のリーク電流であり、これも１０μＡ以下であ
る。従って、書込み及び消去に用いられる高電位Ｖpp及
びＶpp （これらは同じ値でもよい）は、チップ内部に
設けられた昇圧回路で十分賄うことができる。In the above write operation, the high potential Vpp is applied to the control gate of the memory cell, but since the flowing current is only the tunnel current, it is at most 1 μA or less. Further, at the time of batch erasing, the n-type substrate 1 and the P-type well 2 are raised to a high potential Vpp, and the current flowing at this time is a tunnel current and a current between the p-type well and the n-type substrate of the peripheral circuit kept at 0V. It is a leak current, which is also 10 μA or less. Therefore, the high potentials Vpp and Vpp (they may have the same value) used for writing and erasing can be sufficiently covered by the booster circuit provided inside the chip.
【００３５】また、選択書込み時に高電位により流れる
電流は上述のように微小であるから、一つの制御ゲート
線（ワード線）につながる全てのメモリセルに同時にデ
ータ書込みが可能である。即ち、ページモードの書込み
ができ、それだけ高速書込みが可能である。Further, since the current flowing due to the high potential at the time of selective writing is minute as described above, it is possible to simultaneously write data to all the memory cells connected to one control gate line (word line). That is, page mode writing can be performed, and high speed writing can be performed accordingly.
【００３６】データ読出し動作は、図３のセルＭ4 （セ
ルＡ）について説明すれば、セレクトトランジスタＳ1
の選択ゲートＳＧ1 にＶccが与えられ、非選択メモリセ
ルＭ1 〜Ｍ3 の制御ゲートＣＧ1 〜ＣＧ3 には“１”状
態のメモリセルがオンする程度の電位としてやはりＶcc
があたえられ、読出しセルＡの制御ゲートＣＧ4 は０Ｖ
にされる。そして、読出しセルＡにつながるビット線Ｂ
Ｌ1 には１〜５Ｖの読出し電位が与えられ、他の非選択
ビット線ＢＬ2 は０Ｖとされる。The data read operation will be described with reference to the cell M4 (cell A) in FIG.
Vcc is applied to the select gate SG1 of the memory cell and the control gates CG1 to CG3 of the non-selected memory cells M1 to M3 are still set to Vcc as a potential enough to turn on the memory cell in the "1" state.
And the control gate CG4 of the read cell A is 0V.
To be Then, the bit line B connected to the read cell A
A read potential of 1 to 5V is applied to L1 and the other non-selected bit lines BL2 are set to 0V.
【００３７】これにより、ビット線ＢＬ1 に電流が流れ
るか否かによって、データ“０”，“１”の判別がなさ
れる。As a result, data "0" or "1" is discriminated depending on whether or not a current flows through the bit line BL1.
【００３８】以上のデータ消去，書込み及び読出し動作
での各部の電位関係をまとめて、下記の（表１）に示し
た。書込み及び読出しは、図３のメモリセルＭ4 （セル
Ａ）を選択する場合を示している。The potential relations of the respective parts in the above data erasing, writing and reading operations are summarized and shown in (Table 1) below. Writing and reading show the case where the memory cell M4 (cell A) in FIG. 3 is selected.
【００３９】[0039]
【表１】 [Table 1]
【００４０】次に、メモリセルＭ4 （書込みセル）のデ
ータ書込み動作においてメモリセルＭ8 （非書込みセ
ル）に誤書込みが生じない理由について、図４を参照し
て説明する。Next, the reason why erroneous writing does not occur in the memory cell M8 (non-writing cell) in the data writing operation of the memory cell M4 (writing cell) will be described with reference to FIG.
【００４１】図４（ａ）はソース，ドレイン拡散層が接
地され、制御ゲートに高電圧Ｖppを印加した際のメモリ
セルのしきい値電圧変化を示している。しきい値電圧
は、書込み開始直後から変化（正方向にシフト）してい
る。図４（ｂ）はソース，ドレイン拡散層をフローティ
ングにした状態で、制御ゲートに高電圧Ｖppを印加した
際のメモリセルのしきい値電圧変化を示している。しき
い値電圧は、書込み開始直後では殆ど変化せず、約１０
msec経過後に大きく変化（正方向にシフト）している。FIG. 4A shows the threshold voltage change of the memory cell when the source and drain diffusion layers are grounded and a high voltage Vpp is applied to the control gate. The threshold voltage changes (shifts in the positive direction) immediately after the start of writing. FIG. 4B shows a change in threshold voltage of the memory cell when a high voltage Vpp is applied to the control gate in a state where the source and drain diffusion layers are in a floating state. The threshold voltage hardly changes immediately after the start of writing, and is about 10
After a lapse of msec, it changes significantly (shifts in the positive direction).
【００４２】前述した書込みセルＭ4 では、ビット線Ｂ
Ｌ1 が接地され、ビット線ＢＬ１が接地され、選択ゲー
トＳＧ1 及び制御ゲートＣＧ1 〜ＣＧ3 に５Ｖが印加さ
れているため、Ｍ4 のソース，ドレイン拡散層がビット
線電位と電気的に接続され、接地された状態となる。こ
のため、図４（ａ）に示すように１０msec以下の時間で
もしきい値電圧の変化が生じ、書込みが行われる。な
お、この書込みセルＭ4に関しては、従来のように選択
ゲートＳＧ1 及び制御ゲートＣＧ1 〜ＣＧ3 に高電圧
（１０〜１２Ｖ）を印加しても、同様に書込みが行われ
る。In the write cell M4 described above, the bit line B
Since L1 is grounded, the bit line BL1 is grounded, and 5 V is applied to the selection gate SG1 and the control gates CG1 to CG3, the source and drain diffusion layers of M4 are electrically connected to the bit line potential and grounded. It will be in a state of being. Therefore, as shown in FIG. 4A, the threshold voltage changes even during a time of 10 msec or less, and writing is performed. Regarding the write cell M4, even if a high voltage (10 to 12 V) is applied to the select gate SG1 and the control gates CG1 to CG3 as in the conventional case, the write is similarly performed.
【００４３】一方、非書込みセルＭ8 においては、その
誤書き込みを防止するために従来、選択ゲートＳＧ1 及
び制御ゲートＣＧ1 〜ＣＧ3 に高電圧（１０〜１２Ｖ）
を印加し、ビット線ＢＬ2 にも高電圧（１０Ｖ）を印加
し、トンネル電流の注入を抑制してしきい値電圧の変化
を防止していた。この場合、電源電圧Ｖccよりも高いビ
ット線ＢＬ2 ，選択ゲートＳＧ1 の電位を生成するため
に昇圧回路が必要となり、書込み速度の遅れ，チップ面
積の増大，消費電力の増大等を招く。On the other hand, in the non-writing cell M8, in order to prevent erroneous writing, conventionally, a high voltage (10 to 12 V) is applied to the selection gate SG1 and the control gates CG1 to CG3.
And a high voltage (10 V) is also applied to the bit line BL2 to suppress the tunnel current injection and prevent the threshold voltage from changing. In this case, a booster circuit is required to generate the potentials of the bit line BL2 and the select gate SG1 higher than the power supply voltage Vcc, which causes a delay in writing speed, an increase in chip area, an increase in power consumption, etc.
【００４４】これに対し本実施例では、ビット線ＢＬ2
の電位を選択ゲートＳＧ1 の電位と等しい電圧Ｖcc（５
Ｖ）としているため、非書込みセルＭ8 のソース，ドレ
イン拡散層がビット線電位と電気的に接続されず、フロ
ーティングの状態となる。この場合、非書き込みセルＭ
8 のゲートに電圧を印加しても反転層ができるまでに時
間がかかり、図４（ｂ）に示すように１０msec以下の時
間ではしきい値電圧は殆ど変化せず、書込みは行われな
い。つまり、昇圧回路を用いることなくビット線ＢＬ2
の電位及び選択ゲートＳＧ1 の電位をＶccと低くして
も、非書き込みセルＭ8 への誤書込みを防止することが
でき、上記した問題を未然に解消することができること
になる。On the other hand, in this embodiment, the bit line BL2
Voltage equal to that of the select gate SG1 Vcc (5
V), the source and drain diffusion layers of the non-written cell M8 are not electrically connected to the bit line potential and are in a floating state. In this case, the non-written cell M
Even if a voltage is applied to the gate of No. 8, it takes time until the inversion layer is formed, and as shown in FIG. 4B, the threshold voltage hardly changes in the time of 10 msec or less, and writing is not performed. In other words, without using the booster circuit, the bit line BL2
Even if the potential of the write gate SG1 and the potential of the select gate SG1 are lowered to Vcc, erroneous writing to the non-write cell M8 can be prevented, and the above problems can be solved in advance.
【００４５】なお、データの書込み時に、書込みセルＭ
8 と同一の制御ゲートＣＧ4 につながった非書込みセル
Ｍ8 のソース，ドレイン拡散層がビット線電位と電気的
に接続されないようにするために、ビット線ＢＬ2 の電
圧ＶMbit，選択ゲートＳＧ1の電圧ＶMG及びセレクトト
ランジスタＳ1 のしきい値Ｖthの関係を、ＶMbit＞ＶMG
−Ｖthとすればよい。When writing data, the write cell M
In order to prevent the source and drain diffusion layers of the non-writing cell M8 connected to the same control gate CG4 as 8 from being electrically connected to the potential of the bit line, the voltage V Mbit of the bit line BL2 and the voltage V of the select gate SG1. The relationship between the MG and the threshold value V th of the select transistor S1 is expressed as V Mbit > V MG
It may be −V th .
【００４６】また、前記（表１）に示すような電圧を用
いると、図３のＭ1 ，Ｍ2 ，Ｍ3 の弱い書込みモードは
従来の中間電位を印加していたときよりも弱くなり、従
来ＮＡＮＤ単位（この実施例ではＣＧ1 〜ＣＧ4 ）で行
っていたブロック消去を１本のＣＧで行うことも可能と
なる。例えば、ＣＧ2 につながるメモリセルを消去する
場合、制御ゲートＣＧ2 を０Ｖ、他の制御ゲートＣＧ1,
ＣＧ3,ＣＧ4 ，選択ゲートＳＧ1,ＳＧ2 ，ビット線ＢＬ
1,ＢＬ2 ，ｐウェル等を高電圧（Ｖpp ）とすればよ
い。これにより、消去の単位をブロック（４本のＣＧ）
から１／４にすることも可能となる。Further, when the voltages as shown in the above (Table 1) are used, the weak write mode of M1, M2 and M3 in FIG. 3 becomes weaker than when the conventional intermediate potential is applied, and the conventional NAND unit is used. It is also possible to perform block erasing with one CG, which has been performed with CG1 to CG4 in this embodiment. For example, when erasing a memory cell connected to CG2, the control gate CG2 is set to 0V and the other control gates CG1,
CG3, CG4, select gates SG1, SG2, bit line BL
The high voltage (Vpp) may be applied to 1, BL2, p-well and the like. As a result, the unit of erasure is a block (4 CGs)
It is also possible to reduce from 1/4.
【００４７】なお、本発明は上述した実施例に限定され
るものではない。実施例では、浮遊ゲートと制御ゲート
を持つＦＥＴＭＯＳ型メモリセルを用いたが、ＭＮＯＳ
型メモリセルを用いた場合も同様に本発明を適用するこ
とができる。The present invention is not limited to the above embodiment. In the embodiment, the FETMOS type memory cell having the floating gate and the control gate is used.
The present invention can be similarly applied to the case of using a memory cell.
【００４８】[0048]
【発明の効果】以上説述べたように本発明によれば、書
込み時の非選択ビット線の電位及び選択ゲートの電位を
外部電源電位として、非書込みセルのソース，ドレイン
拡散層をビット線電位と切り離すことで高集積化を可能
としたＮＡＮＤセル型ＥＥＰＲＯＭを実現することがで
きる。As described above, according to the present invention, the source and drain diffusion layers of the non-written cell are set to the bit line potential by using the potential of the non-selected bit line and the potential of the selection gate at the time of writing as the external power supply potential. It is possible to realize a NAND cell type EEPROM that can be highly integrated by separating it from the above.
【図１】本発明一実施例に係わるＥＥＰＲＯＭのＮＡＮ
Ｄセル構造を示す平面図、FIG. 1 is an NAN of an EEPROM according to an embodiment of the present invention.
A plan view showing a D cell structure,
【図２】図１のＮＡＮＤセルＡ−Ａ′及びＢ−Ｂ′断面
図、2 is a sectional view of the NAND cells AA ′ and BB ′ of FIG. 1,
【図３】図１のＮＡＮＤセルの等価回路図、3 is an equivalent circuit diagram of the NAND cell of FIG. 1,
【図４】書込み時間に対するしきい値電圧の変化を示す
特性図。FIG. 4 is a characteristic diagram showing changes in threshold voltage with respect to writing time.
１…ｎ型シリコン基板、 ２…ｐ型ウェル、 ３…第１ゲート酸化膜、 ４…浮遊ゲート、 ５…第２ゲート酸化膜、 ６…制御ゲート、 ７…ＣＶＤ絶縁膜、 ８…ビット線、 ９…ｎ型拡散層、 Ｍ1 〜Ｍ4 ，Ｍ5 〜Ｍ8 …メモリセル、 Ｓ1,Ｓ2 …セレクトトランジスタ、 ＳＧ1,ＳＧ2 …選択ゲート、 ＢＬ1,ＢＬ2 …ビット線、 ＣＧ1 〜ＣＧ4 …制御ゲート。 DESCRIPTION OF SYMBOLS 1 ... N-type silicon substrate, 2 ... P-type well, 3 ... First gate oxide film, 4 ... Floating gate, 5 ... Second gate oxide film, 6 ... Control gate, 7 ... CVD insulating film, 8 ... Bit line, 9 ... N-type diffusion layer, M1 to M4, M5 to M8 ... Memory cell, S1, S2 ... Select transistor, SG1, SG2 ... Select gate, BL1, BL2 ... Bit line, CG1 to CG4 ... Control gate.
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 8225−4Ｍ Ｈ０１Ｌ 27/10 ４３４ (72)発明者 白田 理一郎 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内Continuation of the front page (51) Int.Cl. 5 Identification number Office reference number FI technical display location H01L 27/115 8225-4M H01L 27/10 434 (72) Inventor Riichiro Shirata Toshiba Komukai Toshiba, Kawasaki City, Kanagawa Prefecture Town No. 1 Toshiba Corporation Research Institute
Claims (2)
と制御ゲートが積層形成された電気的書替え可能な複数
個のメモリセルを、隣接するもの同士でソース，ドレイ
ン拡散層を共用する形で直列接続し、かつこの直列接続
部のドレイン側，ソース側に選択ゲートを有するセレク
トトランジスタを設けてＮＡＮＤセルを構成し、このＮ
ＡＮＤセルをマトリックス配置してなるセルアレイを備
えた不揮発性半導体記憶装置において、 データの書込み時に、書込みすべきメモリセルと同一の
制御ゲートにつながった書込みすべきでないメモリセル
のソース，ドレイン拡散層がビット線電位と電気的に接
続されないように、ビット線電圧ＶMbit，選択ゲート電
圧ＶMG及びセレクトトランジスタのしきい値Ｖthの関係
を、 ＶMbit＞ＶMG−Ｖth に設定してなることを特徴とする不揮発性半導体記憶装
置。1. A plurality of electrically rewritable memory cells in which a charge storage layer and a control gate are stacked and formed on a semiconductor substrate with an insulating film interposed between adjacent ones sharing a source / drain diffusion layer. Form a NAND cell by providing a select transistor having a select gate on the drain side and the source side of the series connection section in series.
In a non-volatile semiconductor memory device including a cell array in which AND cells are arranged in a matrix, at the time of writing data, the source and drain diffusion layers of a memory cell that is not written and is connected to the same control gate as the memory cell that is written The bit line voltage V Mbit , the selection gate voltage V MG, and the threshold value V th of the select transistor are set to V Mbit > V MG −V th so as not to be electrically connected to the bit line potential. And a nonvolatile semiconductor memory device.
と制御ゲートが積層形成された電気的書替え可能な複数
個のメモリセルを、隣接するもの同士でソース，ドレイ
ン拡散層を共用する形で直列接続し、かつこの直列接続
部のドレイン側，ソース側に選択ゲートを有するセレク
トトランジスタを設けてＮＡＮＤセルを構成し、このＮ
ＡＮＤセルをマトリックス配置してなるセルアレイを備
えた不揮発性半導体記憶装置において、 データの書込み時に、書込みセルと同一の制御ゲートに
つながった非書込みセルのソース，ドレイン拡散層がビ
ット線電位と電気的に接続されないように、ビット線電
圧ＶMbit，選択ゲート電圧ＶMG及びセレクトトランジス
タのしきい値Ｖthの関係を、 ＶMbit＞ＶMG−Ｖth に設定し、 データの書込み時間を、ソース，ドレイン拡散層がビッ
ト線電位と電気的に接続される書込みセルではしきい値
の変化が生じ、ソース，ドレイン拡散層がビット線電位
と電気的に接続されない非書き込みセルではしきい値の
変化が生じない時間に設定してなることを特徴とする不
揮発性半導体記憶装置。2. A plurality of electrically rewritable memory cells in which a charge storage layer and a control gate are stacked and formed on a semiconductor substrate with an insulating film interposed between adjacent ones sharing a source / drain diffusion layer. Form a NAND cell by providing a select transistor having a select gate on the drain side and the source side of the series connection section in series.
In a nonvolatile semiconductor memory device including a cell array in which AND cells are arranged in a matrix, at the time of writing data, the source and drain diffusion layers of a non-writing cell connected to the same control gate as the writing cell are electrically connected to the bit line potential. The bit line voltage V Mbit , the selection gate voltage V MG, and the threshold value V th of the select transistor are set to V Mbit > V MG -V th , and the data writing time is set to the source, A threshold change occurs in a write cell where the drain diffusion layer is electrically connected to the bit line potential, and a threshold change occurs in a non-write cell where the source and drain diffusion layers are not electrically connected to the bit line potential. A nonvolatile semiconductor memory device characterized by being set to a time that does not occur.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24471992A JP3152756B2 (en) | 1992-09-14 | 1992-09-14 | Nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24471992A JP3152756B2 (en) | 1992-09-14 | 1992-09-14 | Nonvolatile semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0697455A true JPH0697455A (en) | 1994-04-08 |
| JP3152756B2 JP3152756B2 (en) | 2001-04-03 |
Family
ID=17122891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24471992A Expired - Fee Related JP3152756B2 (en) | 1992-09-14 | 1992-09-14 | Nonvolatile semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3152756B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0896591A (en) * | 1994-09-09 | 1996-04-12 | Samsung Electron Co Ltd | Automatic program circuit for non-volatile semiconductor memory device |
| JPH08279297A (en) * | 1995-03-31 | 1996-10-22 | Samsung Electron Co Ltd | Nonvolatile semiconductor memory of nand structure and its programming method |
| US6049482A (en) * | 1997-12-25 | 2000-04-11 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device |
| JP2007221084A (en) * | 2006-01-23 | 2007-08-30 | Toshiba Corp | Nonvolatile semiconductor storage device |
-
1992
- 1992-09-14 JP JP24471992A patent/JP3152756B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0896591A (en) * | 1994-09-09 | 1996-04-12 | Samsung Electron Co Ltd | Automatic program circuit for non-volatile semiconductor memory device |
| JPH08279297A (en) * | 1995-03-31 | 1996-10-22 | Samsung Electron Co Ltd | Nonvolatile semiconductor memory of nand structure and its programming method |
| US6049482A (en) * | 1997-12-25 | 2000-04-11 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device |
| JP2007221084A (en) * | 2006-01-23 | 2007-08-30 | Toshiba Corp | Nonvolatile semiconductor storage device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3152756B2 (en) | 2001-04-03 |
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