JPH06302830A - Nonvolatile memory device - Google Patents
Nonvolatile memory deviceInfo
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- JPH06302830A JPH06302830A JP8988193A JP8988193A JPH06302830A JP H06302830 A JPH06302830 A JP H06302830A JP 8988193 A JP8988193 A JP 8988193A JP 8988193 A JP8988193 A JP 8988193A JP H06302830 A JPH06302830 A JP H06302830A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、フラシュEEPROM(Elect
rically Erasable Programable Read On Memory)等の、
半導体基板上に、電荷を注入したり、取り出したりする
ことで情報の記憶を行う、メモリトランジスタのみから
なる複数のメモリセルが、行方向及び列方向に沿ってマ
トリクス状に配列形成されている不揮発性記憶装置に関
する。BACKGROUND OF THE INVENTION The present invention is a flash EEPROM (Electrical)
rically Erasable Programable Read On Memory)
A nonvolatile memory in which a plurality of memory cells, each of which is composed of only a memory transistor, which stores information by injecting or extracting charges on a semiconductor substrate, are arranged in a matrix along a row direction and a column direction. Sex memory device.
【０００２】[0002]
【従来の技術】近年の半導体産業の発展に伴い、情報を
半永久的に記憶する不揮発性記憶装置の集積化及び低電
圧駆動化が要望されている。この要求に応える不揮発性
記憶装置は、例えば「1993年 IEDM 」等で開示されてい
る。図７は上記不揮発性記憶装置の構成を示しており、
同図（ａ）はパッシベーション膜を剥がした状態を示す
平面図、同図（ｂ）は同図（ａ）のＩ−Ｉ線断面図であ
る。この不揮発性記憶装置は、図７（ａ）に示すよう
に、Ｐ型シリコン基板１０上に、メモリトランジスタ１
Ａ，１Ｂ，１Ｃ，１Ｄのみからなるメモリセル２Ａ，２
Ｂ，２Ｃ，２Ｄが、行方向Ｘ及び列方向Ｙに沿ってマト
リクス状に配列形成されている。つまり、１トランジス
タ／１セル構造を有している。2. Description of the Related Art With the recent development of the semiconductor industry, there has been a demand for integration and low voltage drive of a non-volatile memory device which semi-permanently stores information. A non-volatile memory device that meets this demand is disclosed, for example, in "1993 IEDM". FIG. 7 shows the configuration of the nonvolatile memory device.
6A is a plan view showing a state in which the passivation film is peeled off, and FIG. 6B is a sectional view taken along the line I-I of FIG. As shown in FIG. 7A, this nonvolatile memory device has a memory transistor 1 on a P-type silicon substrate 10.
Memory cells 2A, 2 consisting only of A, 1B, 1C, 1D
B, 2C, and 2D are arranged in a matrix along the row direction X and the column direction Y. That is, it has a 1-transistor / 1-cell structure.
【０００３】各メモリトランジスタ１Ａ，１Ｂ，１Ｃ，
１Ｄは、図７（ｂ）（メモリセル２Ａ，２Ｂのみ現れて
いる。）に示すように、シリコン基板１０の表面層に所
定の間隔をあけて形成されたＮ+ 型ソース領域１１及び
Ｎ型ドレイン領域１２と、ソース領域１１及びドレイン
領域１２で挟まれるように生じるチャネル領域１３上に
形成されたトンネル酸化膜１４と、トンネル酸化膜１４
上に形成されたフローティングゲート１５と、フローテ
ィングゲート１５上に形成されたＯＮＯ (oxide-nitrid
e-oxide)膜１６と、ＯＮＯ膜１６上に形成されたコント
ロールゲート１７とを備えている。Each memory transistor 1A, 1B, 1C,
As shown in FIG. 7B (only the memory cells 2A and 2B are shown), 1D is an N + type source region 11 and an N type which are formed in the surface layer of the silicon substrate 10 with a predetermined space. The tunnel oxide film 14 formed on the drain region 12, the channel region 13 formed so as to be sandwiched between the source region 11 and the drain region 12, and the tunnel oxide film 14
The floating gate 15 formed on the floating gate 15 and the ONO (oxide-nitrid) formed on the floating gate 15.
An e-oxide) film 16 and a control gate 17 formed on the ONO film 16.
【０００４】全面は層間絶縁膜１８で覆われており、層
間絶縁膜１８のドレイン領域１２と対応する部分には、
コンタクトホール１９が開口されている。それゆえ、フ
ローティングゲート１５は、トンネル酸化膜１４、ＯＮ
Ｏ膜１５及び層間絶縁膜１８で囲まれ、外部と接続がと
られていない。コントロールゲート１７は、図７（ａ）
に示すように、行方向Ｘに沿って延ばされており、行方
向Ｘに配列するメモリセル２Ａ，２Ｂ及び２Ｃ，２Ｄで
共有されてワードラインＷＬ１，ＷＬ２となっている。The entire surface is covered with an interlayer insulating film 18, and a portion of the interlayer insulating film 18 corresponding to the drain region 12 is
The contact hole 19 is opened. Therefore, the floating gate 15 is turned on by the tunnel oxide film 14 and ON.
It is surrounded by the O film 15 and the interlayer insulating film 18, and is not connected to the outside. The control gate 17 is shown in FIG.
As shown in FIG. 5, the word lines WL1 and WL2 are extended along the row direction X and shared by the memory cells 2A, 2B and 2C and 2D arranged in the row direction X.
【０００５】ドレイン領域１２は、図７（ｂ）に示すよ
うに、Ｎ+ 層１２ａと、Ｎ+ 層１２ａを囲むＮ- 層１２
ｂとからなる、いわゆる二重拡散構造を有しており、図
７（ａ）に示すように、列方向Ｙに隣接するメモリトラ
ンジスタ１Ａ，１Ｂ及び１Ｃ，１Ｄ同士で共有されてい
る。Ｎ+ 層１２ａには、図７（ｂ）に示すように、コン
タクトホール１９を通してビットラインＢＬ１，ＢＬ２
が接触している。ビットラインＢＬ１，ＢＬ２は、図７
（ａ）に示すように、列方向Ｙに沿って延ばされてお
り、列方向Ｙに配列するメモリセル２Ａ，２Ｃ及び２
Ｂ，２Ｄで共有されている。As shown in FIG. 7B, the drain region 12 has an N + layer 12a and an N − layer 12 surrounding the N + layer 12a.
7B has a so-called double diffusion structure and is shared by the memory transistors 1A, 1B and 1C, 1D adjacent to each other in the column direction Y, as shown in FIG. 7A. In the N + layer 12a, as shown in FIG. 7B, bit lines BL1 and BL2 are formed through contact holes 19.
Are in contact. The bit lines BL1 and BL2 are shown in FIG.
As shown in (a), the memory cells 2A, 2C, and 2 which extend in the column direction Y and are arranged in the column direction Y.
It is shared by B and 2D.
【０００６】図８は上記不揮発性記憶装置の電気的構成
を示す等価回路図である。同図を参照して、行方向Ｘに
沿って配列するメモリトランジスタ１Ａ，１Ｂのコント
ロールゲートＣＧには、ワードラインＷＬ１が接続され
ており、同様に、行方向Ｘに沿って配列するメモリトラ
ンジスタ１Ｃ，１ＤのコントロールゲートＣＧには、ワ
ードラインＷＬ２が接続されている。FIG. 8 is an equivalent circuit diagram showing an electrical configuration of the nonvolatile memory device. Referring to the figure, the word line WL1 is connected to the control gates CG of the memory transistors 1A and 1B arranged in the row direction X, and similarly, the memory transistors 1C arranged in the row direction X are connected. , 1D control gate CG is connected to word line WL2.
【０００７】列方向Ｙに隣接するメモリトランジスタ１
Ａ，１ＢのドレインＤ同士が接続されており、同様に、
列方向Ｙに隣接するメモリトランジスタ１Ｃ，１Ｄのド
レインＤ同士が接続されている。メモリトランジスタ１
Ａ，１Ｂのドレイン接続中間点には、ビットラインＢＬ
１が接続されており、メモリトランジスタ１Ｃ，１Ｄの
ドレイン接続中間点には、ビットラインＢＬ２が接続さ
れている。Memory transistors 1 adjacent in the column direction Y
The drains D of A and 1B are connected to each other, and similarly,
The drains D of the memory transistors 1C and 1D adjacent to each other in the column direction Y are connected to each other. Memory transistor 1
The bit line BL is provided at the drain connection midpoint between A and 1B.
1 is connected, and the bit line BL2 is connected to the drain connection intermediate point of the memory transistors 1C and 1D.
【０００８】各メモリトランジスタ１Ａ，１Ｂ，１Ｃ，
１ＤのソースＳには、ソースラインＳＬが共通接続され
ている。ここで、図８及び表１を参照しつつ、上記不揮
発性記憶装置における情報の書込、消去及び読出の各動
作について説明する。Each memory transistor 1A, 1B, 1C,
A source line SL is commonly connected to the 1D sources S. Here, each operation of writing, erasing and reading of information in the nonvolatile memory device will be described with reference to FIG. 8 and Table 1.
【０００９】[0009]
【表１】 [Table 1]
【００１０】＜書込（ＷＲＩＴＥ）＞図８において、メ
モリセル２Ａに情報の書込を行うとする。まず、情報の
書込に際し、予め全てのメモリセル２Ａ，２Ｂ，２Ｃ，
２Ｄ内のメモリトランジスタ１Ａ，１Ｂ，１Ｃ，１Ｄの
フローティングゲートＦＧに、エレクトロンを一括注入
して消去状態とする。そして、ソースラインＳＬを開放
(open)状態とすると共に、基板ＳＵＢに対して０Ｖを印
加しておく。メモリセル２Ａが接続されているワードラ
インＷＬ１に対して−７Ｖを印加し、メモリセル２Ａを
選択するため、メモリセル２Ａが接続されているビット
ラインＢＬ１に対して５Ｖを印加する。また、非選択の
メモリセル２Ｂ，２Ｄが接続されているワードラインＷ
Ｌ２、及び非選択のメモリセル２Ｃ，２Ｄが接続されて
いるビットラインＢＬ２に対して０Ｖをそれぞれ印加す
る。<Write (WRITE)> In FIG. 8, it is assumed that information is written in the memory cell 2A. First, when writing information, all the memory cells 2A, 2B, 2C,
Electrons are collectively injected into the floating gates FG of the memory transistors 1A, 1B, 1C and 1D in the 2D to bring them into the erased state. And open the source line SL
While being in the (open) state, 0V is applied to the substrate SUB. In order to select the memory cell 2A, -7V is applied to the word line WL1 to which the memory cell 2A is connected, and 5V is applied to the bit line BL1 to which the memory cell 2A is connected. In addition, the word line W to which the non-selected memory cells 2B and 2D are connected
0V is applied to L2 and the bit line BL2 to which the non-selected memory cells 2C and 2D are connected.
【００１１】そうすると、選択されたメモリセル２Ａに
あっては、そのメモリトランジスタ１Ａのフローティン
グゲートＦＧに蓄積されているエレクトロンが、ＦＮ(F
owler-Nordheim) トンネリングによりドレインＤ側に引
き抜かれる。その結果、メモリセル２Ａは、情報の書込
状態となる。 ＜消去（ＥＲＡＳＥ）＞情報の消去は一括して行われ
る。すなわち、全てのビットラインＢＬ１，ＢＬ２及び
ソースラインＳＬ、基板ＳＵＢに対して０Ｖをそれぞれ
印加すると共に、全てのワードラインＷＬ１，ＷＬ２に
対して２０Ｖを印加する。Then, in the selected memory cell 2A, the electrons accumulated in the floating gate FG of the memory transistor 1A are FN (F
owler-Nordheim) It is pulled out to the drain D side by tunneling. As a result, the memory cell 2A is in the information writing state. <Erase> Information is collectively erased. That is, 0V is applied to all the bit lines BL1 and BL2, the source line SL, and the substrate SUB, and 20V is applied to all the word lines WL1 and WL2.
【００１２】そうすると、全てのメモリセル２Ａ，２
Ｂ，２Ｃ，２Ｄでは、メモリトランジスタ１Ａ，１Ｂ，
１Ｃ，１ＤのコントロールゲートＣＧ−基板間にＦＮト
ンネル電流が発生し、このＦＮトンネル電流によりフロ
ーティングゲートＦＧ内にエレクトロンが注入される。
その結果、全てのメモリセル２Ａ，２Ｂ，２Ｃ，２Ｄ
は、情報の消去状態となる。 ＜読出（ＲＥＡＤ）＞図８において、メモリセル２Ａに
記憶されている情報の読出を行うとする。まず、ソース
ラインＳＬ及び基板ＳＵＢに対して０Ｖを印加してお
く。メモリセル２Ａが接続されているワードラインＷＬ
１に対して３Ｖを印加し、メモリセル２Ａを選択するた
め、メモリセル２Ａが接続されているビットラインＢＬ
１に対して１Ｖを印加する。また、非選択のメモリセル
２Ｃ，２Ｄが接続されているワードラインＷＬ２に対し
て０Ｖを印加し、非選択のメモリセル２Ｂ，２Ｄが接続
されているビットラインＢＬ２を開放状態とする。Then, all the memory cells 2A, 2A
In B, 2C and 2D, memory transistors 1A, 1B,
An FN tunnel current is generated between the control gates CG of 1C and 1D and the substrate, and electrons are injected into the floating gate FG by the FN tunnel current.
As a result, all memory cells 2A, 2B, 2C, 2D
Is in the erased state of information. <Read (READ)> In FIG. 8, it is assumed that the information stored in the memory cell 2A is read. First, 0 V is applied to the source line SL and the substrate SUB. Word line WL to which memory cell 2A is connected
The bit line BL to which the memory cell 2A is connected is selected by applying 3V to 1 and selecting the memory cell 2A.
1V is applied to 1. Further, 0V is applied to the word line WL2 to which the non-selected memory cells 2C and 2D are connected, and the bit line BL2 to which the non-selected memory cells 2B and 2D are connected is opened.
【００１３】そうすると、メモリセル２Ａにあっては、
そのメモリトランジスタ１ＡのフローティングゲートＦ
Ｇにエレクトロンが蓄積されていない書込状態にある
と、メモリトランジスタ１ＡのソースＳ−ドレインＤが
導通し、チャネルが形成される。つまり、メモリセル２
Ａ内に電流が流れる。一方、メモリトランジスタ１Ａの
フローティングゲートＦＧにエレクトロンが蓄積されて
いる消去状態にあると、メモリトランジスタ１Ａのソー
スＳ−ドレインＤが導通せず、チャネルが形成されな
い。つまり、メモリセル２Ａ内に電流が流れない。この
状態をセンシングすることにより、メモリセル２Ａに記
憶されている情報の読出が達成される。Then, in the memory cell 2A,
The floating gate F of the memory transistor 1A
In the write state in which electrons are not accumulated in G, the source S-drain D of the memory transistor 1A becomes conductive and a channel is formed. That is, the memory cell 2
A current flows in A. On the other hand, in the erased state in which electrons are accumulated in the floating gate FG of the memory transistor 1A, the source S-drain D of the memory transistor 1A does not conduct and the channel is not formed. That is, no current flows in the memory cell 2A. By sensing this state, reading of the information stored in the memory cell 2A is achieved.
【００１４】[0014]
【発明が解決しようとする課題】図７及び図８に示した
不揮発性記憶装置では、情報の書換えに際し、ＦＮトン
ネリングを用いているため、低電圧駆動が可能となり、
消費電力を低減できる。その結果、外部供給電圧３〜５
Ｖの単一電源で対応でき、内部昇圧回路で十分に賄える
ようになる。よって、外部の昇圧回路が不要となって、
装置が小型化する。また、１トランジスタ／１セル構造
を有し、しかも列方向に隣接するメモリトランジスタ同
士でドレイン領域を共有しているので、セル面積が縮小
し、ある程度高集積化に貢献する。In the nonvolatile memory device shown in FIGS. 7 and 8, FN tunneling is used when rewriting information, so that low voltage driving becomes possible.
Power consumption can be reduced. As a result, the external supply voltage 3-5
A single V power supply can be used, and an internal booster circuit can be sufficient. Therefore, an external booster circuit becomes unnecessary,
The device becomes smaller. Further, since the memory transistor has a one-transistor / one-cell structure, and the memory transistors adjacent in the column direction share the drain region, the cell area is reduced, which contributes to high integration to some extent.
【００１５】ところで、次世代の装置に対応するために
は、さらなる高集積化が必要となっている。しかしなが
ら、上記不揮発性記憶装置では、ビットラインとドレイ
ン領域とのコンタクトをとっているため、いかに素子を
微細化したとしても、必ずコンタクトマージンを確保す
る必要がある。つまり、このコンタクトマージン分だけ
セル面積を縮小できず、次世代装置に対応できない。By the way, in order to support the next-generation devices, higher integration is required. However, in the above nonvolatile memory device, since the bit line and the drain region are in contact with each other, it is necessary to ensure the contact margin no matter how the element is miniaturized. That is, the cell area cannot be reduced by this contact margin, and it cannot be applied to the next-generation device.
【００１６】上記に対処するため、近年では基板上で不
純物拡散層とのコンタクトをとらない、いわゆるＦＡＣ
Ｅ(Flash Array Contactless EPROM) 構造が提案されて
いる。このＦＡＣＥ構造では、コンタクトを必要としな
いので、次世代装置に十分に対応できるとされている。
そこで、上記不揮発性記憶装置をＦＡＣＥ構造とする
と、図９に示すような構成となる。図９はＦＡＣＥ構造
を有する不揮発性記憶装置の構成を示しており、同図
（ａ）はパッシベーション膜を剥がした状態を示す平面
図、同図（ｂ）は同図（ａ）のII−II線断面図である。
この不揮発性記憶装置では、Ｐ型シリコン基板１０の表
面層に、図９（ａ）（メモリセル２Ａ，２Ｂのみ現れて
いる。）に示すように、行方向Ｘに隣接するメモリトラ
ンジスタ同士のソース領域及びドレイン領域となるＮ型
不純物拡散層２１，２２，２３が、基板３０上でコンタ
クトをとることなく所定の間隔をあけて形成されてい
る。In order to deal with the above, in recent years, the so-called FAC, which does not make contact with the impurity diffusion layer on the substrate, is used.
An E (Flash Array Contactless EPROM) structure has been proposed. Since this FACE structure does not require a contact, it is said that it can sufficiently support the next-generation device.
Therefore, if the nonvolatile memory device has a FACE structure, the structure is as shown in FIG. 9A and 9B show the configuration of a nonvolatile memory device having a FACE structure. FIG. 9A is a plan view showing a state in which the passivation film is removed, and FIG. 9B is a II-II line in FIG. 9A. It is a line sectional view.
In this nonvolatile memory device, as shown in FIG. 9A (only the memory cells 2A and 2B are shown) on the surface layer of the P-type silicon substrate 10, sources of memory transistors adjacent to each other in the row direction X are formed. N-type impurity diffusion layers 21, 22, and 23, which will be regions and drain regions, are formed on the substrate 30 with a predetermined space therebetween without making a contact.
【００１７】各不純物拡散層２１，２２，２３は、図９
（ａ）に示すように、列方向Ｙに沿って延ばされてお
り、予め定める箇所で基板３０の裏側からコンタクトが
とられている。つまり、図において左端の不純物拡散層
２１は、列方向Ｙに沿って配列するメモリセル２Ａ，２
Ｃ及び図示しないメモリセルで共有されてビットライン
ＢＬ１となっている。不純物拡散層２２は、列方向Ｙに
沿って配列するメモリセル２Ａ，２Ｃ及び２Ｂ，２Ｄで
共有されてビットラインＢＬ２となっている。右端の不
純物拡散層２３は、列方向Ｙに沿って配列するメモリセ
ル２Ｂ，２Ｄ及び図示しないメモリセルで共有されてビ
ットラインＢＬ３となっている。なお、その他の構成
は、図７に示した不揮発性記憶装置と同様である。The impurity diffusion layers 21, 22, 23 are shown in FIG.
As shown in (a), it extends along the column direction Y, and contacts are made from the back side of the substrate 30 at predetermined locations. In other words, the impurity diffusion layer 21 at the left end in the drawing has the memory cells 2A, 2 arranged in the column direction Y.
The bit line BL1 is shared by C and a memory cell (not shown). The impurity diffusion layer 22 is shared by the memory cells 2A, 2C and 2B, 2D arranged in the column direction Y to form a bit line BL2. The impurity diffusion layer 23 at the right end is shared by the memory cells 2B and 2D arranged along the column direction Y and a memory cell (not shown) to form a bit line BL3. The rest of the configuration is similar to that of the nonvolatile memory device shown in FIG. 7.
【００１８】図１０は上記ＦＡＣＥ構造を有する不揮発
性記憶装置の電気的構成を示す等価回路図である。同図
を参照して、行方向Ｘに沿って配列するメモリトランジ
スタ１Ａ，１ＢのコントロールゲートＣＧには、ワード
ラインＷＬ１が接続されており、同様に、行方向Ｘに沿
って配列するメモリトランジスタ１Ｃ，１Ｄのコントロ
ールゲートＣＧには、ワードラインＷＬ２が接続されて
いる。FIG. 10 is an equivalent circuit diagram showing an electrical configuration of the nonvolatile memory device having the FACE structure. Referring to the figure, the word line WL1 is connected to the control gates CG of the memory transistors 1A and 1B arranged in the row direction X, and similarly, the memory transistors 1C arranged in the row direction X are connected. , 1D control gate CG is connected to word line WL2.
【００１９】ワードラインＷＬ１に沿って配列するメモ
リトランジスタは、隣接するメモリトランンジスタのソ
ースＳ−ドレインＤ同士が接続されてアレー状につなが
っている。同様に、ワードラインＷＬ２に沿って配列す
るメモリトランジスタも、アレー状につながっている。
図において左端のメモリトランジスタ１ＡのソースＳ
と、図示しないメモリトランジスタのドレインとの接続
中間点、及び左端のメモリトランジスタ１ＣのソースＳ
と、図示しないメモリトランジスタのドレインとの接続
中間点には、ビットラインＢＬ１が接続されている。メ
モリトランジスタ１ＡのドレインＤと、メモリトランジ
スタ１ＢのソースＳとの接続中間点、及びメモリトラン
ジスタ１ＣのドレインＤと、メモリトランジスタ１Ｄの
ソースＳとの接続中間点には、ビットラインＢＬ２が接
続されている。図において右端のメモリトランジスタ１
Ｂのドレインと、図示しないメモリトランジスタのソー
スとの接続中間点、及び左端のメモリトランジスタ１Ｄ
のドレインＤと、図示しないメモリトランジスタのソー
スとの接続中間点には、ビットラインＢＬ３が接続され
ている。In the memory transistors arranged along the word line WL1, the sources S and drains D of the adjacent memory transistors are connected to each other and connected in an array. Similarly, the memory transistors arranged along the word line WL2 are also connected in an array.
The source S of the memory transistor 1A at the left end in the figure
And a connection midpoint between the drain of the memory transistor (not shown) and the source S of the memory transistor 1C at the left end
The bit line BL1 is connected to a connection intermediate point with the drain of a memory transistor (not shown). The bit line BL2 is connected to the connection midpoint between the drain D of the memory transistor 1A and the source S of the memory transistor 1B and the connection midpoint between the drain D of the memory transistor 1C and the source S of the memory transistor 1D. There is. Memory transistor 1 at the right end in the figure
The middle point of connection between the drain of B and the source of the memory transistor (not shown), and the memory transistor 1D at the left end
A bit line BL3 is connected to a connection intermediate point between the drain D of the memory cell and the source of a memory transistor (not shown).
【００２０】しかしながら、上記不揮発性記憶装置で
は、表１に示す駆動方法で情報の書込を行うと、書込選
択性がなくなり、選択メモリセルとワードラインを共有
している非選択メモリセルに書込ディスターブが発生す
る。すなわち、図１０に示すように、例えば情報の書込
時にメモリセル２Ａを選択した場合には、ワードライン
ＷＬ１に対して−７Ｖが、ビットラインＢＬ１，ＢＬ３
に対して０Ｖが、ビットラインＢＬ２に対して５Ｖがそ
れぞれ印加されることになる。そのため、非選択のメモ
リセル２Ｂも、選択されたメモリセル２Ａと同様の電圧
条件で印加される。したがって、メモリセル２Ｂ内のメ
モリトランジスタ１ＢのフローティングゲートＦＧに蓄
積されているエレクトロンが、ＦＮトンネリングにより
ソースＳ側に引き抜かれる。その結果、非選択のメモリ
セル２Ｂ内に、誤って情報の書込が行われてしまう。However, in the above nonvolatile memory device, when information is written by the driving method shown in Table 1, the write selectivity is lost, and the non-selected memory cell sharing the word line with the selected memory cell is lost. Write disturb occurs. That is, as shown in FIG. 10, for example, when the memory cell 2A is selected at the time of writing information, -7V is applied to the bit lines BL1 and BL3 with respect to the word line WL1.
0V and 5V are applied to the bit line BL2. Therefore, the non-selected memory cell 2B is also applied under the same voltage condition as that of the selected memory cell 2A. Therefore, the electrons accumulated in the floating gate FG of the memory transistor 1B in the memory cell 2B are extracted to the source S side by FN tunneling. As a result, information is erroneously written in the unselected memory cell 2B.
【００２１】本発明は、上記に鑑み、情報の書込時のデ
ィスターブの発生を防止して書込選択性を確保しつつ、
セル面積を縮小できる不揮発性記憶装置の提供を目的と
する。In view of the above, the present invention prevents disturb during writing of information and secures write selectivity,
An object is to provide a non-volatile memory device that can reduce the cell area.
【００２２】[0022]
【課題を解決するための手段及び作用】上記目的を達成
するための、本発明による不揮発性記憶装置は、予め定
める第１の導電型式をした半導体基板上に、電荷を注入
したり、取り出したりすることで情報の記憶を行う、メ
モリトランジスタからなる複数のメモリセルが、行方向
及び列方向に沿ってマトリクス状に配列形成されている
ものであって、上記半導体基板の表面層に、所定の間隔
をあけて列方向に沿って形成され、行方向に隣接するメ
モリトランジスタ同士のソース領域及びドレイン領域と
なり、かつ列方向に沿って配列するメモリセルで共有さ
れたビットラインとなっている、上記第１の導電型式と
は反対の第２の導電型式をした複数の不純物拡散層と、
上記隣合う不純物拡散層で挟まれるように生じる各チャ
ネル領域上に、ソース領域と所定のオフセット間隔をあ
けて形成され、チャネル領域で発生した電荷を通過させ
得るトンネル絶縁膜と、上記各トンネル絶縁膜上に形成
され、トンネル絶縁膜を通過してきた電荷を蓄積する電
荷蓄積層と、上記各電荷蓄積層上に形成されたメモリゲ
ートと、上記各チャネル領域の残りの領域上に、チャネ
ル領域、並びに電荷蓄積層及びメモリゲートと絶縁状態
で形成されたサイドウォールゲートと、上記各サイドウ
ォールゲート及びメモリゲート上に、行方向に沿って形
成され、かつ行方向に沿って配列するメモリセルで共有
されており、行方向に隣接するメモリトランジスタのコ
ントロールゲート及びサイドウォールゲートに所定の制
御電圧が印加できるようになっているワードラインとを
含むものである。In order to achieve the above object, a nonvolatile memory device according to the present invention has a first conductivity type semiconductor substrate having a predetermined first conductivity type. A plurality of memory cells each including a memory transistor for storing information by doing so are arranged in a matrix along the row direction and the column direction. The bit lines are formed along the column direction at intervals, serve as a source region and a drain region of memory transistors adjacent to each other in the row direction, and serve as a bit line shared by memory cells arranged along the column direction. A plurality of impurity diffusion layers having a second conductivity type opposite to the first conductivity type;
A tunnel insulating film formed on each channel region formed so as to be sandwiched between the adjacent impurity diffusion layers with a predetermined offset distance from the source region and allowing passage of charges generated in the channel region, and each tunnel insulating film. A charge storage layer formed on the film for storing charges that have passed through the tunnel insulating film, a memory gate formed on each charge storage layer, a channel region on the remaining region of each channel region, And a sidewall gate formed in an insulating state from the charge storage layer and the memory gate, and shared by the memory cells formed on the sidewall gate and the memory gate in the row direction and arranged in the row direction. Therefore, a predetermined control voltage can be applied to the control gates and sidewall gates of the memory transistors adjacent in the row direction. It is intended to include the word line that is so.
【００２３】上記構成において、基板上で不純物拡散層
とのコンタクトをとらない、いわゆるＦＡＣＥ構造を有
しているため、コンタクトマージンを確保する必要がな
く、しかも１トランジスタ／１セル構造を有しているの
で、セル面積を大幅に縮小することができる。上記不揮
発性記憶装置は、さらに情報の消去時に、全てのワード
ラインに対して基板と同一極性の高電圧を印加すると共
に、全てのビットラインを接地電位として、全てのメモ
リセル内のメモリトランジスタのメモリゲート−基板間
にＦＮトンネル電流を発生させ、このＦＮトンネル電流
により電荷蓄積層に電荷を一括注入する消去手段と、情
報の書込時に、情報の書込を行うメモリセルが接続され
ているワードラインに対して、メモリトランジスタのサ
イドウォールゲート直下の基板表面を反転させずにオフ
セット領域を形成し得る、不純物拡散層と同一極性の高
電圧を印加し、情報の書込を行うメモリセルを選択する
ため、当該メモリセル内のメモリトランジスタのドレイ
ン領域が接続されているビットラインに対して書込電圧
を印加すると共に、その他のワードライン及びビットラ
インを接地電位として、ＦＮトンネリングにより、選択
されたメモリセル内のメモリトランジスタの電荷蓄積層
に蓄積されている電荷をドレイン領域側に引き抜く書込
手段と、情報の読出時に、情報の読出を行うメモリセル
が接続されているワードラインに対して、メモリトラン
ジスタのサイドウォールゲート直下の基板表面が反転し
得るセンス電圧を印加し、情報の読出を行うメモリセル
を選択するため、当該メモリセル内のメモリトランジス
タのソース領域が接続されているビットラインを接地電
位とすると共に、ドレイン領域が接続されているビット
ラインに対してセル電流が発生し得る読出電圧を印加し
ておき、その他のワードラインを接地電位とし、その他
のビットラインを開放状態とする読出手段とを備えてい
るものである。In the above structure, since there is a so-called FACE structure which does not make contact with the impurity diffusion layer on the substrate, it is not necessary to secure a contact margin, and moreover, it has a 1-transistor / 1-cell structure. Therefore, the cell area can be significantly reduced. The above nonvolatile memory device further applies a high voltage of the same polarity as that of the substrate to all the word lines at the time of erasing information, and sets all the bit lines to the ground potential so that the memory transistors in all the memory cells are An erasing unit that generates an FN tunnel current between the memory gate and the substrate and collectively injects charges into the charge storage layer by this FN tunnel current is connected to a memory cell that writes information when writing information. A memory cell for writing information by applying a high voltage of the same polarity as that of the impurity diffusion layer, which can form an offset region without inverting the substrate surface immediately below the sidewall gate of the memory transistor, to the word line. For selection, a write voltage is applied to the bit line connected to the drain region of the memory transistor in the memory cell. At the same time, other word lines and bit lines are set to the ground potential, and by FN tunneling, writing means for drawing out the charges accumulated in the charge accumulation layer of the memory transistor in the selected memory cell to the drain region side, and information writing. At the time of reading, a sense voltage that can invert the substrate surface directly under the sidewall gate of the memory transistor is applied to the word line to which the memory cell for reading information is connected, and the memory cell for reading information is selected. Therefore, the bit line connected to the source region of the memory transistor in the memory cell is set to the ground potential, and the read voltage capable of generating the cell current is applied to the bit line connected to the drain region. Set other word lines to ground potential and open other bit lines. In which and a reading means for.
【００２４】情報の書込に際して、予め全てメモリセル
内のメモリトランジスタの電荷蓄積層に、電荷を一括注
入して消去状態とおく。各メモリトランジスタは、ソー
ス領域に対してオフセット配置された電荷蓄積層及びメ
モリゲートと、オフセット領域上に配置されたサイドウ
ォールゲートとに分割されており、両ゲートに対して所
定の制御電圧が印加されるようになっている。そのた
め、情報の書込時には、書込手段により、選択されたメ
モリセル内のメモリトランジスタ、及び選択メモリセル
とワードラインを共有している非選択メモリセル内のメ
モリトランジスタの各メモリゲート及びサイドウォール
ゲートには、不純物拡散層と同一極性の高電圧が印加さ
れることになる。それによって、各サイドウォールゲー
ト直下の基板の表面は、反転せず、オフセット領域が形
成される。When writing information, all the charges are previously injected into the charge storage layers of the memory transistors in the memory cell so as to be in the erased state. Each memory transistor is divided into a charge storage layer and a memory gate arranged offset with respect to the source region, and a sidewall gate arranged on the offset region, and a predetermined control voltage is applied to both gates. It is supposed to be done. Therefore, at the time of writing information, the memory gate and the sidewall of the memory transistor in the selected memory cell and the memory transistor in the non-selected memory cell sharing the word line with the selected memory cell are written by the writing unit. A high voltage having the same polarity as that of the impurity diffusion layer is applied to the gate. As a result, the surface of the substrate immediately below each sidewall gate is not inverted and an offset region is formed.
【００２５】このとき、選択メモリセル内のメモリトラ
ンジスタでは、ＦＮトンネリングにより電荷蓄積層内の
電荷がドレイン領域側に引き抜かれる。その結果、選択
メモリトランジスタは、電荷蓄積層内に電荷が蓄積され
ていない書込状態となる。一方、選択メモリセルとワー
ドラインを共有している非選択メモリセルでは、書込電
圧が印加されているものの、非選択メモリトランジスタ
のソース領域側にはオフセット領域が形成されているた
め、電荷蓄積層−ソース領域間でＦＮトンネル機構が働
かない。その結果、電荷蓄積層内に電荷が蓄積されたま
まとなり、消去状態を保つ。つまり、非選択メモリセル
に書込ディスターブが発生せず、誤って情報が書込まれ
ることはない。At this time, in the memory transistor in the selected memory cell, the charge in the charge storage layer is extracted to the drain region side by FN tunneling. As a result, the selected memory transistor is in a write state in which no charge is stored in the charge storage layer. On the other hand, in the non-selected memory cell sharing the word line with the selected memory cell, the write voltage is applied, but since the offset region is formed on the source region side of the non-selected memory transistor, charge accumulation is performed. The FN tunnel mechanism does not work between the layer and source regions. As a result, the charge remains stored in the charge storage layer, and the erased state is maintained. That is, the write disturb does not occur in the non-selected memory cell, and the information is not written by mistake.
【００２６】情報の消去時には、消去手段により、全て
のメモリトランジスタのメモリゲートには不純物拡散層
と同一極性の高電圧がかけられる結果、メモリゲート−
基板間にＦＮトンネル電流が発生する。これに伴って、
電荷蓄積層内に電荷が全体的に注入される。その結果、
全てのメモリトランジスタは、電荷蓄積層内に電荷が蓄
積されている消去状態となる。このように、ＦＮトンネ
ル電流により電荷蓄積層内に電荷を全体的に注入させる
ことで、情報の消去を行っているため、トンネル絶縁膜
の劣化を防止でき、書換回数が増加すると共に、書換速
度も速くなる。At the time of erasing information, the erasing means applies a high voltage of the same polarity as that of the impurity diffusion layer to the memory gates of all the memory transistors.
An FN tunnel current is generated between the substrates. With this,
The charges are totally injected into the charge storage layer. as a result,
All memory transistors are in an erased state in which charges are stored in the charge storage layer. Since information is erased by totally injecting charges into the charge storage layer by the FN tunnel current in this way, deterioration of the tunnel insulating film can be prevented, the number of rewrites can be increased, and the rewrite speed can be increased. Also becomes faster.
【００２７】情報の読出時には、選択メモリセル、及び
選択メモリセルとワードラインを共有している非選択メ
モリセル内のメモリトランジスタの各メモリゲート及び
サイドウォールゲートには、センス電圧が印加される。
そのため、各サイドウォールゲート直下の基板の表面
は、反転し、反転層が生じる。このとき、選択メモリセ
ル内のメモリトランジスタでは、電荷蓄積層に電荷が蓄
積されていない書込状態にあれば、メモリゲートに印加
されているセンス電圧の影響が電荷蓄積層直下の基板表
面まで到達する。そのため、電荷蓄積層直下の基板表面
が反転し、基板表面に電荷が誘起される。これに伴い、
誘起された電荷と反転層とが接続する。その結果、ソー
ス領域−ドレイン領域間が導通し、チャネルが形成され
る。つまり、選択メモリセルに電流が流れる。一方、非
選択メモリトランジスタの電荷蓄積層に電荷が蓄積され
ている消去状態であれば、メモリゲートに印加されるセ
ンス電圧の影響が電荷蓄積層内に蓄積されている電荷に
より遮断され、電荷蓄積層直下の基板表面まで到達しな
い。その結果、ソース領域−ドレイン領域間が導通せ
ず、チャネルが形成されない。つまり、非選択メモリセ
ルに電流が流れない。このように、オフセット領域の反
転を利用して情報の読出を行えるので、読出速度は速く
なる。At the time of reading information, a sense voltage is applied to each memory gate and sidewall gate of the selected memory cell and the memory transistor in the non-selected memory cell sharing the word line with the selected memory cell.
Therefore, the surface of the substrate immediately below each sidewall gate is inverted, and an inversion layer is generated. At this time, in the memory transistor in the selected memory cell, the influence of the sense voltage applied to the memory gate reaches the surface of the substrate immediately below the charge storage layer as long as the charge storage layer is in a write state in which charges are not stored. To do. Therefore, the substrate surface immediately below the charge storage layer is inverted, and charges are induced on the substrate surface. With this,
The induced charges are connected to the inversion layer. As a result, conduction is established between the source region and the drain region, and a channel is formed. That is, a current flows through the selected memory cell. On the other hand, in the erased state in which charges are stored in the charge storage layer of the non-selected memory transistor, the influence of the sense voltage applied to the memory gate is blocked by the charges stored in the charge storage layer, and Does not reach the substrate surface directly below the layer. As a result, there is no conduction between the source region and the drain region, and no channel is formed. That is, no current flows through the non-selected memory cell. In this way, since the information can be read by utilizing the inversion of the offset area, the reading speed is increased.
【００２８】[0028]
【実施例】以下、本発明の一実施例を図１ないし図６に
基づき詳述する。図１は本発明の一実施例に係る不揮発
性記憶装置の構成を示しており、同図（ａ）はパッシベ
ーション膜を剥した状態を示す平面図、同図（ｂ）は同
図（ａ）のIV−IV線断面図である。同図を参照しつつ、
本実施例に係る不揮発性記憶装置の構成について説明す
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described in detail below with reference to FIGS. FIG. 1 shows a configuration of a nonvolatile memory device according to an embodiment of the present invention. FIG. 1A is a plan view showing a state in which a passivation film is removed, and FIG. FIG. 4 is a sectional view taken along line IV-IV of FIG. Referring to the figure,
The configuration of the nonvolatile memory device according to this embodiment will be described.
【００２９】本実施例の不揮発性記憶装置は、図１
（ａ）に示すように、Ｐ型シリコン基板３０上に、メモ
リトランジスタ１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０
Ｅ，１０Ｆのみからなるメモリセル２０Ａ，２０Ｂ，２
０Ｃ，２０Ｄ，２０Ｅ，２０Ｆが、行方向Ｘ及び列方向
Ｙに沿って配列形成されている。シリコン基板３０の表
面層には、図１（ｂ）（メモリセル２０Ａ，２０Ｂ，２
０Ｃのみ現れている。）に示すように、行方向Ｘに隣接
するメモリトランジスタ同士のソース領域及びドレイン
領域となるＮ型不純物拡散層３１，３２が、所定の間隔
をあけて形成されている。不純物拡散層３１，３２は、
Ｎ+ 層３１ａ，３２ａと、Ｎ+ 層３１ａ，３２ａを囲む
Ｎ- 層３１ｂ，３２ｂとからなる、いわゆる二重拡散構
造を有している。また、図において左側の不純物拡散層
３１は、図１（ａ）に示すように、列方向Ｙに沿って延
ばされており、列方向Ｙに沿って配列するメモリセル２
０Ａ，２０Ｄ及び２０Ｂ，２０Ｅで共有されたビットラ
インＢＬ１となっている。同様に、右側の不純物拡散層
３２も列方向Ｙに沿って延ばされており、列方向Ｙに沿
って配列するメモリセル２０Ｂ，２０Ｅ及び２０Ｃ，２
０Ｆで共有されたビットラインＢＬ２となっている。The nonvolatile memory device of this embodiment is shown in FIG.
As shown in (a), the memory transistors 10A, 10B, 10C, 10D, 10 are formed on the P-type silicon substrate 30.
Memory cells 20A, 20B, 2 consisting only of E, 10F
0C, 20D, 20E, and 20F are arrayed along the row direction X and the column direction Y. The surface layer of the silicon substrate 30 has a structure shown in FIG. 1B (memory cells 20A, 20B, 2
Only 0C appears. ), The N-type impurity diffusion layers 31 and 32, which are the source region and the drain region of the memory transistors adjacent to each other in the row direction X, are formed with a predetermined interval. The impurity diffusion layers 31 and 32 are
N + layer 31a, and 32a, the N + layer 31a, surrounding the 32a N - layer 31b, consisting of 32b, has a so-called double diffusion structure. Further, as shown in FIG. 1A, the impurity diffusion layer 31 on the left side of the drawing extends in the column direction Y, and the memory cells 2 arranged in the column direction Y are arranged.
The bit line BL1 is shared by 0A, 20D and 20B, 20E. Similarly, the impurity diffusion layer 32 on the right side also extends in the column direction Y, and the memory cells 20B, 20E and 20C, 2 arranged in the column direction Y are arranged.
The bit line BL2 is shared by 0F.
【００３０】不純物拡散層３１，３２で挟まれるように
生じる各チャネル領域３３上には、図１（ｂ）に示すよ
うに、ソース領域と所定のオフセット間隔をあけてトン
ネル酸化膜３４が形成されている。トンネル酸化膜３４
は、チャネル領域３３で発生した電荷をトンネルさせる
ものである。それゆえ、トンネル酸化膜３３は、ＳｉＯ
2 からなり、その膜厚は、電荷をトンネルさせ得るよ
う、例えば１００Å程度に極めて薄く設定されている。As shown in FIG. 1B, a tunnel oxide film 34 is formed on each channel region 33 formed so as to be sandwiched between the impurity diffusion layers 31 and 32 with a predetermined offset distance from the source region. ing. Tunnel oxide film 34
Is for tunneling charges generated in the channel region 33. Therefore, the tunnel oxide film 33 is formed of SiO 2.
The film thickness is 2 and the film thickness is set to be extremely thin, for example, about 100 Å so that the charges can be tunneled.
【００３１】各トンネル酸化膜３４上には、フローティ
ングゲート３５が形成されている。フローティングゲー
ト３５は、トンネル酸化膜３４をトンネルしてきた電荷
を蓄積するものであって、例えばＡｓ、Ｐ等を高濃度に
ドープして低抵抗化したポリシリコンからなる。また、
各フローティングゲート３５は、図１（ａ）に示すよう
に、島状に配置されている。A floating gate 35 is formed on each tunnel oxide film 34. The floating gate 35 is for accumulating charges that have tunneled through the tunnel oxide film 34, and is made of, for example, polysilicon in which As, P and the like are doped at a high concentration to reduce the resistance. Also,
The floating gates 35 are arranged in an island shape as shown in FIG.
【００３２】各フローティングゲート３５上には、図１
（ｂ）に示すように、ＯＮＯ膜３６が形成されている。
ＯＮＯ膜３６は、電荷をフローティングゲート３６内に
長時間閉じ込めておくためのものであって、Ｓｉ3 Ｎ4
膜を上下からＳｉＯ2 膜でサンドイッチした構造を有し
ている。最下層のＳｉＯ2 膜の膜厚は１２０Å程度に、
Ｓｉ3 Ｎ4 膜の膜厚は２００Å程度に、最上層のＳｉＯ
2 膜の膜厚は５０Å程度にそれぞれ設定されている。On each floating gate 35, FIG.
As shown in (b), the ONO film 36 is formed.
The ONO film 36 is for confining charges in the floating gate 36 for a long time, and is made of Si 3 N 4
It has a structure in which the film is sandwiched from above and below with a SiO 2 film. The film thickness of the bottom SiO 2 film is about 120Å,
The film thickness of the Si 3 N 4 film is about 200Å, and the uppermost SiO
The thickness of the two films is set to about 50Å.
【００３３】ＯＮＯ膜３６上には、コントロールゲート
３７が形成されている。各コントロールゲート３７は、
例えばＡｓ、Ｐ等を高濃度にドープして低抵抗化したポ
リシリコンからなり、図１（ａ）に示すように、島状に
配置されている。各チャネル領域３３の残りの領域上に
は、図１（ｂ）に示すように、チャネル領域３３、並び
にフローティングゲート３５、ＯＮＯ膜３６及びコント
ロールゲート３７と絶縁状態でサイドウォールゲート３
８が形成されている。サイドウォールゲート３８は、例
えばＡｓ、Ｐ等を高濃度にドープして低抵抗化したポリ
シリコンからなり、図１（ａ）に示すように、島状に配
置されている。A control gate 37 is formed on the ONO film 36. Each control gate 37
For example, it is made of polysilicon having a low resistance by being heavily doped with As, P or the like, and is arranged in an island shape as shown in FIG. On the remaining region of each channel region 33, as shown in FIG. 1B, the side wall gate 3 is insulated from the channel region 33, the floating gate 35, the ONO film 36 and the control gate 37.
8 is formed. The sidewall gate 38 is made of, for example, polysilicon in which As, P or the like is doped at a high concentration to reduce the resistance, and is arranged in an island shape as shown in FIG.
【００３４】各メモリトランジスタ１０Ａ，１０Ｂ，１
０Ｃ，１０Ｄ，１０Ｅ，１０Ｆ間には、図１（ｂ）に示
すように、各コントロールゲート３７及びサイドウォー
ルゲート３８の上面を露出させた状態で層間絶縁膜３９
が充たされている。それゆえ、各フローティングゲート
３５は、絶縁膜で囲まれ、外部と接続がとられていな
い。層間絶縁膜３９は、ＰドープのＳｉＯ2 であるＰＳ
Ｇ(phosho-silicate-glass) 中にＢを混入したＢＰＳＧ
(bron-phosho-silicate-glass)等からなる。Each memory transistor 10A, 10B, 1
Between 0C, 10D, 10E, and 10F, as shown in FIG. 1B, the interlayer insulating film 39 is formed with the upper surfaces of the control gates 37 and the sidewall gates 38 exposed.
Is filled. Therefore, each floating gate 35 is surrounded by an insulating film and is not connected to the outside. The interlayer insulating film 39 is made of P-doped SiO 2 PS
BPSG with B mixed in G (phosho-silicate-glass)
(bron-phosho-silicate-glass) etc.
【００３５】メモリトランジスタ１０Ａ，１０Ｂ，１０
Ｃのコントロールゲート３７及びサイドウォールゲート
３８上には、ワードラインＷＬ１が形成されている。ワ
ードラインＷＬ１は、行方向Ｘに沿って延ばされてお
り、行方向Ｘに配列するメモリセル２０Ａ，２０Ｂ，２
０Ｃで共有されている。同様に、メモリトランジスタ１
０Ｄ，１０Ｅ，１０Ｆのコントロールゲート３７及びサ
イドウォールゲート３８上には、図１（ａ）に示すよう
に、ワードラインＷＬ２が行方向Ｘに沿って延ばされて
形成されており、行方向Ｘに配列するメモリセル２０
Ｄ，２０Ｅ，２０Ｆで共有されている。ワードラインＷ
Ｌ１，ＷＬ２は、例えばタングステンポリサイド等の配
線材料でできている。つまり、各メモリトランジスタ１
０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，１０Ｆのゲー
トは、ソース領域に対してオフセット配置されたフロー
ティングゲート３５及びコントロールゲート３７と、オ
フセット領域上に配置されたサイドウォールゲート３８
とに分割されており、情報の書込、消去及び読出の際
に、両ゲート３７，３８に対して所定のコントロール電
圧が印加されるようになっている。Memory transistors 10A, 10B, 10
A word line WL1 is formed on the C control gate 37 and the sidewall gate 38. The word line WL1 extends in the row direction X, and the memory cells 20A, 20B, 2 arranged in the row direction X are arranged.
It is shared with 0C. Similarly, the memory transistor 1
On the control gates 37 and the sidewall gates 38 of 0D, 10E, and 10F, as shown in FIG. 1A, the word line WL2 is formed so as to extend along the row direction X. Memory cells 20 arranged in rows
It is shared by D, 20E, and 20F. Word line W
L1 and WL2 are made of a wiring material such as tungsten polycide. That is, each memory transistor 1
The gates of 0A, 10B, 10C, 10D, 10E, and 10F are a floating gate 35 and a control gate 37 that are arranged offset with respect to the source region, and a sidewall gate 38 that is arranged on the offset region.
Is divided into two sections, and a predetermined control voltage is applied to both gates 37 and 38 when writing, erasing and reading information.
【００３６】なお、図中×印は基板３０での表面リーク
電流を抑制するために打ち込まれたチャネルストップイ
オンを示している。このように、上記不揮発性記憶装置
は、基板３０上で不純物拡散層３１，３２とのコンタク
トをとらない、いわゆるＦＡＣＥ構造を有しているた
め、コンタクトマージンを確保する必要がなく、しかも
１トランジスタ／１セル構造を有しているため、セル面
積を大幅に縮小することができる。In the figure, the mark x indicates channel stop ions implanted to suppress the surface leakage current in the substrate 30. As described above, since the nonvolatile memory device has a so-called FACE structure that does not make contact with the impurity diffusion layers 31 and 32 on the substrate 30, it is not necessary to secure a contact margin and one transistor is used. Since it has a / 1 cell structure, the cell area can be significantly reduced.
【００３７】図２は不揮発性記憶装置の製造方法を工程
順に示す概略断面図であって、説明の便宜上、１つのメ
モリセルのみを示している。同図を参照しつつ、上記不
揮発性記憶装置の製造方法について説明する。まず、ト
ンネル酸化膜、フローティングゲート、ＯＮＯ膜及びコ
ントロールゲートを形成する。すなわち、図２（ａ）に
示すように、Ｐ型シリコン基板２０を熱酸化し、全面に
ＳｉＯ2 膜を成長させトンネル酸化膜３４を形成する。
続いて、ＬＰＣＶＤ(low pressure chemical vapor dep
osition)法により、トンネル酸化膜３４上に一層目のポ
リシリコン膜４０を堆積をする。さらに、ポリシリコン
膜４０上にＯＮＯ膜３６を積層する。続けて、ＬＰＣＶ
Ｄ法によりＯＮＯ膜３６上に二層目のポリシリコン膜４
１を堆積する。次に、二層目のポリシリコン膜４１上
に、レジストを島状に形成した後、このレジストをマス
クとして、レジストからはみ出た部分のポリシリコン膜
４１、ＯＮＯ膜３６及びにポリシリコン膜４０をエッチ
ングする。これにより、図２（ｂ）に示すように、フロ
ーティングゲート３５及びコントロールゲート３７が島
状に形成される。フローティングゲート３５及びコント
ロールゲート３７を形成した後、例えばＢ+ 等のチャネ
ルストップイオンを注入する。なお、マスクとして使用
したレジスとは用済みとなるので取り除く。FIG. 2 is a schematic cross-sectional view showing a method of manufacturing a nonvolatile memory device in the order of steps, showing only one memory cell for convenience of explanation. A method of manufacturing the nonvolatile memory device will be described with reference to FIG. First, a tunnel oxide film, a floating gate, an ONO film, and a control gate are formed. That is, as shown in FIG. 2A, the P-type silicon substrate 20 is thermally oxidized to grow a SiO 2 film on the entire surface to form a tunnel oxide film 34.
Next, LPCVD (low pressure chemical vapor dep
osition) method, a first-layer polysilicon film 40 is deposited on the tunnel oxide film 34. Further, the ONO film 36 is laminated on the polysilicon film 40. Continuing, LPCV
The second-layer polysilicon film 4 is formed on the ONO film 36 by the D method.
1 is deposited. Next, a resist is formed in the shape of an island on the second-layer polysilicon film 41, and then the polysilicon film 41, the ONO film 36, and the polysilicon film 40 in the portion protruding from the resist are formed using this resist as a mask. Etching. As a result, as shown in FIG. 2B, the floating gate 35 and the control gate 37 are formed in an island shape. After forming the floating gate 35 and the control gate 37, channel stop ions such as B + are implanted. Note that the resist used as the mask is already used and should be removed.
【００３８】上記ゲート形成工程が終了すると、サイド
ウォールゲートを形成する。すなわち、図２（ｃ）に示
すように、シリコン基板３０を熱酸化し、全面にＳｉＯ
2 膜４２を成長させる。続けて、ＬＰＣＶＤ法により、
全面にサイドウォールゲート形成用のポリシリコン膜を
堆積した後、コントロールゲート３７上のＳｉＯ2 膜５
２が露出するまでサイドウォールゲート形成用のポリシ
リコン膜をエッチバックし、フローティングゲート３
５、ＯＮＯ膜３６及びコントロールゲート３７の両側に
一対のサイドウォールを形成する。その後、一方のサイ
ドウォールを異方性エッチングする。この段階で残存し
たサイドウォールが、図２（ｄ）に示すように、サイド
ウォールゲート３８となる。When the gate forming process is completed, sidewall gates are formed. That is, as shown in FIG. 2C, the silicon substrate 30 is thermally oxidized to form SiO 2 on the entire surface.
2 The film 42 is grown. Then, by the LPCVD method,
After depositing a polysilicon film for forming a sidewall gate on the entire surface, the SiO 2 film 5 on the control gate 37 is deposited.
The polysilicon film for forming the sidewall gate is etched back until 2 is exposed, and the floating gate 3 is formed.
5, a pair of sidewalls is formed on both sides of the ONO film 36 and the control gate 37. Then, one side wall is anisotropically etched. The sidewall left at this stage becomes the sidewall gate 38, as shown in FIG.
【００３９】上記サイドウォールゲート形成工程が終了
すると、不純物拡散層を形成する。まず、図２（ｄ）に
示すように、コントロールゲート３７、ＯＮＯ膜３６及
びフローティングゲート３５をマスクとして、Ｐ+ を高
エネルギーをもってインプラする。続いて、コントロー
ルゲート３７、ＯＮＯ膜３６及びフローティングゲート
３５をマスクとして、Ａｓ+ を低エネルギーをもってイ
ンプラする。その後、所定時間アニールする。そうする
と、Ｎ+ 層３１ａ，３２ａ及びＮ- 層３１ｂ，３２ｂか
らなる不純物拡散層３１，３２が、自己整合的に列方向
に沿って形成される。When the side wall gate forming step is completed, an impurity diffusion layer is formed. First, as shown in FIG. 2D, P + is implanted with high energy using the control gate 37, the ONO film 36, and the floating gate 35 as a mask. Subsequently, As + is implanted with low energy using the control gate 37, the ONO film 36, and the floating gate 35 as a mask. After that, annealing is performed for a predetermined time. Then, the impurity diffusion layers 31 and 32 including the N + layers 31a and 32a and the N − layers 31b and 32b are formed in the column direction in a self-aligned manner.
【００４０】上記不純物拡散層形成工程が終了すると、
層間絶縁膜の形成及びメタライゼーションを行う。すな
わち、図２（ｅ）に示すように、ＣＶＤ(chemical vapo
r deposition) 法により、全面にＢＰＳＧを堆積した
後、コントロールゲート３７及びサイドウォールゲート
３８の上面が露出するまでＢＰＳＧをエッチバックして
層間絶縁膜３９を形成する。その後、ＰＶＤ(physical
vapor deposition) 法により、全面にタングステンポリ
サイドを堆積し、マスク合わせ及びＲＩＥを用いてタン
グステンポリサイドを行方向に沿ってストライプ状にパ
ターンニングする。その結果、図２（ｅ）に示すよう
に、ワードラインＷＬ１，ＷＬ２が行方向に沿って形成
される。When the impurity diffusion layer forming step is completed,
Interlayer insulating film formation and metallization are performed. That is, as shown in FIG. 2E, the CVD (chemical vapor
After the BPSG is deposited on the entire surface by the r deposition method, the BPSG is etched back until the upper surfaces of the control gate 37 and the sidewall gate 38 are exposed to form an interlayer insulating film 39. After that, PVD (physical
Vapor deposition) is used to deposit tungsten polycide on the entire surface, and the tungsten polycide is patterned in a stripe shape along the row direction using mask alignment and RIE. As a result, as shown in FIG. 2E, word lines WL1 and WL2 are formed along the row direction.
【００４１】上記層間絶縁膜形成工程及びメタライゼー
ションが終了すると、パッシベーション膜を形成する。
すなわち、図４（ｃ）に示すように、ＣＶＤ法により、
全面にＳｉ3 Ｎ4 等の絶縁物質を堆積して、パッシベー
ション膜４３を形成する。このとき、不純物拡散層３
１，３２のとこどころ（例えば、３２ビットおき）に、
Ａｌ等を埋め込んでコンタクトを裏打ちし、ボンディン
グワイヤーで接続する。When the above-mentioned interlayer insulating film forming step and metallization are completed, a passivation film is formed.
That is, as shown in FIG. 4C, by the CVD method,
An insulating material such as Si 3 N 4 is deposited on the entire surface to form a passivation film 43. At this time, the impurity diffusion layer 3
Wherever 1,32 (for example, every 32 bits),
The contacts are lined by embedding Al or the like, and connected with bonding wires.
【００４２】図３は不揮発性記憶装置の電気的構成を示
す等価回路図である。同図を参照して、行方向Ｘに沿っ
て配列するメモリトランジスタ１０Ａ，１０Ｂのコント
ロールゲートＣＧ及びサイドウォールゲートＳＧには、
ワードラインＷＬ１が接続されており、同様に、行方向
Ｘに沿って配列するメモリトランジスタ１０Ｃ，１０Ｄ
のコントロールゲートＣＧ及びサイドウォールゲートＳ
Ｇには、ワードラインＷＬ２が接続されている。FIG. 3 is an equivalent circuit diagram showing an electrical configuration of the nonvolatile memory device. Referring to the figure, the control gates CG and the sidewall gates SG of the memory transistors 10A and 10B arranged along the row direction X are
The word line WL1 is connected, and similarly, the memory transistors 10C and 10D arranged in the row direction X are arranged.
Control gate CG and sidewall gate S
The word line WL2 is connected to G.
【００４３】ワードラインＷＬ１に沿って配列するメモ
リトランジスタは、隣接するメモリトランンジスタのソ
ースＳ−ドレインＤ同士が接続されてアレー状につなが
っている。同様に、ワードラインＷＬ２に沿って配列す
るメモリトランジスタも、アレー状につながっている。
図において左端のメモリトランジスタ１０ＡのソースＳ
と、図示しないメモリトランジスタのドレインとの接続
中間点、及び左端のメモリトランジスタ１０Ｃのソース
Ｓと、図示しないメモリトランジスタのドレインとの接
続中間点には、ビットラインＢＬ１が接続されている。
メモリトランジスタ１０ＡのドレインＤと、メモリトラ
ンジスタ１０ＢのソースＳとの接続中間点、及びメモリ
トランジスタ１０ＣのドレインＤと、メモリトランジス
タ１０ＤのソースＳとの接続中間点には、ビットライン
ＢＬ２が接続されている。右端のメモリトランジスタ１
０Ｂのドレインと、図示しないメモリトランジスタのソ
ースとの接続中間点、及び左端のメモリトランジスタ１
０ＤのドレインＤと、図示しないメモリトランジスタの
ソースとの接続中間点には、ビットラインＢＬ３が接続
されている。In the memory transistors arranged along the word line WL1, the sources S and drains D of the adjacent memory transistors are connected to each other and are connected in an array. Similarly, the memory transistors arranged along the word line WL2 are also connected in an array.
The source S of the memory transistor 10A at the left end in the figure
A bit line BL1 is connected to the drain of the memory transistor (not shown) and the drain S of the memory transistor (not shown) to the drain S of the memory transistor 10C at the left end.
The bit line BL2 is connected to the connection midpoint between the drain D of the memory transistor 10A and the source S of the memory transistor 10B and the connection midpoint between the drain D of the memory transistor 10C and the source S of the memory transistor 10D. There is. Rightmost memory transistor 1
0B drain and the middle point of connection between the source of the memory transistor (not shown) and the leftmost memory transistor 1
A bit line BL3 is connected to a connection intermediate point between the drain D of 0D and the source of a memory transistor (not shown).
【００４４】ワードラインＷＬ１，ＷＬ２の一端（図に
おいて左側）には、Ｘ（正）デコーダ５１が接続されて
おり、他端にはＸ（負）デコーダ５２が接続されてい
る。Ｘデコーダ５１，５２は、情報の書込、消去及び読
出の際に、ワードラインＷＬ１，ＷＬ２に所定の電圧を
印加するものである。Ｘ（正）デコーダ５１には、正電
圧昇圧回路５３が接続されており、Ｘ（負）デコーダ５
２には、負電圧昇圧回路５４が接続されている。An X (positive) decoder 51 is connected to one end (left side in the drawing) of the word lines WL1 and WL2, and an X (negative) decoder 52 is connected to the other end. The X decoders 51 and 52 apply a predetermined voltage to the word lines WL1 and WL2 when writing, erasing and reading information. A positive voltage booster circuit 53 is connected to the X (positive) decoder 51, and the X (negative) decoder 5 is connected.
A negative voltage booster circuit 54 is connected to 2.
【００４５】ビットラインＢＬ１，ＢＬ２には、Ｙデコ
ーダ６０が接続されている。Ｙデコーダ６０は、情報の
書込、消去及び読出の際に、ビットラインＢＬ１，ＢＬ
２に対して所定の電圧を印加するものである。Ｙデコー
ダ６０の一端には、電圧発生器６１が接続されており、
他端にはセンスアンプ（ＳＡ）６２が接続されている。A Y decoder 60 is connected to the bit lines BL1 and BL2. The Y decoder 60 uses the bit lines BL1 and BL1 when writing, erasing and reading information.
A predetermined voltage is applied to 2. A voltage generator 61 is connected to one end of the Y decoder 60,
A sense amplifier (SA) 62 is connected to the other end.
【００４６】Ｘ（正）デコーダ５１、Ｘ（負）デコーダ
５２、正電圧昇圧回路５３、負電圧昇圧回路５４及びＹ
デコーダ６０は、制御回路７０から制御信号が与えら
れ、この制御信号により制御される。ここで、図３及び
表１を参照しつつ、上記不揮発性記憶装置における情報
の書込、消去及び読出の各動作について説明する。X (positive) decoder 51, X (negative) decoder 52, positive voltage booster circuit 53, negative voltage booster circuit 54 and Y
The decoder 60 receives a control signal from the control circuit 70 and is controlled by this control signal. Here, each operation of writing, erasing and reading of information in the nonvolatile memory device will be described with reference to FIG. 3 and Table 1.
【００４７】[0047]
【表２】 [Table 2]
【００４８】＜書込（ＷＲＩＴＥ）＞図３において、メ
モリセル２０Ａに情報の書込を行うとする。まず、情報
の書込に際し、予め全てのメモリセル２０Ａ，２０Ｂ，
２０Ｃ，２０Ｄ内のメモリトランジスタ１０Ａ，１０
Ｂ，１０Ｃ，１０ＤのフローティングゲートＦＧに、エ
レクトロンを一括注入して消去状態とする。そして、Ｘ
（負）デコーダ５２及び負電圧昇圧回路５４により、メ
モリセル２０Ａが接続されているワードラインＷＬ１に
対して−７Ｖを印加する。メモリセル２０Ａを選択する
ため、Ｙデコーダ６０により、メモリセル２０Ａ内のメ
モリトランジスタ１０ＡのソースＳが接続されているビ
ットラインＢＬ１に対して０Ｖを、ドレインＤが接続さ
れているビットラインＢＬ２に対して５Ｖをそれぞれ印
加する。また、Ｘ（正）デコーダ５１及びＹデコーダ６
０により、非選択のメモリセル２０Ｂ，２０Ｄが接続さ
れているワードラインＷＬ２、及び非選択のメモリセル
２０Ｃ，２０Ｄが接続されているビットラインＢＬ２０
に対して０Ｖをそれぞれ印加する。<Write (WRITE)> In FIG. 3, it is assumed that information is written in the memory cell 20A. First, when writing information, all the memory cells 20A, 20B,
Memory transistors 10A and 10 in 20C and 20D
Electrons are collectively injected into the floating gates FG of B, 10C and 10D to bring them into an erased state. And X
The (negative) decoder 52 and the negative voltage booster circuit 54 apply -7V to the word line WL1 to which the memory cell 20A is connected. In order to select the memory cell 20A, the Y decoder 60 applies 0V to the bit line BL1 connected to the source S of the memory transistor 10A in the memory cell 20A and to the bit line BL2 connected to the drain D. And 5 V are applied respectively. Further, the X (correct) decoder 51 and the Y decoder 6
0, the word line WL2 to which the non-selected memory cells 20B and 20D are connected and the bit line BL20 to which the non-selected memory cells 20C and 20D are connected.
0V is applied to each.
【００４９】そうすると、選択されたメモリセル２０Ａ
にあっては、そのメモリトランジスタ１０Ａのフローテ
ィングゲートＦＧに蓄積されているエレクトロンが、Ｆ
ＮトンネリングによりドレインＤ側に引き抜かれる。そ
の結果、メモリセル２０Ａは、情報の書込状態となる。
フローティングゲートにエレクトロンが蓄積されている
状態と、蓄積されていない状態とでは、ソース−ドレイ
ン間を導通させるために必要なゲート電圧が異なる。す
なわち、ソース−ドレイン間を導通させるためのしきい
値電圧ＶTHは、フローティングゲートのエレクトロンを
注入した状態で高いしきい値Ｖ１（例えば５Ｖ）をと
り、エレクトロンが未注入の状態で低いしきい値Ｖ２
（例えば２Ｖ）をとる。このように、しきい値電圧ＶTH
を２種類に設定することで「０」または「１」の２値デ
ータをメモリセルに記憶させることができる。 ＜消去（ＥＲＡＳＥ）＞情報の消去は一括して行われ
る。すなわち、Ｙデコーダ６０により、全てのビットラ
インＢＬ１，ＢＬ２，ＢＬ３に対して０Ｖを印加すると
共に、Ｘ（正）デコーダ５１及び正電圧昇圧回路５３に
より、全てのワードラインＷＬ１，ＷＬ２に対して２０
Ｖを印加する。Then, the selected memory cell 20A
In this case, the electrons accumulated in the floating gate FG of the memory transistor 10A are F
It is pulled out to the drain D side by N tunneling. As a result, the memory cell 20A is in the information writing state.
The gate voltage required for conduction between the source and drain differs between the state where electrons are accumulated in the floating gate and the state where electrons are not accumulated. That is, the threshold voltage V TH for conducting between the source and the drain has a high threshold value V1 (for example, 5 V) in a state where electrons in the floating gate are injected, and a low threshold in a state where electrons are not injected. Value V2
(For example, 2V). Thus, the threshold voltage V TH
It is possible to store binary data of “0” or “1” in the memory cell by setting 2 to. <Erase> Information is collectively erased. That is, the Y decoder 60 applies 0V to all the bit lines BL1, BL2, BL3, and the X (positive) decoder 51 and the positive voltage booster circuit 53 apply 20V to all the word lines WL1, WL2.
Apply V.
【００５０】そうすると、全てのメモリセル２０Ａ，２
０Ｂ，２０Ｃ，２０Ｄでは、メモリトランジスタ１０
Ａ，１０Ｂ，１０Ｃ，１０ＤのコントロールゲートＣＧ
−基板間にＦＮトンネル電流が発生し、このＦＮトンネ
ル電流によりフローティングゲートＦＧ内にエレクトロ
ンが注入される。その結果、全てのメモリセル２０Ａ，
２０Ｂ，２０Ｃ，２０Ｄは、情報の消去状態となる。 ＜読出（ＲＥＡＤ）＞図３において、メモリセル２０Ａ
に記憶されている情報の読出を行うとする。Ｘ（正）デ
コーダ５１により、メモリセル２０Ａが接続されている
ワードラインＷＬ１に対して３Ｖを印加する。メモリセ
ル２０Ａを選択するため、Ｙデコーダ６０により、メモ
リセル２０Ａ内のメモリトランジスタ１０ＡのソースＳ
が接続されているビットラインＢＬ１に対して０Ｖを、
ドレインＤに接続されているビットラインＢＬ２に対し
て１Ｖをそれぞれ印加する。また、Ｘ（正）デコーダ５
１により、非選択のメモリセル２０Ｃ，２０Ｄが接続さ
れているワードラインＷＬ２０に対して０Ｖを印加し、
Ｙデコーダ６０により、非選択のメモリセル２０Ｂ，２
０Ｄが接続されているビットラインＢＬ３を開放状態と
する。Then, all the memory cells 20A, 2A
In 0B, 20C and 20D, the memory transistor 10
Control gate CG of A, 10B, 10C, 10D
An FN tunnel current is generated between the substrates, and electrons are injected into the floating gate FG by this FN tunnel current. As a result, all memory cells 20A,
20B, 20C and 20D are in the erased state of information. <Read (READ)> In FIG. 3, the memory cell 20A
It is assumed that the information stored in is read. The X (positive) decoder 51 applies 3V to the word line WL1 to which the memory cell 20A is connected. In order to select the memory cell 20A, the source S of the memory transistor 10A in the memory cell 20A is selected by the Y decoder 60.
0V to the bit line BL1 connected to
1V is applied to the bit line BL2 connected to the drain D, respectively. Also, the X (correct) decoder 5
1 applies 0V to the word line WL20 to which the non-selected memory cells 20C and 20D are connected,
The Y decoder 60 allows the non-selected memory cells 20B, 2
The bit line BL3 to which 0D is connected is opened.
【００５１】そうすると、メモリセル２０Ａにあって
は、そのメモリトランジスタ１０Ａのフローティングゲ
ートＦＧにエレクトロンが蓄積されていない書込状態に
あると、メモリトランジスタ１０ＡのソースＳ−ドレイ
ンＤが導通し、チャネルが形成される。つまり、メモリ
セル２０Ａ内に電流が流れる。一方、メモリトランジス
タ１０ＡのフローティングゲートＦＧにエレクトロンが
蓄積されている消去状態にあると、メモリトランジスタ
１０ＡのソースＳ−ドレインＤが導通せず、チャネルが
形成されない。つまり、メモリセル２０Ａ内に電流が流
れない。この状態をデコーダ５１，６０及びセンスアン
プ６２でセンシングすることにより、メモリセル２０Ａ
に記憶されている情報の読出が達成される。Then, in the memory cell 20A, when the floating gate FG of the memory transistor 10A is in a written state in which electrons are not accumulated, the source S-drain D of the memory transistor 10A becomes conductive and the channel becomes It is formed. That is, a current flows in the memory cell 20A. On the other hand, in the erased state in which electrons are accumulated in the floating gate FG of the memory transistor 10A, the source S-drain D of the memory transistor 10A is not conductive and the channel is not formed. That is, no current flows in the memory cell 20A. By sensing this state with the decoders 51 and 60 and the sense amplifier 62, the memory cell 20A
The reading of the information stored in is achieved.
【００５２】ここで、センス電圧とは、上記しきい値電
圧ＶTHの２種類のＶ１，Ｖ２の中間的な電圧である。し
たがって、このセンス電圧を印加すると、フローティン
グゲートにエレクトロンが蓄積されているか否かで、ソ
ース−ドレイン間の導通／非導通が決定される。このよ
うに、情報の書換えに際し、ＦＮトンネリングを用いて
いるため、低電圧駆動が可能となる。Here, the sense voltage is an intermediate voltage between two types of V1 and V2 of the threshold voltage V TH . Therefore, when this sense voltage is applied, conduction / non-conduction between the source and drain is determined by whether or not electrons are accumulated in the floating gate. As described above, since FN tunneling is used for rewriting information, low voltage driving is possible.
【００５３】図４は書込時のメモリトランジスタの動作
原理を示す図、図５は消去時のメモリトランジスタの動
作原理を示す図、図６は読出時のメモリトランジスタの
動作原理を示す図である。図４ないし図６を参照しつ
つ、上記メモリトランジスタの動作原理について説明す
る。 ＜書込＞図３に示すメモリセル２０Ａに情報を書込むと
する。このとき、前述した如く、各メモリトランジスタ
は、ソース領域に対してオフセット配置されたフローテ
ィングゲート及びコントロールゲートと、オフセット領
域上に配置されたサイドウォールゲートとに分割されて
おり、両ゲートに対して所定のコントロール電圧が印加
されるようになっているので、図４（ａ）（ｂ）に示す
ように、選択されたメモリセル２０Ａ内のメモリトラン
ジスタ１０Ａ、及び選択メモリセル２０Ａとワードライ
ンＷＬ１を共有している非選択メモリセル２０Ｂ内のメ
モリトランジスタ１０Ｂの各コントロールゲート３７及
びサイドウォールゲート３８には、−７Ｖが印加される
ことになる。そのため、各サイドウォールゲート２３直
下の基板３０の表面は、反転せず、オフセット領域ＯＳ
が形成される。FIG. 4 is a diagram showing the operating principle of the memory transistor during writing, FIG. 5 is a diagram showing the operating principle of the memory transistor during erasing, and FIG. 6 is a diagram showing the operating principle of the memory transistor during reading. . The operation principle of the memory transistor will be described with reference to FIGS. <Write> Assume that information is written in the memory cell 20A shown in FIG. At this time, as described above, each memory transistor is divided into a floating gate and a control gate that are arranged offset with respect to the source region and a sidewall gate that is arranged on the offset region. Since a predetermined control voltage is applied, as shown in FIGS. 4A and 4B, the memory transistor 10A in the selected memory cell 20A, the selected memory cell 20A and the word line WL1 are connected to each other. -7V is applied to each control gate 37 and sidewall gate 38 of the memory transistor 10B in the shared non-selected memory cell 20B. Therefore, the surface of the substrate 30 immediately below each sidewall gate 23 does not invert, and the offset region OS
Is formed.
【００５４】このとき、選択メモリセル２０Ａ内のメモ
リトランジスタ１０Ａでは、図４（ａ）に示すように、
ＦＮトンネリングによりフローティングゲート３５内の
エレクトロンがドレイン領域側に引き抜かれる。その結
果、メモリトランジスタ１０Ａは、図４（ｂ）に示すよ
うに、フローティングゲート３５内にエレクトロンが蓄
積されていない書込状態となる。At this time, in the memory transistor 10A in the selected memory cell 20A, as shown in FIG.
Electrons in the floating gate 35 are extracted to the drain region side by the FN tunneling. As a result, as shown in FIG. 4B, the memory transistor 10A is in a write state in which electrons are not stored in the floating gate 35.
【００５５】一方、選択メモリセル２０Ａとワードライ
ンＷＬ１を共有している非選択メモリセル２０Ｂでは、
ビットラインＢＬ２に５Ｖが印加されているものの、図
４（ａ）に示すように、そのメモリトランジスタ１０Ｂ
のソース領域側にはオフセット領域ＯＳが形成されてい
るため、フローティングゲート３５−ソース領域間でＦ
Ｎトンネル機構が働かない。その結果、図４（ｂ）に示
すように、フローティングゲート３５内にエレクトロン
が蓄積されたままとなり、消去状態を保つ。つまり、非
選択メモリセル２０Ｂに書込ディスターブが発生せず、
誤って情報が書込まれることはない。 ＜消去＞図５（ａ）に示すように、全てのメモリトラン
ジスタ１０Ａ，１０Ｂ，１０Ｃ，１０Ｄのコントロール
ゲート３７−基板３０間には、高いバイアスがかかり、
コントロールゲート３７−基板３０間にＦＮトンネル電
流が発生する。これに伴って、フローティングゲート３
５内にエレクトロンが全体的に注入される。その結果、
全てのメモリトランジスタ１０Ａ，１０Ｂ，１０Ｃ，１
０Ｄは、図５（ｂ）に示すように、フローティングゲー
ト３５内にエレクトロンが蓄積されている消去状態とな
る。On the other hand, in the non-selected memory cell 20B sharing the word line WL1 with the selected memory cell 20A,
Although 5V is applied to the bit line BL2, as shown in FIG.
Since the offset region OS is formed on the source region side of the
N tunnel mechanism does not work. As a result, as shown in FIG. 4B, the electrons remain stored in the floating gate 35, and the erased state is maintained. That is, the write disturb does not occur in the non-selected memory cell 20B,
No information is written by mistake. <Erase> As shown in FIG. 5A, a high bias is applied between the control gate 37 and the substrate 30 of all the memory transistors 10A, 10B, 10C and 10D,
An FN tunnel current is generated between the control gate 37 and the substrate 30. Along with this, the floating gate 3
Electrons are entirely injected in the 5. as a result,
All memory transistors 10A, 10B, 10C, 1
As shown in FIG. 5B, 0D is in an erased state in which electrons are accumulated in the floating gate 35.
【００５６】このように、ＦＮトンネル電流によりフロ
ーティングゲート３５内にエレクトロンを全体的に注入
させることで、情報の消去を行っているため、トンネル
酸化膜３４の劣化を防止でき、書換回数が増加すると共
に、書換速度も速くなる。 ＜読出＞図３に示すメモリセル２０Ａに記憶されている
情報を読出すとする。このとき、図６（ａ）（ｂ）に示
すように、選択メモリセル２０Ａ、及び選択メモリセル
２０ＡとワードラインＷＬ１を共有している非選択メモ
リセル２０Ｂ内のメモリトランジスタ１０Ａ，１０Ｂの
各コントロールゲート３７及びサイドウォールゲート３
８には、センス電圧３Ｖが印加される。そのため、各サ
イドウォールゲート３８直下の基板３０の表面は、反転
し、反転層６０が生じる。Since information is erased by completely injecting electrons into the floating gate 35 by the FN tunnel current as described above, deterioration of the tunnel oxide film 34 can be prevented and the number of times of rewriting increases. At the same time, the rewriting speed becomes faster. <Read> It is assumed that the information stored in the memory cell 20A shown in FIG. 3 is read. At this time, as shown in FIGS. 6A and 6B, each control of the selected memory cell 20A and the memory transistors 10A and 10B in the non-selected memory cell 20B sharing the word line WL1 with the selected memory cell 20A. Gate 37 and sidewall gate 3
A sense voltage of 3V is applied to 8. Therefore, the surface of the substrate 30 immediately below each sidewall gate 38 is inverted, and the inversion layer 60 is generated.
【００５７】このとき、選択メモリセル２０Ａ内のメモ
リトランジスタ２０Ａでは、図６（ａ）に示すように、
フローティングゲート３５にエレクトロンが蓄積されて
いない書込状態にあれば、コントロールゲート３７に印
加されているセンス電圧の影響がフローティングゲート
３７直下の基板３０の表面まで到達する。そのため、フ
ローティングゲート３７直下の基板３０の表面が反転
し、基板３０の表面にエレクトロンが誘起される。これ
に伴い、誘起されたエレクトロンと反転層６０とが接続
する。その結果、ソース領域−ドレイン領域間が導通
し、チャネルＣＨが形成される。つまり、メモリトラン
ジスタ１０Ａに電流が流れる。At this time, in the memory transistor 20A in the selected memory cell 20A, as shown in FIG.
If the floating gate 35 is in a written state in which electrons are not accumulated, the influence of the sense voltage applied to the control gate 37 reaches the surface of the substrate 30 directly below the floating gate 37. Therefore, the surface of the substrate 30 immediately below the floating gate 37 is inverted, and electrons are induced on the surface of the substrate 30. Along with this, the induced electrons are connected to the inversion layer 60. As a result, conduction is established between the source region and the drain region, and the channel CH is formed. That is, a current flows through the memory transistor 10A.
【００５８】一方、図６（ｂ）に示すように、メモリト
ランジスタ１０Ａのフローティングゲート３５にエレク
トロンが蓄積されている消去状態であれば、コントロー
ルゲートに印加されるセンス電圧の影響がフローティン
グゲート３５内に蓄積されているエレクトロンにより遮
断され、フローティングゲート３５直下の基板３０の表
面まで到達しない。その結果、ソース領域−ドレイン領
域間が導通せず、チャネルが形成されない。つまり、メ
モリトランジスタ１０Ａに電流が流れない。On the other hand, as shown in FIG. 6B, in the erased state in which electrons are accumulated in the floating gate 35 of the memory transistor 10A, the influence of the sense voltage applied to the control gate is in the floating gate 35. It is blocked by the electrons accumulated in the floating gate 35 and does not reach the surface of the substrate 30 directly below the floating gate 35. As a result, there is no conduction between the source region and the drain region, and no channel is formed. That is, no current flows through the memory transistor 10A.
【００５９】また、選択メモリセル２０Ａとワードライ
ンＷＬ１を共有している非選択メモリセル２０Ｂでは、
ビットラインＢＬ３を開放状態としているため、図６
（ａ）（ｂ）に示すように、そのメモリトランジスタ１
０Ｂの状態に関係なく、セル電流は流れない。このよう
に、オフセット領域ＯＳの反転を利用して情報の読出を
行えるので、読出速度は速くなる。Further, in the unselected memory cell 20B sharing the word line WL1 with the selected memory cell 20A,
Since the bit line BL3 is in the open state, FIG.
As shown in (a) and (b), the memory transistor 1
No cell current flows, regardless of the 0B state. In this way, since the information can be read by utilizing the inversion of the offset area OS, the read speed is increased.
【００６０】以上のことから、本実施例の不揮発性記憶
装置によれば、情報の書込時のディスターブの発生を防
止して書込選択性を確保しつつ、セル面積を縮小できる
ので、次世代装置の開発に有用なものとなる。なお、本
発明は上記実施例に限定されるものではなく、本発明の
範囲内で多くの修正及び変更を加え得ることは勿論であ
る。As described above, according to the nonvolatile memory device of this embodiment, the cell area can be reduced while preventing the occurrence of disturb at the time of writing information and ensuring the write selectivity. It will be useful for developing next generation devices. The present invention is not limited to the above embodiment, and many modifications and changes can be made within the scope of the present invention.
【００６１】例えば、上記実施例においては、フローテ
ィングゲートに電荷を蓄えるメモリトランジスタを利用
した例について記載したが、フローティングゲートを排
除して、メモリランジスタをＭＯＮＯＳ構造、あるいは
ＭＮＯＳ構造としても、同様な効果を得る。For example, in the above embodiment, an example of using a memory transistor which stores electric charge in the floating gate has been described, but the same effect can be obtained even if the floating gate is eliminated and the memory transistor has the MONOS structure or the MNOS structure. To get
【００６２】[0062]
【発明の効果】以上の説明から明らかな通り、本発明に
よると、情報の書込時のディスターブの発生を防止して
書込選択性を確保しつつ、セル面積を縮小できるといっ
た優れた効果がある。As is apparent from the above description, according to the present invention, the excellent effect that the cell area can be reduced while preventing the occurrence of disturb at the time of writing information and ensuring the write selectivity. is there.
【図１】本発明の一実施例に係る不揮発性記憶装置の構
成を示しており、同図（ａ）はパッシベーション膜を剥
した状態を示す平面図、同図（ｂ）は同図（ａ）のIV−
IV線断面図である。1A and 1B show a configuration of a nonvolatile memory device according to an embodiment of the present invention, FIG. 1A is a plan view showing a state in which a passivation film is removed, and FIG. ) IV-
FIG. 4 is a sectional view taken along line IV.
【図２】不揮発性記憶装置の製造方法を工程順に示す概
略断面図である。FIG. 2 is a schematic cross-sectional view showing a method of manufacturing a nonvolatile memory device in the order of steps.
【図３】不揮発性記憶装置の電気的構成を示す等価回路
図である。FIG. 3 is an equivalent circuit diagram showing an electrical configuration of a nonvolatile memory device.
【図４】書込時のメモリトランジスタの動作原理を示す
図である。FIG. 4 is a diagram showing an operating principle of a memory transistor at the time of writing.
【図５】消去時のメモリトランジスタの動作原理を示す
図である。FIG. 5 is a diagram showing an operation principle of a memory transistor at the time of erasing.
【図６】読出時のメモリトランジスタの動作原理を示す
図である。FIG. 6 is a diagram showing an operating principle of a memory transistor at the time of reading.
【図７】従来の不揮発性記憶装置の構成を示しており、
同図（ａ）はパッシベーション膜を剥がした状態を示す
平面図、同図（ｂ）は同図（ａ）のＩ−Ｉ線断面図であ
る。FIG. 7 shows a configuration of a conventional nonvolatile memory device,
6A is a plan view showing a state in which the passivation film is peeled off, and FIG. 6B is a sectional view taken along the line I-I of FIG.
【図８】従来の不揮発性記憶装置の電気的構成を示す等
価回路図である。FIG. 8 is an equivalent circuit diagram showing an electrical configuration of a conventional nonvolatile memory device.
【図９】ＦＡＣＥ構造を有する不揮発性記憶装置の構成
を示しており、同図（ａ）はパッシベーション膜を剥が
した状態を示す平面図、同図（ｂ）は同図（ａ）のII−
II線断面図である。9A and 9B show a configuration of a nonvolatile memory device having a FACE structure. FIG. 9A is a plan view showing a state where a passivation film is peeled off, and FIG. 9B is a II- of FIG. 9A.
It is a II sectional view.
【図１０】ＦＡＣＥ構造を有する不揮発性記憶装置の電
気的構成を示す等価回路図である。FIG. 10 is an equivalent circuit diagram showing an electrical configuration of a nonvolatile memory device having a FACE structure.
１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ メモリトランジスタ ２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ メモリセル ３０ シリコン基板 ３１，３２ 不純物拡散層 ３３ チャネル領域 ３４ トンネル酸化膜 ３５ フローティングゲート ３６ ＯＮＯ膜 ３７ コントロールゲート ３８ サイドウォールゲート ５１ Ｘ（正）デコーダ ５２ Ｘ（負）デコーダ ６０ Ｙデコーダ ６２ センスアンプ ＷＬ１，ＷＬ２ ワードライン ＢＬ１，ＢＬ２，ＢＬ３ ビットライン 10A, 10B, 10C, 10D memory transistor 20A, 20B, 20C, 20D memory cell 30 silicon substrate 31, 32 impurity diffusion layer 33 channel region 34 tunnel oxide film 35 floating gate 36 ONO film 37 control gate 38 sidewall gate 51 X ( Positive) Decoder 52 X (Negative) Decoder 60 Y Decoder 62 Sense Amplifier WL1, WL2 Word Line BL1, BL2, BL3 Bit Line
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/04 16/06 Ｈ０１Ｌ 27/10 ４２１ 7210−4Ｍ 6866−5Ｌ Ｇ１１Ｃ 17/00 ３０９ Ｃ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Internal reference number FI Technical display location G11C 16/04 16/06 H01L 27/10 421 7210-4M 6866-5L G11C 17/00 309C
Claims (2)
板上に、電荷を注入したり、取り出したりすることで情
報の記憶を行う、メモリトランジスタからなる複数のメ
モリセルが、行方向及び列方向に沿ってマトリクス状に
配列形成されているものであって、 上記半導体基板の表面層に、所定の間隔をあけて列方向
に沿って形成され、行方向に隣接するメモリトランジス
タ同士のソース領域及びドレイン領域となり、かつ列方
向に沿って配列するメモリセルで共有されたビットライ
ンとなっている、上記第１の導電型式とは反対の第２の
導電型式をした複数の不純物拡散層と、 上記隣合う不純物拡散層で挟まれるように生じる各チャ
ネル領域上に、ソース領域と所定のオフセット間隔をあ
けて形成され、チャネル領域で発生した電荷を通過させ
得るトンネル絶縁膜と、 上記各トンネル絶縁膜上に形成され、トンネル絶縁膜を
通過してきた電荷を蓄積する電荷蓄積層と、 上記各電荷蓄積層上に形成されたメモリゲートと、 上記各チャネル領域の残りの領域上に、チャネル領域、
並びに電荷蓄積層及びメモリゲートと絶縁状態で形成さ
れたサイドウォールゲートと、 上記各サイドウォールゲート及びメモリゲート上に、行
方向に沿って形成され、かつ行方向に沿って配列するメ
モリセルで共有されており、行方向に隣接するメモリト
ランジスタのコントロールゲート及びサイドウォールゲ
ートに所定の制御電圧が印加できるようになっているワ
ードラインとを含むことを特徴とする不揮発性記憶装
置。1. A plurality of memory cells composed of memory transistors, each of which stores information by injecting and extracting charges on and from a semiconductor substrate having a predetermined first conductivity type, is provided in a row direction and a column. Are arranged in a matrix along the direction, and are formed in the surface layer of the semiconductor substrate along the column direction at predetermined intervals and in the source region between the memory transistors adjacent to each other in the row direction. And a plurality of impurity diffusion layers having a second conductivity type opposite to the first conductivity type, which is a drain region and is a bit line shared by memory cells arranged in the column direction. The charge generated in the channel region is formed on each channel region formed so as to be sandwiched between the adjacent impurity diffusion layers with a predetermined offset distance from the source region. A tunnel insulating film, a charge storage layer formed on each of the tunnel insulating films and storing charges that have passed through the tunnel insulating film, a memory gate formed on each of the charge storage layers, and each of the channels. On the remaining area of the area, the channel area,
And a sidewall gate formed in an insulating state from the charge storage layer and the memory gate, and shared by the memory cells formed on the sidewall gate and the memory gate in the row direction and arranged in the row direction. And a word line adapted to apply a predetermined control voltage to a control gate and a sidewall gate of memory transistors adjacent to each other in the row direction.
に情報の消去時に、全てのワードラインに対して基板と
同一極性の高電圧を印加すると共に、全てのビットライ
ンを接地電位として、全てのメモリセル内のメモリトラ
ンジスタのメモリゲート−基板間にＦＮトンネル電流を
発生させ、このＦＮトンネル電流により電荷蓄積層に電
荷を一括注入する消去手段と、 情報の書込時に、情報の書込を行うメモリセルが接続さ
れているワードラインに対して、メモリトランジスタの
サイドウォールゲート直下の基板表面を反転させずにオ
フセット領域を形成し得る、不純物拡散層と同一極性の
高電圧を印加し、情報の書込を行うメモリセルを選択す
るため、当該メモリセル内のメモリトランジスタのドレ
イン領域が接続されているビットラインに対して書込電
圧を印加すると共に、その他のワードライン及びビット
ラインを接地電位として、ＦＮトンネリングにより、選
択されたメモリセル内のメモリトランジスタの電荷蓄積
層に蓄積されている電荷をドレイン領域側に引き抜く書
込手段と、 情報の読出時に、情報の読出を行うメモリセルが接続さ
れているワードラインに対して、メモリトランジスタの
サイドウォールゲート直下の基板表面が反転し得るセン
ス電圧を印加し、情報の読出を行うメモリセルを選択す
るため、当該メモリセル内のメモリトランジスタのソー
ス領域が接続されているビットラインを接地電位とする
と共に、ドレイン領域が接続されているビットラインに
対してセル電流が発生し得る読出電圧を印加しておき、
その他のワードラインを接地電位とし、その他のビット
ラインを開放状態とする読出手段とを備えていることを
特徴とする。2. The non-volatile memory device according to claim 1, further applying a high voltage having the same polarity as that of the substrate to all word lines at the time of erasing information and setting all bit lines to a ground potential. An erasing unit that generates an FN tunnel current between the memory gates of the memory transistors in all the memory cells and the substrate and collectively injects charges into the charge storage layer by the FN tunnel current; and an information writing operation when writing information. A high voltage of the same polarity as the impurity diffusion layer, which can form an offset region without inverting the substrate surface immediately below the sidewall gate of the memory transistor, is applied to the word line to which the memory cell for performing the In order to select the memory cell to write information, to the bit line connected to the drain region of the memory transistor in the memory cell A write voltage is applied to the word line and the other word lines and bit lines are set to the ground potential, and the FN tunneling causes the charge stored in the charge storage layer of the memory transistor in the selected memory cell to flow toward the drain region. A writing voltage for pulling out and a word line to which a memory cell for reading information is connected at the time of reading information is applied with a sense voltage capable of inverting the surface of the substrate immediately below the sidewall gate of the memory transistor. In order to select the memory cell for reading, the bit line connected to the source region of the memory transistor in the memory cell is set to the ground potential, and the cell current is applied to the bit line connected to the drain region. Apply a possible read voltage,
The other word lines are set to the ground potential, and the reading means for opening the other bit lines is provided.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8988193A JP3251699B2 (en) | 1993-04-16 | 1993-04-16 | Non-volatile storage device |
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| Application Number | Priority Date | Filing Date | Title |
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| JP8988193A JP3251699B2 (en) | 1993-04-16 | 1993-04-16 | Non-volatile storage device |
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|---|---|
| JPH06302830A true JPH06302830A (en) | 1994-10-28 |
| JP3251699B2 JP3251699B2 (en) | 2002-01-28 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| JP (1) | JP3251699B2 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7457154B2 (en) | 2004-03-15 | 2008-11-25 | Applied Intellectual Properties Co., Ltd. | High density memory array system |
| US9007833B2 (en) | 2012-01-06 | 2015-04-14 | Samsung Electronics Co., Ltd. | 2-transistor flash memory and programming method of 2-transistor flash memory |
-
1993
- 1993-04-16 JP JP8988193A patent/JP3251699B2/en not_active Expired - Fee Related
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| US9007833B2 (en) | 2012-01-06 | 2015-04-14 | Samsung Electronics Co., Ltd. | 2-transistor flash memory and programming method of 2-transistor flash memory |
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|---|---|
| JP3251699B2 (en) | 2002-01-28 |
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