JPH0697427A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0697427A JPH0697427A JP4241486A JP24148692A JPH0697427A JP H0697427 A JPH0697427 A JP H0697427A JP 4241486 A JP4241486 A JP 4241486A JP 24148692 A JP24148692 A JP 24148692A JP H0697427 A JPH0697427 A JP H0697427A
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Abstract
(57)【要約】
【目的】 平易な制御回路により駆動でき、オン状態に
おいてはオン電圧の低いサイリスタ動作を行い、ターン
オフ時にはターンオフ時間の短いＩＧＢＴ動作を行う半
導体装置を、製造工程を複雑にすることなく、かつチッ
プの面積効率良く実現する。 【構成】 本発明の半導体装置は、ｐ+ 型アノード領域
１の上面にｎ- 型ベース領域２が形成され、そのｎ- 型
ベース領域２の表面に所定間隔を隔ててｐ型ゲート領域
３とｐ型カソードショート領域５が形成され、前述のｐ
型ゲート領域３内の表面にｎ+ 型カソード領域４が形成
され、さらにｎ+ 型カソード領域４とｐ型カソードショ
ート領域５とが電気的に接続されている。また、ｎ+ 型
カソード領域４とｐ型カソードショート領域５との間の
領域の表面及びその近傍にゲート酸化膜６が形成され、
そのゲート酸化膜６上にゲート電極７を有する。
おいてはオン電圧の低いサイリスタ動作を行い、ターン
オフ時にはターンオフ時間の短いＩＧＢＴ動作を行う半
導体装置を、製造工程を複雑にすることなく、かつチッ
プの面積効率良く実現する。 【構成】 本発明の半導体装置は、ｐ+ 型アノード領域
１の上面にｎ- 型ベース領域２が形成され、そのｎ- 型
ベース領域２の表面に所定間隔を隔ててｐ型ゲート領域
３とｐ型カソードショート領域５が形成され、前述のｐ
型ゲート領域３内の表面にｎ+ 型カソード領域４が形成
され、さらにｎ+ 型カソード領域４とｐ型カソードショ
ート領域５とが電気的に接続されている。また、ｎ+ 型
カソード領域４とｐ型カソードショート領域５との間の
領域の表面及びその近傍にゲート酸化膜６が形成され、
そのゲート酸化膜６上にゲート電極７を有する。
Description
【０００１】
【産業上の利用分野】本発明は、パワー半導体デバイス
に係り、特にサイリスタとトランジスタを複合した構造
のパワー半導体デバイスに関する。
に係り、特にサイリスタとトランジスタを複合した構造
のパワー半導体デバイスに関する。
【０００２】
【従来の技術】パワー半導体デバイスは、電力制御のあ
らゆる分野に利用され、重要な役割を果たしている。特
に近年、高耐圧化・大電流化とともに、省電力化・高速
化の要求が高まっている。そして、これらの要求に対処
するために、オン電圧の低いサイリスタとこのサイリス
タを高速でスイッチングさせるためのトランジスタとを
１チップ上に形成した半導体デバイスが開発されてい
る。
らゆる分野に利用され、重要な役割を果たしている。特
に近年、高耐圧化・大電流化とともに、省電力化・高速
化の要求が高まっている。そして、これらの要求に対処
するために、オン電圧の低いサイリスタとこのサイリス
タを高速でスイッチングさせるためのトランジスタとを
１チップ上に形成した半導体デバイスが開発されてい
る。
【０００３】通常のサイリスタは、ゲートから電流を流
すことによりスイッチングを制御する電流駆動型であ
る。これに対し、ＭＯＳ型ＦＥＴを内蔵し、ターンオン
・ターンオフ動作時にＭＯＳ型ＦＥＴを通してキャリア
の注入あるいは排出を行うことによりサイリスタをスイ
ッチングさせる型式のサイリスタは、一般にＭＯＳ型サ
イリスタと呼称されている。
すことによりスイッチングを制御する電流駆動型であ
る。これに対し、ＭＯＳ型ＦＥＴを内蔵し、ターンオン
・ターンオフ動作時にＭＯＳ型ＦＥＴを通してキャリア
の注入あるいは排出を行うことによりサイリスタをスイ
ッチングさせる型式のサイリスタは、一般にＭＯＳ型サ
イリスタと呼称されている。
【０００４】図３は、上記デバイスの一例である従来の
ダブルゲートＭＯＳ型サイリスタの一例の断面構成図で
ある。同図において、ＭＯＳ型サイリスタのｐ+ 型コレ
クタ領域１１となっているｐ + 型シリコン基板の上面に
は、ｎ+ 型バッファ領域１２が形成されており、さらに
その上面にはｎ- 型ベース領域１３が形成されている。
そして、このｎ- 型ベース領域１３上にサイリスタ部２
０とショート部３０が形成されている。
ダブルゲートＭＯＳ型サイリスタの一例の断面構成図で
ある。同図において、ＭＯＳ型サイリスタのｐ+ 型コレ
クタ領域１１となっているｐ + 型シリコン基板の上面に
は、ｎ+ 型バッファ領域１２が形成されており、さらに
その上面にはｎ- 型ベース領域１３が形成されている。
そして、このｎ- 型ベース領域１３上にサイリスタ部２
０とショート部３０が形成されている。
【０００５】サイリスタ部２０は、ｎ- 型ベース領域１
３の表面に所定の深さで形成されているｐ型ベース領域
２１と、そのｐ型ベース領域２１内の表面部にこのｐ型
ベース領域２１よりも浅く形成されたｎ+ 型エミッタ領
域２２と、ｐ+ 型ベースコンタクト領域２３を備えてい
る。またショート部３０は、ｎ- 型ベース領域１３内の
上部に形成されたｐ型ウェル領域３１と、そのｐ型ウェ
ル領域３１内の表面部にこのｐ型ウェル領域３１よりも
浅く所定間隔を隔てたｎ+ 型ベースショート領域３２、
ｎ+ 型エミッタショート領域３３、及びｎ+ 型エミッタ
ショート領域３３の側面及び下面に隣接して形成された
ｐ+ 型コンタクト領域３４を備えている。
３の表面に所定の深さで形成されているｐ型ベース領域
２１と、そのｐ型ベース領域２１内の表面部にこのｐ型
ベース領域２１よりも浅く形成されたｎ+ 型エミッタ領
域２２と、ｐ+ 型ベースコンタクト領域２３を備えてい
る。またショート部３０は、ｎ- 型ベース領域１３内の
上部に形成されたｐ型ウェル領域３１と、そのｐ型ウェ
ル領域３１内の表面部にこのｐ型ウェル領域３１よりも
浅く所定間隔を隔てたｎ+ 型ベースショート領域３２、
ｎ+ 型エミッタショート領域３３、及びｎ+ 型エミッタ
ショート領域３３の側面及び下面に隣接して形成された
ｐ+ 型コンタクト領域３４を備えている。
【０００６】上記各領域が形成されたｎ- 型ベース領域
１３表面には、コンタクトホールを除く部分にシリコン
酸化膜１４が形成されており、そのシリコン酸化膜１４
上面の、ｎ- 型ベース領域１３とｎ+ 型エミッタ領域２
２の間には、ポリシリコンから成る第１のゲート電極２
４が形成されている。また、シリコン酸化膜１４の上面
のｎ+ 型ベースショート領域３２とｎ+ 型エミッタショ
ート領域３３の間に位置する部分には、ポリシリコンか
ら成る第２のゲート電極３５が形成されている。
１３表面には、コンタクトホールを除く部分にシリコン
酸化膜１４が形成されており、そのシリコン酸化膜１４
上面の、ｎ- 型ベース領域１３とｎ+ 型エミッタ領域２
２の間には、ポリシリコンから成る第１のゲート電極２
４が形成されている。また、シリコン酸化膜１４の上面
のｎ+ 型ベースショート領域３２とｎ+ 型エミッタショ
ート領域３３の間に位置する部分には、ポリシリコンか
ら成る第２のゲート電極３５が形成されている。
【０００７】さらに、サイリスタ部２０においては、ｎ
+ 型エミッタ領域２２の表面に、シリコン酸化膜１４に
穿設されたコンタクトホールを介して、アルミニウム等
から成るエミッタ電極２５が形成され、ｐ+ 型ベースコ
ンタクト領域２３の表面にも同様にして電極２６が形成
されている。
+ 型エミッタ領域２２の表面に、シリコン酸化膜１４に
穿設されたコンタクトホールを介して、アルミニウム等
から成るエミッタ電極２５が形成され、ｐ+ 型ベースコ
ンタクト領域２３の表面にも同様にして電極２６が形成
されている。
【０００８】また、ショート部３０においては、同じよ
うにシリコン酸化膜１４に穿設されたコンタクトホール
を介して、ｎ+ 型エミッタショート領域３３及びＰ+ 型
コンタクト領域３４の両領域の表面上にアルミニウム等
から成る電極３６が、さらにｎ+ 型ベースショート領域
３２の表面上に電極３７が形成されている。また、特に
配線電極は図示していないが、エミッタ電極２５と電極
３６、及び電極２６と電極３７は、それぞれアルミニウ
ム等の配線で接続されている。そして、サイリスタ部２
０の電極２４はゲート端子Ｇ１に接続され、電極２５は
エミッタ端子に接続されている。さらに、ショート部３
０の電極３５はゲート端子Ｇ２に接続され、電極３６は
エミッタ端子に接続されている。また、ｐ+ 型コレクタ
領域１１の裏面全体には、アルミニウム等から成るコレ
クタ電極１５が形成されている。
うにシリコン酸化膜１４に穿設されたコンタクトホール
を介して、ｎ+ 型エミッタショート領域３３及びＰ+ 型
コンタクト領域３４の両領域の表面上にアルミニウム等
から成る電極３６が、さらにｎ+ 型ベースショート領域
３２の表面上に電極３７が形成されている。また、特に
配線電極は図示していないが、エミッタ電極２５と電極
３６、及び電極２６と電極３７は、それぞれアルミニウ
ム等の配線で接続されている。そして、サイリスタ部２
０の電極２４はゲート端子Ｇ１に接続され、電極２５は
エミッタ端子に接続されている。さらに、ショート部３
０の電極３５はゲート端子Ｇ２に接続され、電極３６は
エミッタ端子に接続されている。また、ｐ+ 型コレクタ
領域１１の裏面全体には、アルミニウム等から成るコレ
クタ電極１５が形成されている。
【０００９】上記サイリスタは、サイリスタ部２０がｎ
+ 型エミッタ領域２２をソース、ｎ - 型ベース領域１３
をドレイン、ｐ型ベース領域２１をチャネル領域とした
ｎチャネルＭＯＳ型ＦＥＴを備え、ショート部３０がｎ
+ 型ベースショート領域３２をソース、ｎ+ 型エミッタ
ショート領域３３をドレイン、ｐ型ウェル領域３１をチ
ャネル領域としたｎチャネルＭＯＳ型ＦＥＴを備え、そ
して各ＭＯＳ型ＦＥＴがそれぞれ独立したゲートを備え
たダブルゲートＭＯＳ型サイリスタ構造と成っている。
+ 型エミッタ領域２２をソース、ｎ - 型ベース領域１３
をドレイン、ｐ型ベース領域２１をチャネル領域とした
ｎチャネルＭＯＳ型ＦＥＴを備え、ショート部３０がｎ
+ 型ベースショート領域３２をソース、ｎ+ 型エミッタ
ショート領域３３をドレイン、ｐ型ウェル領域３１をチ
ャネル領域としたｎチャネルＭＯＳ型ＦＥＴを備え、そ
して各ＭＯＳ型ＦＥＴがそれぞれ独立したゲートを備え
たダブルゲートＭＯＳ型サイリスタ構造と成っている。
【００１０】次に、上記構成のダブルゲートＭＯＳ型サ
イリスタについて、その動作を図４のタイムチャートを
参照しながら説明する。ターンオフ時には、第１のゲー
トＧ１に正のゲート電圧を印加し、その直下のｐ型ベー
ス領域２１の表面近傍をｎ型に反転させてｎチャネルを
形成する。このことにより、ｎ+ 型エミッタ領域２２の
多数キャリアである電子がこのチャネルを通ってｎ- 型
ベース領域１３に注入され、蓄積される。この蓄積され
た電子がｐ+ 型コレクタ領域１１からｎ- 型ベース領域
１３への正孔の注入を促進することにより、サイリスタ
部２０はオンになる。
イリスタについて、その動作を図４のタイムチャートを
参照しながら説明する。ターンオフ時には、第１のゲー
トＧ１に正のゲート電圧を印加し、その直下のｐ型ベー
ス領域２１の表面近傍をｎ型に反転させてｎチャネルを
形成する。このことにより、ｎ+ 型エミッタ領域２２の
多数キャリアである電子がこのチャネルを通ってｎ- 型
ベース領域１３に注入され、蓄積される。この蓄積され
た電子がｐ+ 型コレクタ領域１１からｎ- 型ベース領域
１３への正孔の注入を促進することにより、サイリスタ
部２０はオンになる。
【００１１】一方、ターンオフ時には、まず第２のゲー
トＧ２に正のゲート電圧を印加し、その直下のｐ型ウェ
ル領域３１の表面近傍を反転させてｎチャネルを形成
し、ｎ + 型ベースショート領域３２とｎ+ 型エミッタシ
ョート領域３３とをこのチャネルを介して導通させる。
この結果、ｐ型ベース領域２１に蓄積されていた正孔
は、ｐ+ 型ベースコンタクト領域２３から、ｎ+ 型ベー
スショート領域３２、ｐ型ウェル領域３１に形成された
ｎチャネル、及びｎ+ 型エミッタショート領域３３を介
してエミッタに引き抜かれるようになる。このときこの
ＭＯＳ型サイリスタは、ｐ型ベース領域２１の正孔が前
述の経路でエミッタに引き抜かれることにより、ｎ+ 型
エミッタ領域２２からｎ- 型ベース領域１３への電子の
注入が減少し、サイリスタとしてのラッチアップが解除
されオン抵抗が上昇する。換言すれば、第２のゲートＧ
２に正のゲート電圧を印加することにより、ＭＯＳ型サ
イリスタはＩＧＢＴ(Insulated Gate Bipolar Transist
or) と同様な動作をするようになる。
トＧ２に正のゲート電圧を印加し、その直下のｐ型ウェ
ル領域３１の表面近傍を反転させてｎチャネルを形成
し、ｎ + 型ベースショート領域３２とｎ+ 型エミッタシ
ョート領域３３とをこのチャネルを介して導通させる。
この結果、ｐ型ベース領域２１に蓄積されていた正孔
は、ｐ+ 型ベースコンタクト領域２３から、ｎ+ 型ベー
スショート領域３２、ｐ型ウェル領域３１に形成された
ｎチャネル、及びｎ+ 型エミッタショート領域３３を介
してエミッタに引き抜かれるようになる。このときこの
ＭＯＳ型サイリスタは、ｐ型ベース領域２１の正孔が前
述の経路でエミッタに引き抜かれることにより、ｎ+ 型
エミッタ領域２２からｎ- 型ベース領域１３への電子の
注入が減少し、サイリスタとしてのラッチアップが解除
されオン抵抗が上昇する。換言すれば、第２のゲートＧ
２に正のゲート電圧を印加することにより、ＭＯＳ型サ
イリスタはＩＧＢＴ(Insulated Gate Bipolar Transist
or) と同様な動作をするようになる。
【００１２】次に、このＩＧＢＴ動作をしているＭＯＳ
型サイリスタの第１のゲートＧ１及び第２のゲートＧ２
に印加されているゲート電圧をオフにする。このことに
より、ｎ+ 型エミッタ領域２２とｎ- 型ベース領域１３
とを導通させていたｐ型ベース領域２１表面近傍のｎチ
ャネルが閉じるので、ｎ+ 型エミッタ領域２２からｎ -
型ベース領域１３への電子の注入が停止される。また、
ｐ型ベース領域２１の正孔は、前述のＩＧＢＴ動作にお
いてエミッタに引き抜かれているので、このタイミング
で過剰キャリアとしての正孔の数は非常に少なくなって
いる。従って、この正孔が再結合等によって消滅するま
での時間は短く、ターンオフ時間が短くなる。
型サイリスタの第１のゲートＧ１及び第２のゲートＧ２
に印加されているゲート電圧をオフにする。このことに
より、ｎ+ 型エミッタ領域２２とｎ- 型ベース領域１３
とを導通させていたｐ型ベース領域２１表面近傍のｎチ
ャネルが閉じるので、ｎ+ 型エミッタ領域２２からｎ -
型ベース領域１３への電子の注入が停止される。また、
ｐ型ベース領域２１の正孔は、前述のＩＧＢＴ動作にお
いてエミッタに引き抜かれているので、このタイミング
で過剰キャリアとしての正孔の数は非常に少なくなって
いる。従って、この正孔が再結合等によって消滅するま
での時間は短く、ターンオフ時間が短くなる。
【００１３】図５は、従来のダブルゲートＭＯＳ型サイ
リスタの他の構成例を示す断面図である。同図におい
て、ｐ+ 型シリコン基板から成るｐ+ 型コレクタ領域４
１の上面には、ｎ- 型ベース領域４２が形成されてい
る。そして、このｎ- 型ベース領域４２の表面部には、
ｎ型エミッタ領域４３が選択的に所定の深さで形成され
ており、そのｎ型エミッタ領域４３内の表面部にはｐ+
型領域４４及びｐ+ 型領域４５がｎ型エミッタ領域４３
よりも浅く所定間隔を隔てて形成されている。また、ｎ
- 型ベース領域４２の表面部に形成された隣接するｎ型
エミッタ領域４３，４３間には、その２つの領域を分離
するｐ型領域４６がｎ型エミッタ領域４３の下側の一部
にまで拡がって形成されている。さらに各ｎ型エミッタ
領域４３の一方の側面とｎ- 型ベース領域４２との間に
はさまれる領域には、ｐ型ベース領域４７が形成されて
おり、このｐ型ベース領域４７はｎ型エミッタ領域４３
の下面及びｐ型領域４６の側面に接続して形成されてい
る。
リスタの他の構成例を示す断面図である。同図におい
て、ｐ+ 型シリコン基板から成るｐ+ 型コレクタ領域４
１の上面には、ｎ- 型ベース領域４２が形成されてい
る。そして、このｎ- 型ベース領域４２の表面部には、
ｎ型エミッタ領域４３が選択的に所定の深さで形成され
ており、そのｎ型エミッタ領域４３内の表面部にはｐ+
型領域４４及びｐ+ 型領域４５がｎ型エミッタ領域４３
よりも浅く所定間隔を隔てて形成されている。また、ｎ
- 型ベース領域４２の表面部に形成された隣接するｎ型
エミッタ領域４３，４３間には、その２つの領域を分離
するｐ型領域４６がｎ型エミッタ領域４３の下側の一部
にまで拡がって形成されている。さらに各ｎ型エミッタ
領域４３の一方の側面とｎ- 型ベース領域４２との間に
はさまれる領域には、ｐ型ベース領域４７が形成されて
おり、このｐ型ベース領域４７はｎ型エミッタ領域４３
の下面及びｐ型領域４６の側面に接続して形成されてい
る。
【００１４】ｐ型ベース領域４７及びｐ型ベース領域４
７とｐ+ 型領域４５との間の表面及びその近傍には、ゲ
ート酸化膜４８が形成されており、その上面にポリシリ
コン等からなる第１のゲート電極４９が形成されてい
る。また、ｐ型領域４６の表面ｐ+ 型領域４４とｐ型領
域４６の間のｎ型エミッタ領域４３の表面及びその近傍
にも同様にゲート酸化膜４８が形成されており、その上
面にポリシリコン等から成る第２のゲート電極５０が設
けられている。さらに、これら第１，第２のゲート電極
４９，５０の上面並びに側面の一部、及びゲート酸化膜
４８の上面は、絶縁膜５１により被覆されている。そし
て積層形成された上記ゲート酸化膜４８と絶縁膜５１に
穿設されたコンタクトホールを介して、ｐ+ 型領域４
４、ｐ+ 型領域４５の表面及びそれらの領域４４，４５
間に位置するｎ型エミッタ領域４３の表面にはアルミニ
ウム等からなるエミッタ電極５２が形成されている。こ
のエミッタ電極５２は、第１，第２のゲート電極４９，
５０とはゲート酸化膜４８並びに絶縁膜５１によって電
気的に分離されている。また、ｐ+ 型コレクタ領域４１
の裏面全体には、アルミニウム等から成るコレクタ電極
５３が形成されている。
７とｐ+ 型領域４５との間の表面及びその近傍には、ゲ
ート酸化膜４８が形成されており、その上面にポリシリ
コン等からなる第１のゲート電極４９が形成されてい
る。また、ｐ型領域４６の表面ｐ+ 型領域４４とｐ型領
域４６の間のｎ型エミッタ領域４３の表面及びその近傍
にも同様にゲート酸化膜４８が形成されており、その上
面にポリシリコン等から成る第２のゲート電極５０が設
けられている。さらに、これら第１，第２のゲート電極
４９，５０の上面並びに側面の一部、及びゲート酸化膜
４８の上面は、絶縁膜５１により被覆されている。そし
て積層形成された上記ゲート酸化膜４８と絶縁膜５１に
穿設されたコンタクトホールを介して、ｐ+ 型領域４
４、ｐ+ 型領域４５の表面及びそれらの領域４４，４５
間に位置するｎ型エミッタ領域４３の表面にはアルミニ
ウム等からなるエミッタ電極５２が形成されている。こ
のエミッタ電極５２は、第１，第２のゲート電極４９，
５０とはゲート酸化膜４８並びに絶縁膜５１によって電
気的に分離されている。また、ｐ+ 型コレクタ領域４１
の裏面全体には、アルミニウム等から成るコレクタ電極
５３が形成されている。
【００１５】この図５に示したダブルゲートＭＯＳ型サ
イリスタの動作は、ターンオフ時において第２のゲート
Ｇ２に印加するゲート電圧が負のゲート電圧である点を
除けば、基本的に図３に示したダブルゲートＭＯＳ型サ
イリスタと同様である。
イリスタの動作は、ターンオフ時において第２のゲート
Ｇ２に印加するゲート電圧が負のゲート電圧である点を
除けば、基本的に図３に示したダブルゲートＭＯＳ型サ
イリスタと同様である。
【００１６】このように、図３，図５に示したダブルゲ
ートＭＯＳ型サイリスタは、オン動作時においてはサイ
リスタ動作するので、ＭＯＳ型ＦＥＴよりもオン電圧が
低くなり、ターンオフ時には、いったんサイリスタ動作
からＩＧＢＴ動作に移った後にオフするので、実質的な
ターンオフ時間が短縮される。
ートＭＯＳ型サイリスタは、オン動作時においてはサイ
リスタ動作するので、ＭＯＳ型ＦＥＴよりもオン電圧が
低くなり、ターンオフ時には、いったんサイリスタ動作
からＩＧＢＴ動作に移った後にオフするので、実質的な
ターンオフ時間が短縮される。
【００１７】
【発明が解決しようとする課題】しかしながら、図３に
示した従来のサイリスタとＭＯＳ型ＦＥＴの複合素子
は、サイリスタ部２０本体と共にＭＯＳ型ＦＥＴを有す
るショート部３０を形成する必要があるため、チップの
面積効率が悪くなるという問題があった。これに対し、
図５に示す例においては、面積効率の点においては改善
されているが、製造工程が複雑になりコストが上昇する
という問題がある。
示した従来のサイリスタとＭＯＳ型ＦＥＴの複合素子
は、サイリスタ部２０本体と共にＭＯＳ型ＦＥＴを有す
るショート部３０を形成する必要があるため、チップの
面積効率が悪くなるという問題があった。これに対し、
図５に示す例においては、面積効率の点においては改善
されているが、製造工程が複雑になりコストが上昇する
という問題がある。
【００１８】また、このような複合素子は従来、図３，
図５に示すように、制御用のゲート電極が２つ必要なダ
ブルゲート構造をしており、その制御回路が複雑になる
という問題があった。
図５に示すように、制御用のゲート電極が２つ必要なダ
ブルゲート構造をしており、その制御回路が複雑になる
という問題があった。
【００１９】本発明は上記問題を解決するものであり、
その目的は平易な制御回路で駆動でき、オン電圧が低
く、かつスイッチング特性の良い半導体装置を、製造工
程を複雑にすることなくしかも面積効率良く実現するこ
とである。
その目的は平易な制御回路で駆動でき、オン電圧が低
く、かつスイッチング特性の良い半導体装置を、製造工
程を複雑にすることなくしかも面積効率良く実現するこ
とである。
【００２０】
【課題を解決するための手段】本発明の半導体装置は、
第１の導電型の第１の半導体領域の上面に第２の導電型
の第２の半導体領域と、該第２の半導体領域の表面に所
定間隔を隔てて第１の導電型の第３の半導体領域及び第
５の半導体領域と、前記第３の半導体領域内の表面に第
２の導電型の第４の半導体領域を有し、前記第４の半導
体領域と前記第５の半導体領域とが電気的に接続されて
いる。
第１の導電型の第１の半導体領域の上面に第２の導電型
の第２の半導体領域と、該第２の半導体領域の表面に所
定間隔を隔てて第１の導電型の第３の半導体領域及び第
５の半導体領域と、前記第３の半導体領域内の表面に第
２の導電型の第４の半導体領域を有し、前記第４の半導
体領域と前記第５の半導体領域とが電気的に接続されて
いる。
【００２１】また、前記第４の半導体領域と前記第５の
半導体領域の間の領域の表面及びその近傍に絶縁膜が形
成され該絶縁膜上に制御電極を有する。
半導体領域の間の領域の表面及びその近傍に絶縁膜が形
成され該絶縁膜上に制御電極を有する。
【００２２】
【作用】本発明の半導体装置のターンオン動作は、制御
電圧を印加することにより第３の半導体領域の表面近傍
にチャネルを形成し、そのチャネルを介して第４の半導
体領域から第２の半導体領域へ電子（または正孔）を供
給する。この第２の半導体領域に供給された電子（また
は正孔）が第１の半導体領域から第２の半導体領域への
正孔（または電子）の流入を促進し、サイリスタ動作に
はいる。
電圧を印加することにより第３の半導体領域の表面近傍
にチャネルを形成し、そのチャネルを介して第４の半導
体領域から第２の半導体領域へ電子（または正孔）を供
給する。この第２の半導体領域に供給された電子（また
は正孔）が第１の半導体領域から第２の半導体領域への
正孔（または電子）の流入を促進し、サイリスタ動作に
はいる。
【００２３】一方、そのターンオフ動作は、ターンオン
時と逆符号の制御電圧を印加することにより、第３の半
導体領域と第５の半導体領域との間に位置する第２の半
導体領域の表面近傍にチャネルを形成する。このとき、
オン動作中に第２の半導体領域に過剰に蓄積されていた
キャリアが、その形成されたチャネルを介して排出され
るので、ターンオフ時間が短くなる。
時と逆符号の制御電圧を印加することにより、第３の半
導体領域と第５の半導体領域との間に位置する第２の半
導体領域の表面近傍にチャネルを形成する。このとき、
オン動作中に第２の半導体領域に過剰に蓄積されていた
キャリアが、その形成されたチャネルを介して排出され
るので、ターンオフ時間が短くなる。
【００２４】ここで、上述の第５の半導体領域は、第３
の半導体領域を形成する工程と同時に形成されるので、
工程が複雑になることはなく、また、シングル拡散のみ
で形成できるため面積効率の悪化もわずかである。
の半導体領域を形成する工程と同時に形成されるので、
工程が複雑になることはなく、また、シングル拡散のみ
で形成できるため面積効率の悪化もわずかである。
【００２５】
【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。図１は、本発明の一実施例であるＭ
ＯＳ型サイリスタの断面構成図である。
しながら説明する。図１は、本発明の一実施例であるＭ
ＯＳ型サイリスタの断面構成図である。
【００２６】同図において、第１の導電型例えばｐ+ 型
の第１の半導体領域例えばアノード領域１の上面には、
第２の導電型例えばｎ- 型の第２の半導体領域例えばベ
ース領域２がエピタキシャル成長等により形成されてい
る。そして、このｎ- 型ベース領域２の表面部には、ｐ
型の第３の半導体領域例えばゲート領域３及びｐ型の第
５の半導体領域例えばカソードショート領域５が所定間
隔を隔てて選択的に形成されている。尚、これらｐ型ゲ
ート領域３とＰ型カソードショート領域５は、イオン打
ち込みあるいは熱拡散により、同一工程にて形成され
る。さらに、ｐ型ゲート領域３内の表面部に、ｐ型ゲー
ト領域３よりも浅く選択的にｎ+ 型の第４の半導体領域
例えばカソード領域４が形成されている。
の第１の半導体領域例えばアノード領域１の上面には、
第２の導電型例えばｎ- 型の第２の半導体領域例えばベ
ース領域２がエピタキシャル成長等により形成されてい
る。そして、このｎ- 型ベース領域２の表面部には、ｐ
型の第３の半導体領域例えばゲート領域３及びｐ型の第
５の半導体領域例えばカソードショート領域５が所定間
隔を隔てて選択的に形成されている。尚、これらｐ型ゲ
ート領域３とＰ型カソードショート領域５は、イオン打
ち込みあるいは熱拡散により、同一工程にて形成され
る。さらに、ｐ型ゲート領域３内の表面部に、ｐ型ゲー
ト領域３よりも浅く選択的にｎ+ 型の第４の半導体領域
例えばカソード領域４が形成されている。
【００２７】また、ｎ+ 型カソード領域４とｐ型カソー
トショート領域５との間に位置するｐ型ゲート領域３、
ｎ- 型ベース領域２の表面及びその近傍には、ゲート酸
化膜６が形成されており、さらにその上面にはポリシリ
コンから成るゲート電極７が形成されている。そして、
アルミニウム等から成るカソード電極９が、ｎ+ 型カソ
ード領域４及びｐ型カソードショート領域５の表面と電
気的に接続して形成されいる。尚、このカソード電極９
とゲート電極７との間は、絶縁膜８により電気的に分離
されている。また、ｐ+ 型アノード領域１の裏面全体に
はアルミニウム等から成るアノード電極１０が形成され
ている。
トショート領域５との間に位置するｐ型ゲート領域３、
ｎ- 型ベース領域２の表面及びその近傍には、ゲート酸
化膜６が形成されており、さらにその上面にはポリシリ
コンから成るゲート電極７が形成されている。そして、
アルミニウム等から成るカソード電極９が、ｎ+ 型カソ
ード領域４及びｐ型カソードショート領域５の表面と電
気的に接続して形成されいる。尚、このカソード電極９
とゲート電極７との間は、絶縁膜８により電気的に分離
されている。また、ｐ+ 型アノード領域１の裏面全体に
はアルミニウム等から成るアノード電極１０が形成され
ている。
【００２８】次に、上記構成のＭＯＳ型サイリスタの動
作を説明する。本実施例のＭＯＳ型サイリスタのターン
オンは、まずゲート電極７に正のゲート電圧を印加す
る。このゲート電圧によりゲート電極７の直下に位置す
るｐ型ゲート領域３の表面近傍が反転し、ｎチャネルが
形成される。換言すれば、ｎ+ 型カソード領域４をソー
ス、ｎ- 型ベース領域２をドレインとしたｎチャネルＭ
ＯＳ型ＦＥＴがオン状態となることであり、そのｎチャ
ネルを介してｎ+ 型カソード領域４からｎ- 型ベース領
域２へ電子が供給されるようになる。
作を説明する。本実施例のＭＯＳ型サイリスタのターン
オンは、まずゲート電極７に正のゲート電圧を印加す
る。このゲート電圧によりゲート電極７の直下に位置す
るｐ型ゲート領域３の表面近傍が反転し、ｎチャネルが
形成される。換言すれば、ｎ+ 型カソード領域４をソー
ス、ｎ- 型ベース領域２をドレインとしたｎチャネルＭ
ＯＳ型ＦＥＴがオン状態となることであり、そのｎチャ
ネルを介してｎ+ 型カソード領域４からｎ- 型ベース領
域２へ電子が供給されるようになる。
【００２９】ｎ- 型ベース領域２に供給された電子は、
ｐ+ 型アノード領域１近傍に引き寄せられ、その間のｐ
ｎ接合の電位障壁（Potential barrier ）を低下させる
ので、ｐ+ 型アノード領域１からｎ- 型ベース領域２へ
の正孔の流入が促進される。そして、この正孔がｐ型ゲ
ート領域３に到達すると、ｎ+ 型カソード領域４からｎ
- 型ベース領域２への電子の供給は促進され、オン電圧
の低いサイリスタ状態の動作をはじめる。
ｐ+ 型アノード領域１近傍に引き寄せられ、その間のｐ
ｎ接合の電位障壁（Potential barrier ）を低下させる
ので、ｐ+ 型アノード領域１からｎ- 型ベース領域２へ
の正孔の流入が促進される。そして、この正孔がｐ型ゲ
ート領域３に到達すると、ｎ+ 型カソード領域４からｎ
- 型ベース領域２への電子の供給は促進され、オン電圧
の低いサイリスタ状態の動作をはじめる。
【００３０】一方、本実施例のＭＯＳ型サイリスタのタ
ーンオフ時には、ゲート電極７に負のゲート電圧を印加
する。この負のゲート電圧により、ｐ型ゲート領域３の
表面近傍に形成されていた上記ｎチャネルが閉じ、それ
と同時に、ゲート電極７の直下に位置するｎ- 型ベース
領域２、すなわちｐ型ゲート領域３とｐ型カソードショ
ート領域５の間に位置するｎ- 型ベース領域２の表面近
傍が反転し、ｐチャネルが形成される。換言すれば、ｐ
型ゲート領域３をソース、ｐ型カソードショート領域５
をドレインしたｐチャネルＭＯＳ型ＦＥＴがオン状態と
なる。
ーンオフ時には、ゲート電極７に負のゲート電圧を印加
する。この負のゲート電圧により、ｐ型ゲート領域３の
表面近傍に形成されていた上記ｎチャネルが閉じ、それ
と同時に、ゲート電極７の直下に位置するｎ- 型ベース
領域２、すなわちｐ型ゲート領域３とｐ型カソードショ
ート領域５の間に位置するｎ- 型ベース領域２の表面近
傍が反転し、ｐチャネルが形成される。換言すれば、ｐ
型ゲート領域３をソース、ｐ型カソードショート領域５
をドレインしたｐチャネルＭＯＳ型ＦＥＴがオン状態と
なる。
【００３１】このことにより、ｐ型ゲート領域３は、上
記ｐチャネル及びｐ型カソードショート領域５を介して
カソード電極９と導通し、ｐ+ 型アノード領域１からｎ
- 型ベース領域２を介してｐ型ゲート領域３に流入した
正孔は、上記経路を介してカソード電極９に引き抜かれ
るようになる。すなわち、図１に示したＭＯＳ型サイリ
スタは、ゲート電極７に負のゲート電を印加した直後に
おいてＩＧＢＴ（Insulated Gate Bipolar Transister
）動作をする。このＩＧＢＴ動作においては、ｐ型ゲ
ート領域３に供給された過剰キャリアとしての正孔が短
時間で減少し、サイリスタ動作のラッチアップは解除さ
れるので、ｎ+ 型カソード領域４からｎ-型ベース領域
２への電子の流入は停止される。
記ｐチャネル及びｐ型カソードショート領域５を介して
カソード電極９と導通し、ｐ+ 型アノード領域１からｎ
- 型ベース領域２を介してｐ型ゲート領域３に流入した
正孔は、上記経路を介してカソード電極９に引き抜かれ
るようになる。すなわち、図１に示したＭＯＳ型サイリ
スタは、ゲート電極７に負のゲート電を印加した直後に
おいてＩＧＢＴ（Insulated Gate Bipolar Transister
）動作をする。このＩＧＢＴ動作においては、ｐ型ゲ
ート領域３に供給された過剰キャリアとしての正孔が短
時間で減少し、サイリスタ動作のラッチアップは解除さ
れるので、ｎ+ 型カソード領域４からｎ-型ベース領域
２への電子の流入は停止される。
【００３２】また、ＭＯＳ型サイリスタがオン状態であ
ったときにｎ- 型ベース領域２に蓄積された過剰キャリ
ア（正孔）は、ｐ型カソードショート領域５から直接引
き抜かれると同時に、ｐ型ゲート領域３からも上述のｐ
チャネルを介して引き抜かれる。従って、ｎ- 型ベース
領域２の過剰キャリアは短時間で消滅し、本実施例のＭ
ＯＳ型サイリスタのターンオフ時間は、従来のサイリス
タに比べて短くなる。
ったときにｎ- 型ベース領域２に蓄積された過剰キャリ
ア（正孔）は、ｐ型カソードショート領域５から直接引
き抜かれると同時に、ｐ型ゲート領域３からも上述のｐ
チャネルを介して引き抜かれる。従って、ｎ- 型ベース
領域２の過剰キャリアは短時間で消滅し、本実施例のＭ
ＯＳ型サイリスタのターンオフ時間は、従来のサイリス
タに比べて短くなる。
【００３３】また、本実施例のＭＯＳ型サイリスタは、
そのスイッチングを制御するゲート電極が単一であるの
で、制御回路を単純にすることができる。さらに、ｐ型
カソードショート領域５はｐ型ゲート領域３と同一工程
で形成されるので、工程数が増えることはなく、また、
図３に示した従来例のショート部３０と比べて、非常に
小さな領域でｐ型カソードショート領域５を形成できる
ので、チップの面積効率が向上する。
そのスイッチングを制御するゲート電極が単一であるの
で、制御回路を単純にすることができる。さらに、ｐ型
カソードショート領域５はｐ型ゲート領域３と同一工程
で形成されるので、工程数が増えることはなく、また、
図３に示した従来例のショート部３０と比べて、非常に
小さな領域でｐ型カソードショート領域５を形成できる
ので、チップの面積効率が向上する。
【００３４】図２は、図１のＭＯＳ型サイリスタの導電
型を反転させたＭＯＳ型サイリスタである。同図におい
て、ｎ+ 型アノード領域６１の上面には、ｐ- 型ベース
領域６２が形成されている。そして、ｐ- 型ベース領域
６２の表面には、ｎ型ゲート領域６３及びｎ型カソード
ショート領域６５が、同一工程により所定間隔を隔てて
形成されている。またｎ型ゲート領域６３内の表面部に
は、ｎ型ゲート領域６３よりも浅く、選択的にｐ+ 型カ
ソード領域６４が形成されている。
型を反転させたＭＯＳ型サイリスタである。同図におい
て、ｎ+ 型アノード領域６１の上面には、ｐ- 型ベース
領域６２が形成されている。そして、ｐ- 型ベース領域
６２の表面には、ｎ型ゲート領域６３及びｎ型カソード
ショート領域６５が、同一工程により所定間隔を隔てて
形成されている。またｎ型ゲート領域６３内の表面部に
は、ｎ型ゲート領域６３よりも浅く、選択的にｐ+ 型カ
ソード領域６４が形成されている。
【００３５】さらに、ゲート酸化膜６６、ゲート電極６
７、絶縁膜６８、カソード電極６９及びアノード電極７
０が形成されるが、その構成等は図１に示した例と同様
であるので、ここでは省略する。
７、絶縁膜６８、カソード電極６９及びアノード電極７
０が形成されるが、その構成等は図１に示した例と同様
であるので、ここでは省略する。
【００３６】また、図２のＭＯＳ型サイリスタの動作
は、ターンオン及びターンオフにおいて印加するゲート
電圧の符号が、図１のＭＯＳ型サイリスタと反転してい
るが、基本的動作は同じである。
は、ターンオン及びターンオフにおいて印加するゲート
電圧の符号が、図１のＭＯＳ型サイリスタと反転してい
るが、基本的動作は同じである。
【００３７】
【発明の効果】以上説明したように、本発明によれば、
そのオン状態においてオン電圧の低いサイリスタ動作を
し、かつターンオフ時にはいったんＩＧＢＴ動作に移っ
た後にオフさせることによりターンオフ時間が短いＭＯ
Ｓ型サイリスタを、単一ゲートで実現することが可能と
なるので、その制御回路を平易にすることができる。ま
た、上述のＭＯＳ型サイリスタを形成するにあたり、工
程が複雑になることはなく、さらに面積効率の悪化も最
小限におさえることができる。
そのオン状態においてオン電圧の低いサイリスタ動作を
し、かつターンオフ時にはいったんＩＧＢＴ動作に移っ
た後にオフさせることによりターンオフ時間が短いＭＯ
Ｓ型サイリスタを、単一ゲートで実現することが可能と
なるので、その制御回路を平易にすることができる。ま
た、上述のＭＯＳ型サイリスタを形成するにあたり、工
程が複雑になることはなく、さらに面積効率の悪化も最
小限におさえることができる。
【図１】本発明の一実施例であるＭＯＳ型サイリスタの
構成を示す断面図である。
構成を示す断面図である。
【図２】図１のＭＯＳ型サイリスタの導電型を反転させ
たＭＯＳ型サイリスタの断面図である。
たＭＯＳ型サイリスタの断面図である。
【図３】従来のダブルゲートＭＯＳ型サイリスタの一構
成例を示す断面図である。
成例を示す断面図である。
【図４】図３に示した従来のダブルゲートＭＯＳ型サイ
リスタの動作を説明するタイムチャートである。
リスタの動作を説明するタイムチャートである。
【図５】従来のダブルゲートＭＯＳ型サイリスタの他の
構成例を示す断面図である。
構成例を示す断面図である。
１ ｐ+ 型アノード領域 ２ ｎ- 型ベース領域 ３ ｐ型ゲート領域 ４ ｎ+ 型カソード領域 ５ ｐ型カソードショート領域 ６ ゲート酸化膜 ７ ゲート電極 ８ 絶縁膜 ９ カソード電極 １０ アノード電極
Claims (1)
- 【請求項１】 第１の導電型の第１の半導体領域の上面
に第２の導電型の第２の半導体領域と、該第２の半導体
領域の表面に所定間隔を隔てて第１の導電型の第３の半
導体領域及び第５の半導体領域と、前記第３の半導体領
域内の表面に第２の導電型の第４の半導体領域を有し、
前記第４の半導体領域と前記第５の半導体領域とが電気
的に接続されるとともに、前記第４の半導体領域と前記
第５の半導体領域の間の領域の表面及びその近傍に絶縁
膜が形成され該絶縁膜上に制御電極を有することを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4241486A JPH0697427A (ja) | 1992-09-10 | 1992-09-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4241486A JPH0697427A (ja) | 1992-09-10 | 1992-09-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697427A true JPH0697427A (ja) | 1994-04-08 |
Family
ID=17075035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4241486A Withdrawn JPH0697427A (ja) | 1992-09-10 | 1992-09-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697427A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11198058B2 (en) | 2017-05-22 | 2021-12-14 | Nintendo Co., Ltd. | Storage medium storing game program, information processing apparatus, information processing system, and game processing method |
-
1992
- 1992-09-10 JP JP4241486A patent/JPH0697427A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11198058B2 (en) | 2017-05-22 | 2021-12-14 | Nintendo Co., Ltd. | Storage medium storing game program, information processing apparatus, information processing system, and game processing method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |