JPH0697427A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0697427A JPH0697427A JP4241486A JP24148692A JPH0697427A JP H0697427 A JPH0697427 A JP H0697427A JP 4241486 A JP4241486 A JP 4241486A JP 24148692 A JP24148692 A JP 24148692A JP H0697427 A JPH0697427 A JP H0697427A
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Abstract
(57)【要約】
【目的】 平易な制御回路により駆動でき、オン状態に
おいてはオン電圧の低いサイリスタ動作を行い、ターン
オフ時にはターンオフ時間の短いIGBT動作を行う半
導体装置を、製造工程を複雑にすることなく、かつチッ
プの面積効率良く実現する。 【構成】 本発明の半導体装置は、p+ 型アノード領域
1の上面にn- 型ベース領域2が形成され、そのn- 型
ベース領域2の表面に所定間隔を隔ててp型ゲート領域
3とp型カソードショート領域5が形成され、前述のp
型ゲート領域3内の表面にn+ 型カソード領域4が形成
され、さらにn+ 型カソード領域4とp型カソードショ
ート領域5とが電気的に接続されている。また、n+ 型
カソード領域4とp型カソードショート領域5との間の
領域の表面及びその近傍にゲート酸化膜6が形成され、
そのゲート酸化膜6上にゲート電極7を有する。
おいてはオン電圧の低いサイリスタ動作を行い、ターン
オフ時にはターンオフ時間の短いIGBT動作を行う半
導体装置を、製造工程を複雑にすることなく、かつチッ
プの面積効率良く実現する。 【構成】 本発明の半導体装置は、p+ 型アノード領域
1の上面にn- 型ベース領域2が形成され、そのn- 型
ベース領域2の表面に所定間隔を隔ててp型ゲート領域
3とp型カソードショート領域5が形成され、前述のp
型ゲート領域3内の表面にn+ 型カソード領域4が形成
され、さらにn+ 型カソード領域4とp型カソードショ
ート領域5とが電気的に接続されている。また、n+ 型
カソード領域4とp型カソードショート領域5との間の
領域の表面及びその近傍にゲート酸化膜6が形成され、
そのゲート酸化膜6上にゲート電極7を有する。
Description
【0001】
【産業上の利用分野】本発明は、パワー半導体デバイス
に係り、特にサイリスタとトランジスタを複合した構造
のパワー半導体デバイスに関する。
に係り、特にサイリスタとトランジスタを複合した構造
のパワー半導体デバイスに関する。
【0002】
【従来の技術】パワー半導体デバイスは、電力制御のあ
らゆる分野に利用され、重要な役割を果たしている。特
に近年、高耐圧化・大電流化とともに、省電力化・高速
化の要求が高まっている。そして、これらの要求に対処
するために、オン電圧の低いサイリスタとこのサイリス
タを高速でスイッチングさせるためのトランジスタとを
1チップ上に形成した半導体デバイスが開発されてい
る。
らゆる分野に利用され、重要な役割を果たしている。特
に近年、高耐圧化・大電流化とともに、省電力化・高速
化の要求が高まっている。そして、これらの要求に対処
するために、オン電圧の低いサイリスタとこのサイリス
タを高速でスイッチングさせるためのトランジスタとを
1チップ上に形成した半導体デバイスが開発されてい
る。
【0003】通常のサイリスタは、ゲートから電流を流
すことによりスイッチングを制御する電流駆動型であ
る。これに対し、MOS型FETを内蔵し、ターンオン
・ターンオフ動作時にMOS型FETを通してキャリア
の注入あるいは排出を行うことによりサイリスタをスイ
ッチングさせる型式のサイリスタは、一般にMOS型サ
イリスタと呼称されている。
すことによりスイッチングを制御する電流駆動型であ
る。これに対し、MOS型FETを内蔵し、ターンオン
・ターンオフ動作時にMOS型FETを通してキャリア
の注入あるいは排出を行うことによりサイリスタをスイ
ッチングさせる型式のサイリスタは、一般にMOS型サ
イリスタと呼称されている。
【0004】図3は、上記デバイスの一例である従来の
ダブルゲートMOS型サイリスタの一例の断面構成図で
ある。同図において、MOS型サイリスタのp+ 型コレ
クタ領域11となっているp + 型シリコン基板の上面に
は、n+ 型バッファ領域12が形成されており、さらに
その上面にはn- 型ベース領域13が形成されている。
そして、このn- 型ベース領域13上にサイリスタ部2
0とショート部30が形成されている。
ダブルゲートMOS型サイリスタの一例の断面構成図で
ある。同図において、MOS型サイリスタのp+ 型コレ
クタ領域11となっているp + 型シリコン基板の上面に
は、n+ 型バッファ領域12が形成されており、さらに
その上面にはn- 型ベース領域13が形成されている。
そして、このn- 型ベース領域13上にサイリスタ部2
0とショート部30が形成されている。
【0005】サイリスタ部20は、n- 型ベース領域1
3の表面に所定の深さで形成されているp型ベース領域
21と、そのp型ベース領域21内の表面部にこのp型
ベース領域21よりも浅く形成されたn+ 型エミッタ領
域22と、p+ 型ベースコンタクト領域23を備えてい
る。またショート部30は、n- 型ベース領域13内の
上部に形成されたp型ウェル領域31と、そのp型ウェ
ル領域31内の表面部にこのp型ウェル領域31よりも
浅く所定間隔を隔てたn+ 型ベースショート領域32、
n+ 型エミッタショート領域33、及びn+ 型エミッタ
ショート領域33の側面及び下面に隣接して形成された
p+ 型コンタクト領域34を備えている。
3の表面に所定の深さで形成されているp型ベース領域
21と、そのp型ベース領域21内の表面部にこのp型
ベース領域21よりも浅く形成されたn+ 型エミッタ領
域22と、p+ 型ベースコンタクト領域23を備えてい
る。またショート部30は、n- 型ベース領域13内の
上部に形成されたp型ウェル領域31と、そのp型ウェ
ル領域31内の表面部にこのp型ウェル領域31よりも
浅く所定間隔を隔てたn+ 型ベースショート領域32、
n+ 型エミッタショート領域33、及びn+ 型エミッタ
ショート領域33の側面及び下面に隣接して形成された
p+ 型コンタクト領域34を備えている。
【0006】上記各領域が形成されたn- 型ベース領域
13表面には、コンタクトホールを除く部分にシリコン
酸化膜14が形成されており、そのシリコン酸化膜14
上面の、n- 型ベース領域13とn+ 型エミッタ領域2
2の間には、ポリシリコンから成る第1のゲート電極2
4が形成されている。また、シリコン酸化膜14の上面
のn+ 型ベースショート領域32とn+ 型エミッタショ
ート領域33の間に位置する部分には、ポリシリコンか
ら成る第2のゲート電極35が形成されている。
13表面には、コンタクトホールを除く部分にシリコン
酸化膜14が形成されており、そのシリコン酸化膜14
上面の、n- 型ベース領域13とn+ 型エミッタ領域2
2の間には、ポリシリコンから成る第1のゲート電極2
4が形成されている。また、シリコン酸化膜14の上面
のn+ 型ベースショート領域32とn+ 型エミッタショ
ート領域33の間に位置する部分には、ポリシリコンか
ら成る第2のゲート電極35が形成されている。
【0007】さらに、サイリスタ部20においては、n
+ 型エミッタ領域22の表面に、シリコン酸化膜14に
穿設されたコンタクトホールを介して、アルミニウム等
から成るエミッタ電極25が形成され、p+ 型ベースコ
ンタクト領域23の表面にも同様にして電極26が形成
されている。
+ 型エミッタ領域22の表面に、シリコン酸化膜14に
穿設されたコンタクトホールを介して、アルミニウム等
から成るエミッタ電極25が形成され、p+ 型ベースコ
ンタクト領域23の表面にも同様にして電極26が形成
されている。
【0008】また、ショート部30においては、同じよ
うにシリコン酸化膜14に穿設されたコンタクトホール
を介して、n+ 型エミッタショート領域33及びP+ 型
コンタクト領域34の両領域の表面上にアルミニウム等
から成る電極36が、さらにn+ 型ベースショート領域
32の表面上に電極37が形成されている。また、特に
配線電極は図示していないが、エミッタ電極25と電極
36、及び電極26と電極37は、それぞれアルミニウ
ム等の配線で接続されている。そして、サイリスタ部2
0の電極24はゲート端子G1に接続され、電極25は
エミッタ端子に接続されている。さらに、ショート部3
0の電極35はゲート端子G2に接続され、電極36は
エミッタ端子に接続されている。また、p+ 型コレクタ
領域11の裏面全体には、アルミニウム等から成るコレ
クタ電極15が形成されている。
うにシリコン酸化膜14に穿設されたコンタクトホール
を介して、n+ 型エミッタショート領域33及びP+ 型
コンタクト領域34の両領域の表面上にアルミニウム等
から成る電極36が、さらにn+ 型ベースショート領域
32の表面上に電極37が形成されている。また、特に
配線電極は図示していないが、エミッタ電極25と電極
36、及び電極26と電極37は、それぞれアルミニウ
ム等の配線で接続されている。そして、サイリスタ部2
0の電極24はゲート端子G1に接続され、電極25は
エミッタ端子に接続されている。さらに、ショート部3
0の電極35はゲート端子G2に接続され、電極36は
エミッタ端子に接続されている。また、p+ 型コレクタ
領域11の裏面全体には、アルミニウム等から成るコレ
クタ電極15が形成されている。
【0009】上記サイリスタは、サイリスタ部20がn
+ 型エミッタ領域22をソース、n - 型ベース領域13
をドレイン、p型ベース領域21をチャネル領域とした
nチャネルMOS型FETを備え、ショート部30がn
+ 型ベースショート領域32をソース、n+ 型エミッタ
ショート領域33をドレイン、p型ウェル領域31をチ
ャネル領域としたnチャネルMOS型FETを備え、そ
して各MOS型FETがそれぞれ独立したゲートを備え
たダブルゲートMOS型サイリスタ構造と成っている。
+ 型エミッタ領域22をソース、n - 型ベース領域13
をドレイン、p型ベース領域21をチャネル領域とした
nチャネルMOS型FETを備え、ショート部30がn
+ 型ベースショート領域32をソース、n+ 型エミッタ
ショート領域33をドレイン、p型ウェル領域31をチ
ャネル領域としたnチャネルMOS型FETを備え、そ
して各MOS型FETがそれぞれ独立したゲートを備え
たダブルゲートMOS型サイリスタ構造と成っている。
【0010】次に、上記構成のダブルゲートMOS型サ
イリスタについて、その動作を図4のタイムチャートを
参照しながら説明する。ターンオフ時には、第1のゲー
トG1に正のゲート電圧を印加し、その直下のp型ベー
ス領域21の表面近傍をn型に反転させてnチャネルを
形成する。このことにより、n+ 型エミッタ領域22の
多数キャリアである電子がこのチャネルを通ってn- 型
ベース領域13に注入され、蓄積される。この蓄積され
た電子がp+ 型コレクタ領域11からn- 型ベース領域
13への正孔の注入を促進することにより、サイリスタ
部20はオンになる。
イリスタについて、その動作を図4のタイムチャートを
参照しながら説明する。ターンオフ時には、第1のゲー
トG1に正のゲート電圧を印加し、その直下のp型ベー
ス領域21の表面近傍をn型に反転させてnチャネルを
形成する。このことにより、n+ 型エミッタ領域22の
多数キャリアである電子がこのチャネルを通ってn- 型
ベース領域13に注入され、蓄積される。この蓄積され
た電子がp+ 型コレクタ領域11からn- 型ベース領域
13への正孔の注入を促進することにより、サイリスタ
部20はオンになる。
【0011】一方、ターンオフ時には、まず第2のゲー
トG2に正のゲート電圧を印加し、その直下のp型ウェ
ル領域31の表面近傍を反転させてnチャネルを形成
し、n + 型ベースショート領域32とn+ 型エミッタシ
ョート領域33とをこのチャネルを介して導通させる。
この結果、p型ベース領域21に蓄積されていた正孔
は、p+ 型ベースコンタクト領域23から、n+ 型ベー
スショート領域32、p型ウェル領域31に形成された
nチャネル、及びn+ 型エミッタショート領域33を介
してエミッタに引き抜かれるようになる。このときこの
MOS型サイリスタは、p型ベース領域21の正孔が前
述の経路でエミッタに引き抜かれることにより、n+ 型
エミッタ領域22からn- 型ベース領域13への電子の
注入が減少し、サイリスタとしてのラッチアップが解除
されオン抵抗が上昇する。換言すれば、第2のゲートG
2に正のゲート電圧を印加することにより、MOS型サ
イリスタはIGBT(Insulated Gate Bipolar Transist
or) と同様な動作をするようになる。
トG2に正のゲート電圧を印加し、その直下のp型ウェ
ル領域31の表面近傍を反転させてnチャネルを形成
し、n + 型ベースショート領域32とn+ 型エミッタシ
ョート領域33とをこのチャネルを介して導通させる。
この結果、p型ベース領域21に蓄積されていた正孔
は、p+ 型ベースコンタクト領域23から、n+ 型ベー
スショート領域32、p型ウェル領域31に形成された
nチャネル、及びn+ 型エミッタショート領域33を介
してエミッタに引き抜かれるようになる。このときこの
MOS型サイリスタは、p型ベース領域21の正孔が前
述の経路でエミッタに引き抜かれることにより、n+ 型
エミッタ領域22からn- 型ベース領域13への電子の
注入が減少し、サイリスタとしてのラッチアップが解除
されオン抵抗が上昇する。換言すれば、第2のゲートG
2に正のゲート電圧を印加することにより、MOS型サ
イリスタはIGBT(Insulated Gate Bipolar Transist
or) と同様な動作をするようになる。
【0012】次に、このIGBT動作をしているMOS
型サイリスタの第1のゲートG1及び第2のゲートG2
に印加されているゲート電圧をオフにする。このことに
より、n+ 型エミッタ領域22とn- 型ベース領域13
とを導通させていたp型ベース領域21表面近傍のnチ
ャネルが閉じるので、n+ 型エミッタ領域22からn -
型ベース領域13への電子の注入が停止される。また、
p型ベース領域21の正孔は、前述のIGBT動作にお
いてエミッタに引き抜かれているので、このタイミング
で過剰キャリアとしての正孔の数は非常に少なくなって
いる。従って、この正孔が再結合等によって消滅するま
での時間は短く、ターンオフ時間が短くなる。
型サイリスタの第1のゲートG1及び第2のゲートG2
に印加されているゲート電圧をオフにする。このことに
より、n+ 型エミッタ領域22とn- 型ベース領域13
とを導通させていたp型ベース領域21表面近傍のnチ
ャネルが閉じるので、n+ 型エミッタ領域22からn -
型ベース領域13への電子の注入が停止される。また、
p型ベース領域21の正孔は、前述のIGBT動作にお
いてエミッタに引き抜かれているので、このタイミング
で過剰キャリアとしての正孔の数は非常に少なくなって
いる。従って、この正孔が再結合等によって消滅するま
での時間は短く、ターンオフ時間が短くなる。
【0013】図5は、従来のダブルゲートMOS型サイ
リスタの他の構成例を示す断面図である。同図におい
て、p+ 型シリコン基板から成るp+ 型コレクタ領域4
1の上面には、n- 型ベース領域42が形成されてい
る。そして、このn- 型ベース領域42の表面部には、
n型エミッタ領域43が選択的に所定の深さで形成され
ており、そのn型エミッタ領域43内の表面部にはp+
型領域44及びp+ 型領域45がn型エミッタ領域43
よりも浅く所定間隔を隔てて形成されている。また、n
- 型ベース領域42の表面部に形成された隣接するn型
エミッタ領域43,43間には、その2つの領域を分離
するp型領域46がn型エミッタ領域43の下側の一部
にまで拡がって形成されている。さらに各n型エミッタ
領域43の一方の側面とn- 型ベース領域42との間に
はさまれる領域には、p型ベース領域47が形成されて
おり、このp型ベース領域47はn型エミッタ領域43
の下面及びp型領域46の側面に接続して形成されてい
る。
リスタの他の構成例を示す断面図である。同図におい
て、p+ 型シリコン基板から成るp+ 型コレクタ領域4
1の上面には、n- 型ベース領域42が形成されてい
る。そして、このn- 型ベース領域42の表面部には、
n型エミッタ領域43が選択的に所定の深さで形成され
ており、そのn型エミッタ領域43内の表面部にはp+
型領域44及びp+ 型領域45がn型エミッタ領域43
よりも浅く所定間隔を隔てて形成されている。また、n
- 型ベース領域42の表面部に形成された隣接するn型
エミッタ領域43,43間には、その2つの領域を分離
するp型領域46がn型エミッタ領域43の下側の一部
にまで拡がって形成されている。さらに各n型エミッタ
領域43の一方の側面とn- 型ベース領域42との間に
はさまれる領域には、p型ベース領域47が形成されて
おり、このp型ベース領域47はn型エミッタ領域43
の下面及びp型領域46の側面に接続して形成されてい
る。
【0014】p型ベース領域47及びp型ベース領域4
7とp+ 型領域45との間の表面及びその近傍には、ゲ
ート酸化膜48が形成されており、その上面にポリシリ
コン等からなる第1のゲート電極49が形成されてい
る。また、p型領域46の表面p+ 型領域44とp型領
域46の間のn型エミッタ領域43の表面及びその近傍
にも同様にゲート酸化膜48が形成されており、その上
面にポリシリコン等から成る第2のゲート電極50が設
けられている。さらに、これら第1,第2のゲート電極
49,50の上面並びに側面の一部、及びゲート酸化膜
48の上面は、絶縁膜51により被覆されている。そし
て積層形成された上記ゲート酸化膜48と絶縁膜51に
穿設されたコンタクトホールを介して、p+ 型領域4
4、p+ 型領域45の表面及びそれらの領域44,45
間に位置するn型エミッタ領域43の表面にはアルミニ
ウム等からなるエミッタ電極52が形成されている。こ
のエミッタ電極52は、第1,第2のゲート電極49,
50とはゲート酸化膜48並びに絶縁膜51によって電
気的に分離されている。また、p+ 型コレクタ領域41
の裏面全体には、アルミニウム等から成るコレクタ電極
53が形成されている。
7とp+ 型領域45との間の表面及びその近傍には、ゲ
ート酸化膜48が形成されており、その上面にポリシリ
コン等からなる第1のゲート電極49が形成されてい
る。また、p型領域46の表面p+ 型領域44とp型領
域46の間のn型エミッタ領域43の表面及びその近傍
にも同様にゲート酸化膜48が形成されており、その上
面にポリシリコン等から成る第2のゲート電極50が設
けられている。さらに、これら第1,第2のゲート電極
49,50の上面並びに側面の一部、及びゲート酸化膜
48の上面は、絶縁膜51により被覆されている。そし
て積層形成された上記ゲート酸化膜48と絶縁膜51に
穿設されたコンタクトホールを介して、p+ 型領域4
4、p+ 型領域45の表面及びそれらの領域44,45
間に位置するn型エミッタ領域43の表面にはアルミニ
ウム等からなるエミッタ電極52が形成されている。こ
のエミッタ電極52は、第1,第2のゲート電極49,
50とはゲート酸化膜48並びに絶縁膜51によって電
気的に分離されている。また、p+ 型コレクタ領域41
の裏面全体には、アルミニウム等から成るコレクタ電極
53が形成されている。
【0015】この図5に示したダブルゲートMOS型サ
イリスタの動作は、ターンオフ時において第2のゲート
G2に印加するゲート電圧が負のゲート電圧である点を
除けば、基本的に図3に示したダブルゲートMOS型サ
イリスタと同様である。
イリスタの動作は、ターンオフ時において第2のゲート
G2に印加するゲート電圧が負のゲート電圧である点を
除けば、基本的に図3に示したダブルゲートMOS型サ
イリスタと同様である。
【0016】このように、図3,図5に示したダブルゲ
ートMOS型サイリスタは、オン動作時においてはサイ
リスタ動作するので、MOS型FETよりもオン電圧が
低くなり、ターンオフ時には、いったんサイリスタ動作
からIGBT動作に移った後にオフするので、実質的な
ターンオフ時間が短縮される。
ートMOS型サイリスタは、オン動作時においてはサイ
リスタ動作するので、MOS型FETよりもオン電圧が
低くなり、ターンオフ時には、いったんサイリスタ動作
からIGBT動作に移った後にオフするので、実質的な
ターンオフ時間が短縮される。
【0017】
【発明が解決しようとする課題】しかしながら、図3に
示した従来のサイリスタとMOS型FETの複合素子
は、サイリスタ部20本体と共にMOS型FETを有す
るショート部30を形成する必要があるため、チップの
面積効率が悪くなるという問題があった。これに対し、
図5に示す例においては、面積効率の点においては改善
されているが、製造工程が複雑になりコストが上昇する
という問題がある。
示した従来のサイリスタとMOS型FETの複合素子
は、サイリスタ部20本体と共にMOS型FETを有す
るショート部30を形成する必要があるため、チップの
面積効率が悪くなるという問題があった。これに対し、
図5に示す例においては、面積効率の点においては改善
されているが、製造工程が複雑になりコストが上昇する
という問題がある。
【0018】また、このような複合素子は従来、図3,
図5に示すように、制御用のゲート電極が2つ必要なダ
ブルゲート構造をしており、その制御回路が複雑になる
という問題があった。
図5に示すように、制御用のゲート電極が2つ必要なダ
ブルゲート構造をしており、その制御回路が複雑になる
という問題があった。
【0019】本発明は上記問題を解決するものであり、
その目的は平易な制御回路で駆動でき、オン電圧が低
く、かつスイッチング特性の良い半導体装置を、製造工
程を複雑にすることなくしかも面積効率良く実現するこ
とである。
その目的は平易な制御回路で駆動でき、オン電圧が低
く、かつスイッチング特性の良い半導体装置を、製造工
程を複雑にすることなくしかも面積効率良く実現するこ
とである。
【0020】
【課題を解決するための手段】本発明の半導体装置は、
第1の導電型の第1の半導体領域の上面に第2の導電型
の第2の半導体領域と、該第2の半導体領域の表面に所
定間隔を隔てて第1の導電型の第3の半導体領域及び第
5の半導体領域と、前記第3の半導体領域内の表面に第
2の導電型の第4の半導体領域を有し、前記第4の半導
体領域と前記第5の半導体領域とが電気的に接続されて
いる。
第1の導電型の第1の半導体領域の上面に第2の導電型
の第2の半導体領域と、該第2の半導体領域の表面に所
定間隔を隔てて第1の導電型の第3の半導体領域及び第
5の半導体領域と、前記第3の半導体領域内の表面に第
2の導電型の第4の半導体領域を有し、前記第4の半導
体領域と前記第5の半導体領域とが電気的に接続されて
いる。
【0021】また、前記第4の半導体領域と前記第5の
半導体領域の間の領域の表面及びその近傍に絶縁膜が形
成され該絶縁膜上に制御電極を有する。
半導体領域の間の領域の表面及びその近傍に絶縁膜が形
成され該絶縁膜上に制御電極を有する。
【0022】
【作用】本発明の半導体装置のターンオン動作は、制御
電圧を印加することにより第3の半導体領域の表面近傍
にチャネルを形成し、そのチャネルを介して第4の半導
体領域から第2の半導体領域へ電子(または正孔)を供
給する。この第2の半導体領域に供給された電子(また
は正孔)が第1の半導体領域から第2の半導体領域への
正孔(または電子)の流入を促進し、サイリスタ動作に
はいる。
電圧を印加することにより第3の半導体領域の表面近傍
にチャネルを形成し、そのチャネルを介して第4の半導
体領域から第2の半導体領域へ電子(または正孔)を供
給する。この第2の半導体領域に供給された電子(また
は正孔)が第1の半導体領域から第2の半導体領域への
正孔(または電子)の流入を促進し、サイリスタ動作に
はいる。
【0023】一方、そのターンオフ動作は、ターンオン
時と逆符号の制御電圧を印加することにより、第3の半
導体領域と第5の半導体領域との間に位置する第2の半
導体領域の表面近傍にチャネルを形成する。このとき、
オン動作中に第2の半導体領域に過剰に蓄積されていた
キャリアが、その形成されたチャネルを介して排出され
るので、ターンオフ時間が短くなる。
時と逆符号の制御電圧を印加することにより、第3の半
導体領域と第5の半導体領域との間に位置する第2の半
導体領域の表面近傍にチャネルを形成する。このとき、
オン動作中に第2の半導体領域に過剰に蓄積されていた
キャリアが、その形成されたチャネルを介して排出され
るので、ターンオフ時間が短くなる。
【0024】ここで、上述の第5の半導体領域は、第3
の半導体領域を形成する工程と同時に形成されるので、
工程が複雑になることはなく、また、シングル拡散のみ
で形成できるため面積効率の悪化もわずかである。
の半導体領域を形成する工程と同時に形成されるので、
工程が複雑になることはなく、また、シングル拡散のみ
で形成できるため面積効率の悪化もわずかである。
【0025】
【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。図1は、本発明の一実施例であるM
OS型サイリスタの断面構成図である。
しながら説明する。図1は、本発明の一実施例であるM
OS型サイリスタの断面構成図である。
【0026】同図において、第1の導電型例えばp+ 型
の第1の半導体領域例えばアノード領域1の上面には、
第2の導電型例えばn- 型の第2の半導体領域例えばベ
ース領域2がエピタキシャル成長等により形成されてい
る。そして、このn- 型ベース領域2の表面部には、p
型の第3の半導体領域例えばゲート領域3及びp型の第
5の半導体領域例えばカソードショート領域5が所定間
隔を隔てて選択的に形成されている。尚、これらp型ゲ
ート領域3とP型カソードショート領域5は、イオン打
ち込みあるいは熱拡散により、同一工程にて形成され
る。さらに、p型ゲート領域3内の表面部に、p型ゲー
ト領域3よりも浅く選択的にn+ 型の第4の半導体領域
例えばカソード領域4が形成されている。
の第1の半導体領域例えばアノード領域1の上面には、
第2の導電型例えばn- 型の第2の半導体領域例えばベ
ース領域2がエピタキシャル成長等により形成されてい
る。そして、このn- 型ベース領域2の表面部には、p
型の第3の半導体領域例えばゲート領域3及びp型の第
5の半導体領域例えばカソードショート領域5が所定間
隔を隔てて選択的に形成されている。尚、これらp型ゲ
ート領域3とP型カソードショート領域5は、イオン打
ち込みあるいは熱拡散により、同一工程にて形成され
る。さらに、p型ゲート領域3内の表面部に、p型ゲー
ト領域3よりも浅く選択的にn+ 型の第4の半導体領域
例えばカソード領域4が形成されている。
【0027】また、n+ 型カソード領域4とp型カソー
トショート領域5との間に位置するp型ゲート領域3、
n- 型ベース領域2の表面及びその近傍には、ゲート酸
化膜6が形成されており、さらにその上面にはポリシリ
コンから成るゲート電極7が形成されている。そして、
アルミニウム等から成るカソード電極9が、n+ 型カソ
ード領域4及びp型カソードショート領域5の表面と電
気的に接続して形成されいる。尚、このカソード電極9
とゲート電極7との間は、絶縁膜8により電気的に分離
されている。また、p+ 型アノード領域1の裏面全体に
はアルミニウム等から成るアノード電極10が形成され
ている。
トショート領域5との間に位置するp型ゲート領域3、
n- 型ベース領域2の表面及びその近傍には、ゲート酸
化膜6が形成されており、さらにその上面にはポリシリ
コンから成るゲート電極7が形成されている。そして、
アルミニウム等から成るカソード電極9が、n+ 型カソ
ード領域4及びp型カソードショート領域5の表面と電
気的に接続して形成されいる。尚、このカソード電極9
とゲート電極7との間は、絶縁膜8により電気的に分離
されている。また、p+ 型アノード領域1の裏面全体に
はアルミニウム等から成るアノード電極10が形成され
ている。
【0028】次に、上記構成のMOS型サイリスタの動
作を説明する。本実施例のMOS型サイリスタのターン
オンは、まずゲート電極7に正のゲート電圧を印加す
る。このゲート電圧によりゲート電極7の直下に位置す
るp型ゲート領域3の表面近傍が反転し、nチャネルが
形成される。換言すれば、n+ 型カソード領域4をソー
ス、n- 型ベース領域2をドレインとしたnチャネルM
OS型FETがオン状態となることであり、そのnチャ
ネルを介してn+ 型カソード領域4からn- 型ベース領
域2へ電子が供給されるようになる。
作を説明する。本実施例のMOS型サイリスタのターン
オンは、まずゲート電極7に正のゲート電圧を印加す
る。このゲート電圧によりゲート電極7の直下に位置す
るp型ゲート領域3の表面近傍が反転し、nチャネルが
形成される。換言すれば、n+ 型カソード領域4をソー
ス、n- 型ベース領域2をドレインとしたnチャネルM
OS型FETがオン状態となることであり、そのnチャ
ネルを介してn+ 型カソード領域4からn- 型ベース領
域2へ電子が供給されるようになる。
【0029】n- 型ベース領域2に供給された電子は、
p+ 型アノード領域1近傍に引き寄せられ、その間のp
n接合の電位障壁(Potential barrier )を低下させる
ので、p+ 型アノード領域1からn- 型ベース領域2へ
の正孔の流入が促進される。そして、この正孔がp型ゲ
ート領域3に到達すると、n+ 型カソード領域4からn
- 型ベース領域2への電子の供給は促進され、オン電圧
の低いサイリスタ状態の動作をはじめる。
p+ 型アノード領域1近傍に引き寄せられ、その間のp
n接合の電位障壁(Potential barrier )を低下させる
ので、p+ 型アノード領域1からn- 型ベース領域2へ
の正孔の流入が促進される。そして、この正孔がp型ゲ
ート領域3に到達すると、n+ 型カソード領域4からn
- 型ベース領域2への電子の供給は促進され、オン電圧
の低いサイリスタ状態の動作をはじめる。
【0030】一方、本実施例のMOS型サイリスタのタ
ーンオフ時には、ゲート電極7に負のゲート電圧を印加
する。この負のゲート電圧により、p型ゲート領域3の
表面近傍に形成されていた上記nチャネルが閉じ、それ
と同時に、ゲート電極7の直下に位置するn- 型ベース
領域2、すなわちp型ゲート領域3とp型カソードショ
ート領域5の間に位置するn- 型ベース領域2の表面近
傍が反転し、pチャネルが形成される。換言すれば、p
型ゲート領域3をソース、p型カソードショート領域5
をドレインしたpチャネルMOS型FETがオン状態と
なる。
ーンオフ時には、ゲート電極7に負のゲート電圧を印加
する。この負のゲート電圧により、p型ゲート領域3の
表面近傍に形成されていた上記nチャネルが閉じ、それ
と同時に、ゲート電極7の直下に位置するn- 型ベース
領域2、すなわちp型ゲート領域3とp型カソードショ
ート領域5の間に位置するn- 型ベース領域2の表面近
傍が反転し、pチャネルが形成される。換言すれば、p
型ゲート領域3をソース、p型カソードショート領域5
をドレインしたpチャネルMOS型FETがオン状態と
なる。
【0031】このことにより、p型ゲート領域3は、上
記pチャネル及びp型カソードショート領域5を介して
カソード電極9と導通し、p+ 型アノード領域1からn
- 型ベース領域2を介してp型ゲート領域3に流入した
正孔は、上記経路を介してカソード電極9に引き抜かれ
るようになる。すなわち、図1に示したMOS型サイリ
スタは、ゲート電極7に負のゲート電を印加した直後に
おいてIGBT(Insulated Gate Bipolar Transister
)動作をする。このIGBT動作においては、p型ゲ
ート領域3に供給された過剰キャリアとしての正孔が短
時間で減少し、サイリスタ動作のラッチアップは解除さ
れるので、n+ 型カソード領域4からn-型ベース領域
2への電子の流入は停止される。
記pチャネル及びp型カソードショート領域5を介して
カソード電極9と導通し、p+ 型アノード領域1からn
- 型ベース領域2を介してp型ゲート領域3に流入した
正孔は、上記経路を介してカソード電極9に引き抜かれ
るようになる。すなわち、図1に示したMOS型サイリ
スタは、ゲート電極7に負のゲート電を印加した直後に
おいてIGBT(Insulated Gate Bipolar Transister
)動作をする。このIGBT動作においては、p型ゲ
ート領域3に供給された過剰キャリアとしての正孔が短
時間で減少し、サイリスタ動作のラッチアップは解除さ
れるので、n+ 型カソード領域4からn-型ベース領域
2への電子の流入は停止される。
【0032】また、MOS型サイリスタがオン状態であ
ったときにn- 型ベース領域2に蓄積された過剰キャリ
ア(正孔)は、p型カソードショート領域5から直接引
き抜かれると同時に、p型ゲート領域3からも上述のp
チャネルを介して引き抜かれる。従って、n- 型ベース
領域2の過剰キャリアは短時間で消滅し、本実施例のM
OS型サイリスタのターンオフ時間は、従来のサイリス
タに比べて短くなる。
ったときにn- 型ベース領域2に蓄積された過剰キャリ
ア(正孔)は、p型カソードショート領域5から直接引
き抜かれると同時に、p型ゲート領域3からも上述のp
チャネルを介して引き抜かれる。従って、n- 型ベース
領域2の過剰キャリアは短時間で消滅し、本実施例のM
OS型サイリスタのターンオフ時間は、従来のサイリス
タに比べて短くなる。
【0033】また、本実施例のMOS型サイリスタは、
そのスイッチングを制御するゲート電極が単一であるの
で、制御回路を単純にすることができる。さらに、p型
カソードショート領域5はp型ゲート領域3と同一工程
で形成されるので、工程数が増えることはなく、また、
図3に示した従来例のショート部30と比べて、非常に
小さな領域でp型カソードショート領域5を形成できる
ので、チップの面積効率が向上する。
そのスイッチングを制御するゲート電極が単一であるの
で、制御回路を単純にすることができる。さらに、p型
カソードショート領域5はp型ゲート領域3と同一工程
で形成されるので、工程数が増えることはなく、また、
図3に示した従来例のショート部30と比べて、非常に
小さな領域でp型カソードショート領域5を形成できる
ので、チップの面積効率が向上する。
【0034】図2は、図1のMOS型サイリスタの導電
型を反転させたMOS型サイリスタである。同図におい
て、n+ 型アノード領域61の上面には、p- 型ベース
領域62が形成されている。そして、p- 型ベース領域
62の表面には、n型ゲート領域63及びn型カソード
ショート領域65が、同一工程により所定間隔を隔てて
形成されている。またn型ゲート領域63内の表面部に
は、n型ゲート領域63よりも浅く、選択的にp+ 型カ
ソード領域64が形成されている。
型を反転させたMOS型サイリスタである。同図におい
て、n+ 型アノード領域61の上面には、p- 型ベース
領域62が形成されている。そして、p- 型ベース領域
62の表面には、n型ゲート領域63及びn型カソード
ショート領域65が、同一工程により所定間隔を隔てて
形成されている。またn型ゲート領域63内の表面部に
は、n型ゲート領域63よりも浅く、選択的にp+ 型カ
ソード領域64が形成されている。
【0035】さらに、ゲート酸化膜66、ゲート電極6
7、絶縁膜68、カソード電極69及びアノード電極7
0が形成されるが、その構成等は図1に示した例と同様
であるので、ここでは省略する。
7、絶縁膜68、カソード電極69及びアノード電極7
0が形成されるが、その構成等は図1に示した例と同様
であるので、ここでは省略する。
【0036】また、図2のMOS型サイリスタの動作
は、ターンオン及びターンオフにおいて印加するゲート
電圧の符号が、図1のMOS型サイリスタと反転してい
るが、基本的動作は同じである。
は、ターンオン及びターンオフにおいて印加するゲート
電圧の符号が、図1のMOS型サイリスタと反転してい
るが、基本的動作は同じである。
【0037】
【発明の効果】以上説明したように、本発明によれば、
そのオン状態においてオン電圧の低いサイリスタ動作を
し、かつターンオフ時にはいったんIGBT動作に移っ
た後にオフさせることによりターンオフ時間が短いMO
S型サイリスタを、単一ゲートで実現することが可能と
なるので、その制御回路を平易にすることができる。ま
た、上述のMOS型サイリスタを形成するにあたり、工
程が複雑になることはなく、さらに面積効率の悪化も最
小限におさえることができる。
そのオン状態においてオン電圧の低いサイリスタ動作を
し、かつターンオフ時にはいったんIGBT動作に移っ
た後にオフさせることによりターンオフ時間が短いMO
S型サイリスタを、単一ゲートで実現することが可能と
なるので、その制御回路を平易にすることができる。ま
た、上述のMOS型サイリスタを形成するにあたり、工
程が複雑になることはなく、さらに面積効率の悪化も最
小限におさえることができる。
【図1】本発明の一実施例であるMOS型サイリスタの
構成を示す断面図である。
構成を示す断面図である。
【図2】図1のMOS型サイリスタの導電型を反転させ
たMOS型サイリスタの断面図である。
たMOS型サイリスタの断面図である。
【図3】従来のダブルゲートMOS型サイリスタの一構
成例を示す断面図である。
成例を示す断面図である。
【図4】図3に示した従来のダブルゲートMOS型サイ
リスタの動作を説明するタイムチャートである。
リスタの動作を説明するタイムチャートである。
【図5】従来のダブルゲートMOS型サイリスタの他の
構成例を示す断面図である。
構成例を示す断面図である。
1 p+ 型アノード領域 2 n- 型ベース領域 3 p型ゲート領域 4 n+ 型カソード領域 5 p型カソードショート領域 6 ゲート酸化膜 7 ゲート電極 8 絶縁膜 9 カソード電極 10 アノード電極
Claims (1)
- 【請求項1】 第1の導電型の第1の半導体領域の上面
に第2の導電型の第2の半導体領域と、該第2の半導体
領域の表面に所定間隔を隔てて第1の導電型の第3の半
導体領域及び第5の半導体領域と、前記第3の半導体領
域内の表面に第2の導電型の第4の半導体領域を有し、
前記第4の半導体領域と前記第5の半導体領域とが電気
的に接続されるとともに、前記第4の半導体領域と前記
第5の半導体領域の間の領域の表面及びその近傍に絶縁
膜が形成され該絶縁膜上に制御電極を有することを特徴
とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4241486A JPH0697427A (ja) | 1992-09-10 | 1992-09-10 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4241486A JPH0697427A (ja) | 1992-09-10 | 1992-09-10 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0697427A true JPH0697427A (ja) | 1994-04-08 |
Family
ID=17075035
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4241486A Withdrawn JPH0697427A (ja) | 1992-09-10 | 1992-09-10 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0697427A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11198058B2 (en) | 2017-05-22 | 2021-12-14 | Nintendo Co., Ltd. | Storage medium storing game program, information processing apparatus, information processing system, and game processing method |
-
1992
- 1992-09-10 JP JP4241486A patent/JPH0697427A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11198058B2 (en) | 2017-05-22 | 2021-12-14 | Nintendo Co., Ltd. | Storage medium storing game program, information processing apparatus, information processing system, and game processing method |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |