JPH0697424A - Manufacture of semiconductor element - Google Patents
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- JPH0697424A JPH0697424A JP4270899A JP27089992A JPH0697424A JP H0697424 A JPH0697424 A JP H0697424A JP 4270899 A JP4270899 A JP 4270899A JP 27089992 A JP27089992 A JP 27089992A JP H0697424 A JPH0697424 A JP H0697424A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ゲート電極がＰ型ポリ
シリコンで形成される半導体素子の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device having a gate electrode made of P-type polysilicon.
【０００２】[0002]
【従来の技術】ＰチャネルトランジスタとＮチャネルト
ランジスタとで構成されるＣＭＯＳ素子において、微細
化に対応するためには、ＣＭＯＳ素子の閾値電圧の制御
性を向上させる必要があり、このためデュアルゲート構
造が必要とされている。ここで、デュアルゲート構造と
は、ＣＭＯＳ素子を構成するＰチャネルトランジスタの
ゲート電極，Ｎチャネルトランジスタのゲート電極がそ
れぞれＰ型ポリシリコン，Ｎ型ポリシリコンで形成され
ている構造であり、このようなデュアルゲート構造とす
ることによって、ＣＭＯＳ素子の閾値電圧の制御性を向
上させることができる。ところで、従来では、上述のデ
ュアルゲート構造において、Ｐチャネルトランジスタの
ゲート電極を形成するＰ型ポリシリコンには、ドーパン
トとしてボロン（Ｂ，またはＢＦ2）が使用されてい
た。2. Description of the Related Art In a CMOS device composed of a P-channel transistor and an N-channel transistor, it is necessary to improve the controllability of the threshold voltage of the CMOS device in order to cope with miniaturization. Is needed. Here, the dual gate structure is a structure in which the gate electrode of the P-channel transistor and the gate electrode of the N-channel transistor which form the CMOS device are formed of P-type polysilicon and N-type polysilicon, respectively. With the dual gate structure, the controllability of the threshold voltage of the CMOS device can be improved. By the way, conventionally, in the above-mentioned dual gate structure, boron (B or BF 2 ) is used as a dopant in the P-type polysilicon forming the gate electrode of the P-channel transistor.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、ボロン
は、酸化膜中の拡散係数が非常に大きく、従って、Ｐ型
ポリシリコンのドーパントにボロンを使用する上述した
従来の半導体素子，すなわちＣＭＯＳ素子では、ゲート
材料に注入されたボロンがゲート酸化膜を突き抜けて基
板中の素子チャネル領域におけるチャネル不純物プロフ
ァイルを乱し、素子の閾値電圧を変化させてしまうとい
う問題があった。However, boron has a very large diffusion coefficient in the oxide film, and therefore, in the above-mentioned conventional semiconductor device using CMOS as a dopant for P-type polysilicon, that is, a CMOS device, There is a problem that boron implanted into the gate material penetrates the gate oxide film and disturbs the channel impurity profile in the element channel region in the substrate, changing the threshold voltage of the element.
【０００４】本発明は、ゲート材料へのドーパントにボ
ロンを使用してＰ型ポリシリコンのゲート電極を形成す
る際に、素子チャネル領域へのボロンの拡散を抑え、素
子の閾値電圧の変動を抑えることができ、さらには、ゲ
ート材料中でのボロン拡散をも抑え、ゲート抵抗を低く
しキャリアの活性化率を高めることの可能な半導体素子
の製造方法を提供することを目的としている。According to the present invention, when a P-type polysilicon gate electrode is formed by using boron as a dopant for a gate material, diffusion of boron into a device channel region is suppressed and fluctuation of a threshold voltage of the device is suppressed. Further, it is an object of the present invention to provide a method for manufacturing a semiconductor device capable of suppressing the diffusion of boron in the gate material, lowering the gate resistance, and increasing the activation rate of carriers.
【０００５】[0005]
【課題を解決するための手段】本発明は、ゲート絶縁膜
上に形成されるゲート電極の材料，すなわちゲート材料
が、これにボロン（Ｂ，またはＢＦ2）を注入する際
に、アモルファスシリコンとなっており、このアモルフ
ァスシリコンにドーパントとしてＰ型不純物のボロン
（Ｂ，またはＢＦ2）を注入し、ボロンの注入されたア
モルファスシリコンを後工程の熱プロセスによって結晶
化して、Ｐ型ポリシリコンのゲート電極を形成すること
を特徴としている。According to the present invention, the material of the gate electrode formed on the gate insulating film, that is, the gate material, is made of amorphous silicon when boron (B or BF 2 ) is injected into the material. P-type impurity boron (B or BF 2 ) is injected as a dopant into this amorphous silicon, and the amorphous silicon in which the boron is injected is crystallized by a thermal process in a subsequent step to form a gate of P-type polysilicon. It is characterized by forming electrodes.
【０００６】ここで、ボロンを注入する際のゲート材料
となるアモルファスシリコンは、ＣＶＤ法によって形成
されるか、あるいは、ポリシリコンにＳｉあるいはＧｅ
等のイオンを注入することによって形成される。ＣＶＤ
法，例えばＬＰ−ＣＶＤ法を用いる場合には、最高でも
６００℃以下（望ましくは５００℃以下）の温度で、Ｓ
ｉＨ4やＳｉ2Ｈ6等のガスを熱分解することによって、
アモルファスシリコンを得ることができる。また、Ｓｉ
あるいはＧｅ等のイオン注入を用いてアモルファスシリ
コンを得る場合には、少なくとも１Ｅ１７（１／c
m3），望ましくは１Ｅ１９（１／cm3）のドーズ量が必
要である。Amorphous silicon, which becomes a gate material when boron is implanted, is formed by a CVD method, or polysilicon or Si or Ge is formed.
It is formed by implanting ions such as. CVD
Method, for example, LP-CVD method, S at a temperature of 600 ° C. or lower (preferably 500 ° C. or lower) at the maximum.
By thermally decomposing gases such as iH 4 and Si 2 H 6 ,
Amorphous silicon can be obtained. Also, Si
Alternatively, when amorphous silicon is obtained by using ion implantation of Ge or the like, at least 1E17 (1 / c
A dose of m 3 ), preferably 1E19 (1 / cm 3 ) is required.
【０００７】また、このようにして得られたアモルファ
スシリコンにボロンを注入し、ボロンの注入されたアモ
ルファスシリコンを後工程の熱プロセスによって結晶化
する際、この後工程の熱プロセスとしては、例えば後述
のソース・ドレインの不純物活性化工程を用いることが
でき、後工程の熱プロセスでは、ボロンの注入されたア
モルファスシリコンは、少なくとも６００℃以上の温度
で熱処理されて、Ｐ型ポリシリコンになる。このよう
に、本発明では、ボロンを注入する際のゲート材料がア
モルファスシリコンであることによって、ボロン注入時
にボロンの注入飛程とその拡がりを減少させ、これによ
って、後工程の熱プロセスによるチャネル領域へのボロ
ンの拡散を低減することができる。また、後工程の熱プ
ロセス時においても、ゲート材料中でのボロンの拡散を
抑えることができる。Further, when boron is implanted into the amorphous silicon thus obtained and the amorphous silicon in which boron is implanted is crystallized by a thermal process of a post process, the thermal process of the post process is, for example, described later. The source / drain impurity activation step can be used. In the subsequent thermal process, the boron-doped amorphous silicon is heat-treated at a temperature of at least 600 ° C. or higher to become P-type polysilicon. As described above, according to the present invention, since the gate material at the time of implanting boron is amorphous silicon, the implantation range of boron and the spread thereof are reduced at the time of boron implantation, whereby the channel region by the subsequent thermal process is reduced. The diffusion of boron into the can be reduced. Further, it is possible to suppress the diffusion of boron in the gate material even in the thermal process of the subsequent step.
【０００８】本発明は、また、ＳｉあるいはＧｅ等のイ
オン注入により、アモルファス化されたゲート材料を得
る場合に、この工程がＭＯＳ素子のソース・ドレインに
対応する領域のアモルファス化をも兼ね、アモルファス
化後の工程でソース・ドレインに対応するアモルファス
化領域に不純物（ドーパント）を導入し、しかる後、熱
プロセス（ソース・ドレインの不純物活性化工程）でこ
の領域中の不純物を活性化させることを特徴としてい
る。According to the present invention, in the case of obtaining an amorphized gate material by ion implantation of Si or Ge, this step also serves to amorphize the region corresponding to the source / drain of the MOS element. Impurities (dopants) are introduced into the amorphized regions corresponding to the source / drain in the post-oxidation process, and then the impurities in this region are activated by a thermal process (source / drain impurity activation process). It has a feature.
【０００９】このように、ゲート材料のアモルファス化
工程により、ＭＯＳ素子のソース・ドレインに対応する
領域をもアモルファス化されることにより、その後、こ
の領域に不純物（ドーパント）を導入（注入）する際
に、ソース・ドレインに対応した領域においても不純物
の注入飛程とその拡がりを減少させることができる。As described above, the process of amorphizing the gate material also amorphizes the regions corresponding to the source / drain of the MOS element, so that when impurities (dopants) are subsequently introduced (implanted) into this region. In addition, it is possible to reduce the implantation range and the spread of impurities even in the regions corresponding to the source / drain.
【００１０】[0010]
【実施例】以下、本発明の実施例について説明する。先
づ、図１（ａ）に示すように、シリコン基板１上にＮ型
ウェル１０（Ｎ型不純物濃度：１Ｅ１７（１／cm3））
を形成し、該Ｎ型ウェル１０上にゲート熱酸化膜１１
（膜厚：１１０Å）を形成し、しかる後、ＬＰ−ＣＶＤ
法によってアモルファスシリコン膜１２を３５００Åの
膜厚に形成した。ここで、アモルファスシリコン膜１２
の形成条件は、温度を５００℃とし、反応ガスとしてＳ
ｉ2Ｈ6を３００ＳＣＣＭで導入し、圧力を０．１ｔｏｒ
ｒとした。EXAMPLES Examples of the present invention will be described below. First, as shown in FIG. 1A, an N-type well 10 (N-type impurity concentration: 1E17 (1 / cm 3 )) is formed on a silicon substrate 1.
Forming a gate thermal oxide film 11 on the N-type well 10.
(Film thickness: 110Å) is formed, and then LP-CVD
The amorphous silicon film 12 was formed to a film thickness of 3500Å by the method. Here, the amorphous silicon film 12
The formation conditions of S are as follows.
i 2 H 6 was introduced at 300 SCCM and the pressure was set to 0.1 torr.
r.
【００１１】アモルファスシリコン膜１２を形成後、こ
のアモルファスシリコン膜１２にボロン（Ｂ）をイオン
注入した。ここで、ボロン（Ｂ）の注入条件は、エネル
ギーが３０ＫｅＶ，ドーズ量が５Ｅ１５（１／cm3）で
あった。After forming the amorphous silicon film 12, boron (B) is ion-implanted into the amorphous silicon film 12. Here, as the boron (B) implantation conditions, the energy was 30 KeV and the dose was 5E15 (1 / cm 3 ).
【００１２】しかる後、図１（ｂ）に示すように、ボロ
ン（Ｂ）の注入されたアモルファスシリコン膜１２をパ
ターニングして、ゲートとなるべき領域１２’を画定
し、また、ソース・ドレインとなるべき領域１３にボロ
ン（ＢＦ2）を注入し、次いで、層間絶縁膜１４を形成
した後、温度８００℃で３０分間、活性化アニールを施
した。これにより、領域１３に注入されたボロン（ＢＦ
2）を活性化して、ソース・ドレイン（１３）を形成
し、また、これと同時に、ゲートとなるべき領域１２’
が結晶化され、Ｐ型ポリシリコンのゲート電極（１
２’）を形成することができた。しかる後、コンタクト
ホールを開孔し、このコンタクトホールにメタル１５を
形成して、ＭＯＳ素子を作成した。After that, as shown in FIG. 1B, the amorphous silicon film 12 into which boron (B) is implanted is patterned to define a region 12 'to be a gate, and to form a source / drain region. Boron (BF 2 ) was implanted into the region 13 to be formed, and then the interlayer insulating film 14 was formed, followed by activation annealing at a temperature of 800 ° C. for 30 minutes. As a result, boron (BF) implanted in the region 13 is
2 ) is activated to form a source / drain (13), and at the same time, a region 12 'to be a gate is formed.
Is crystallized, and a gate electrode (1
2 ') could be formed. After that, a contact hole was opened and a metal 15 was formed in this contact hole to form a MOS element.
【００１３】このような工程により作成された本実施例
のＭＯＳ素子の特性を従来工程により作成されたＭＯＳ
素子の特性と比較するため、従来例として、ゲート材料
に当初からポリシリコンを用いた場合のＭＯＳ素子を作
成した。図２（ａ），（ｂ），（ｃ）は本実施例と従来
例との比較結果を示す図である。図２（ａ）には、ゲ−
トに注入されたボロン（Ｂ）イオンの飛程（μｍ）の比
較結果が示されており、本実施例の場合、従来例と比べ
て、ボロン（Ｂ）の飛程が小さくなっていることがわか
る。また、図２（ｂ）には、ＭＯＳ素子完成後のゲート
抵抗（Ω／□）についての比較結果が示されており、本
実施例の場合、従来例と比べて、ゲート抵抗が低く、キ
ャリアの活性比率の高いことがわかる。また、図２
（ｃ）には、ＭＯＳ素子の閾値電圧Ｖthの変動ΔＶ
th（＝Ｖth（実測）−Ｖth（計算））についての比較結
果が示されており、本実施例の場合、従来例と比べて、
閾値電圧の変動が抑えられていることがわかる。なお、
ここで、Ｖth（計算）は、ゲ−トからチャネル領域への
ボロン突きぬけがないとした場合の閾値電圧である。The characteristics of the MOS device of this embodiment produced by the above process are compared with those of the MOS device produced by the conventional process.
In order to compare with the characteristics of the device, as a conventional example, a MOS device using polysilicon as the gate material from the beginning was prepared. 2A, 2B, and 2C are diagrams showing comparison results between the present embodiment and the conventional example. In FIG. 2 (a),
The comparison result of the range (μm) of boron (B) ions implanted into the chamber is shown. In this example, the range of boron (B) is smaller than that in the conventional example. I understand. Further, FIG. 2B shows a comparison result of the gate resistance (Ω / □) after the completion of the MOS element. In the case of the present embodiment, the gate resistance is lower than that of the conventional example, and the carrier resistance It can be seen that the activity ratio of is high. Also, FIG.
(C) shows a variation ΔV of the threshold voltage V th of the MOS element.
The comparison result of th (= V th (actual measurement) −V th (calculation)) is shown. In the case of the present embodiment, compared with the conventional example,
It can be seen that the fluctuation of the threshold voltage is suppressed. In addition,
Here, V th (calculation) is a threshold voltage when there is no boron penetration from the gate to the channel region.
【００１４】これらの比較結果から、本実施例の工程に
よって作成されたＭＯＳ素子は、ゲート材料に注入され
たボロンの拡散を抑え、これによって、素子の閾値電圧
の変動を抑えるとともに、ゲート抵抗を低くしキャリア
の活性化率を高めことができることが確認された。From these comparison results, the MOS device manufactured by the process of the present embodiment suppresses the diffusion of boron implanted in the gate material, thereby suppressing the fluctuation of the threshold voltage of the device and reducing the gate resistance. It was confirmed that the carrier activation rate can be increased by lowering the carrier activation rate.
【００１５】なお、ボロンの拡散を抑えるのに、プロセ
スを低温化したり、ボロンの増速拡散要因を取り除いた
り、あるいはゲート絶縁膜にシリコン窒化膜を用いるこ
とも考えられるが、本発明のように、アモルファスシリ
コンにボロンを注入し、ボロンの注入されたアモルファ
スシリコンを後工程の熱プロセスによって結晶化する場
合には、ＭＯＳ素子のチャネル領域へのボロン拡散およ
びゲート材料中でのボロン拡散を極力抑えたプロセスの
最適化を図ることができる。In order to suppress the diffusion of boron, it is conceivable to lower the temperature of the process, remove the factor of accelerated diffusion of boron, or use a silicon nitride film as the gate insulating film, but like the present invention. When boron is implanted into amorphous silicon and the amorphous silicon with boron implanted is crystallized by a subsequent thermal process, the diffusion of boron into the channel region of the MOS element and the diffusion of boron in the gate material are suppressed as much as possible. The optimized process can be achieved.
【００１６】[0016]
【発明の効果】以上に説明したように、請求項１記載の
発明によれば、Ｐ型ポリシリコンをゲート電極とするＭ
ＯＳ−ＦＥＴ素子の半導体素子を製造するに際し、ボロ
ンを注入する際のゲート材料がアモルファスシリコンと
なっており、該アモルファスシリコンにボロンを注入
し、ボロンの注入されたアモルファスシリコンを後工程
の熱プロセスによって結晶化し、Ｐ型ポリシリコンのゲ
ート電極を形成するので、素子チャネル領域へのボロン
の拡散を抑え、素子の閾値電圧の変動を抑えることがで
き、さらには、ゲート材料中でのボロン拡散をも抑え、
ゲート抵抗を低くしキャリアの活性化率を高めることが
できる。As described above, according to the first aspect of the present invention, M having P-type polysilicon as the gate electrode is used.
When manufacturing a semiconductor element of an OS-FET element, amorphous silicon is used as a gate material when boron is injected, boron is injected into the amorphous silicon, and the amorphous silicon in which boron is injected is subjected to a thermal process in a later step. Since it is crystallized by forming a P-type polysilicon gate electrode, it is possible to suppress the diffusion of boron into the element channel region, suppress the fluctuation of the threshold voltage of the element, and further to prevent the boron diffusion in the gate material. Hold down
The gate resistance can be reduced and the carrier activation rate can be increased.
【００１７】また、請求項２，３記載の発明では、ボロ
ンを注入する際のゲート材料であるアモルファスシリコ
ンを、ＣＶＤ法によって形成するか、または、ポリシリ
コンにＳｉあるいはＧｅ等をイオン注入して形成するよ
うにしており、特に、請求項３記載の発明では、ポリシ
リコンにＳｉあるいはＧｅ等をイオン注入してアモルフ
ァスシリコンを形成する場合に、該アモルファス化工程
が、ＭＯＳ−ＦＥＴ素子のソース・ドレインに対応する
領域のアモルファス化をも兼ね、ソース・ドレインに対
応する領域は、アモルファス化された後、ドーパントが
導入されるので、ソース・ドレインに対応した領域にお
いても、不純物の注入飛程とその拡がりを減少させるこ
とができる。According to the second and third aspects of the invention, amorphous silicon, which is a gate material for implanting boron, is formed by a CVD method, or Si or Ge is ion-implanted into polysilicon. In particular, in the invention according to claim 3, when amorphous silicon is formed by ion-implanting Si or Ge into polysilicon, the amorphizing step is performed in the source / source of the MOS-FET element. The region corresponding to the source / drain is also amorphized, and the dopant is introduced after the region corresponding to the source / drain is made amorphous. The spread can be reduced.
【図１】（ａ），（ｂ）は本発明に係る半導体素子の製
造工程例を示す図である。1A and 1B are diagrams showing an example of a manufacturing process of a semiconductor device according to the present invention.
【図２】（ａ），（ｂ），（ｃ）は本発明と従来例との
比較結果を示す図である。2 (a), (b) and (c) are diagrams showing comparison results between the present invention and a conventional example.
１ 基板 １０ Ｎ型ウェル １１ ゲート熱酸化膜 １２ アモルファスシリコン膜 １２’ ゲートとなるべき領域 １３ ソース・ドレインとなるべき領域 １４ 層間絶縁膜 １５ メタル DESCRIPTION OF SYMBOLS 1 Substrate 10 N-type well 11 Gate thermal oxide film 12 Amorphous silicon film 12 'Region to be a gate 13 Region to be a source / drain 14 Interlayer insulating film 15 Metal
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 Continuation of the front page (51) Int.Cl. 5 Identification code Office reference number FI technical display location H01L 21/336
Claims (3)
ＯＳ−ＦＥＴの半導体素子を製造するに際し、ボロンを
注入する際のゲート材料がアモルファスシリコンとなっ
ており、該アモルファスシリコンにボロンを注入し、ボ
ロンの注入されたアモルファスシリコンを後工程の熱プ
ロセスによって結晶化し、Ｐ型ポリシリコンのゲート電
極を形成することを特徴とする半導体素子の製造方法。1. An M having P-type polysilicon as a gate electrode.
When a semiconductor element of OS-FET is manufactured, the gate material when boron is injected is amorphous silicon, boron is injected into the amorphous silicon, and the amorphous silicon in which boron is injected is subjected to a subsequent thermal process. A method of manufacturing a semiconductor device, which comprises crystallizing to form a P-type polysilicon gate electrode.
おいて、ボロンを注入する際のゲート材料である前記ア
モルファスシリコンは、ＣＶＤ法によって形成される
か、または、ポリシリコンにＳｉあるいはＧｅ等をイオ
ン注入して形成されることを特徴とする半導体素子の製
造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein the amorphous silicon, which is a gate material when boron is implanted, is formed by a CVD method, or Si or Ge is added to polysilicon. A method of manufacturing a semiconductor device, which is formed by ion implantation.
おいて、ポリシリコンにＳｉあるいはＧｅ等をイオン注
入してアモルファスシリコンを形成する場合に、該アモ
ルファス化工程が、ＭＯＳ−ＦＥＴ素子のソース・ドレ
インに対応する領域のアモルファス化をも兼ね、ソース
・ドレインに対応する領域は、アモルファス化された
後、所定のドーパントが導入されることを特徴とする半
導体素子の製造方法。3. The method for manufacturing a semiconductor device according to claim 2, wherein when amorphous silicon is formed by ion-implanting Si or Ge into polysilicon, the amorphizing step includes the step of forming the source of the MOS-FET device. A method for manufacturing a semiconductor element, which also functions as an amorphization of a region corresponding to a drain, and a predetermined dopant is introduced into the region corresponding to a source / drain after being amorphized.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4270899A JPH0697424A (en) | 1992-09-14 | 1992-09-14 | Manufacture of semiconductor element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4270899A JPH0697424A (en) | 1992-09-14 | 1992-09-14 | Manufacture of semiconductor element |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697424A true JPH0697424A (en) | 1994-04-08 |
Family
ID=17492534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4270899A Pending JPH0697424A (en) | 1992-09-14 | 1992-09-14 | Manufacture of semiconductor element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697424A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6040236A (en) * | 1996-09-06 | 2000-03-21 | Nec Corporation | Method for manufacturing silicon thin film conductive element |
| WO2004107450A1 (en) * | 2003-05-30 | 2004-12-09 | Fujitsu Limited | Semiconductor and its manufacturing method |
| US6969870B2 (en) | 2000-07-27 | 2005-11-29 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having an amorphous silicon-germanium gate electrode |
-
1992
- 1992-09-14 JP JP4270899A patent/JPH0697424A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6040236A (en) * | 1996-09-06 | 2000-03-21 | Nec Corporation | Method for manufacturing silicon thin film conductive element |
| US6969870B2 (en) | 2000-07-27 | 2005-11-29 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having an amorphous silicon-germanium gate electrode |
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