JP3033528B2 - Semiconductor device and manufacturing method thereof - Google Patents
Semiconductor device and manufacturing method thereofInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、Ｔｉシリサイドの
形成方法に特徴を有する半導体装置及びその製造方法に
関する。The present invention relates to a semiconductor device characterized by a method for forming Ti silicide and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】従来、Ｔｉシリサイドの形成プロセスは
以下のようなものであった。まず、素子分離、ゲート酸
化膜、ポリシリコンゲート電極等を形成後、ポリシリコ
ンゲート電極側壁に絶縁膜サイドウォール形成する。続
いて、拡散層及びポリシリコンゲート電極のみのＳｉが
表面に出ている状態で、拡散層及びポリシリコンゲート
電極の表面付近をアモルファス化するためにＡｓ注入を
行う。その後、純Ｔｉを３００℃以上の高温でスパッタ
成膜し、ランプアニールで熱処理することにより、拡散
層及びポリシリコンゲート電極上のみにＴｉシリサイド
を形成する。そして、酸化膜上のシリサイド化していな
い部分のＴｉを、ウエットエッチングにより選択的に除
去し、さらにＴｉシリサイドであるＴｉＳｉ2 を低抵抗
にかつ安定の結晶構造Ｃ54にするために、再度ランプア
ニールを行う。また、別の方法では特開昭６２−３３４
６６号公報に示されるように、高融点金属を成膜後にア
ニールをして、まず拡散層やポリシリコンゲート電極上
に選択的にシリサイドを形成した後、イオン注入により
不純物を注入してｐ型又はｎ型拡散層、ゲート電極等を
形成する。2. Description of the Related Art Hitherto, the process of forming Ti silicide has been as follows. First, after element isolation, a gate oxide film, a polysilicon gate electrode and the like are formed, an insulating film sidewall is formed on the polysilicon gate electrode side wall. Subsequently, while Si of only the diffusion layer and the polysilicon gate electrode is exposed on the surface, As implantation is performed to make the vicinity of the surface of the diffusion layer and the polysilicon gate electrode amorphous. After that, pure Ti is formed by sputtering at a high temperature of 300 ° C. or more, and heat treatment is performed by lamp annealing to form Ti silicide only on the diffusion layer and the polysilicon gate electrode. Then, the Ti portion not silicided on oxide film, in order to selectively removed by wet etching, and further to the TiSi 2 a low resistance and a stable crystal structure C 54 is a Ti silicide, again lamp annealing I do. Another method is disclosed in JP-A-62-334.
As shown in Japanese Patent Publication No. 66, annealing is performed after forming a refractory metal, first, silicide is selectively formed on a diffusion layer or a polysilicon gate electrode, and then impurities are implanted by ion implantation to form a p-type metal. Alternatively, an n-type diffusion layer, a gate electrode, and the like are formed.
【０００３】[0003]
【発明が解決しようとする課題】拡散層やポリシリコン
ゲート電極の抵抗を下げるため、ＢＦ2 やＢを高濃度で
イオン注入し、活性化を行うと、拡散層やポリシリコン
ゲート電極のＳｉ結晶にゆがみが生じる。そのため、そ
の後にＴｉシリサイドを形成する際に、Ｔｉの異常拡散
が起こる。実際に、ｐチャネルトランジスタでは、シリ
サイド形成時の熱処理において、Ｔｉがポリシリコンゲ
ート電極中を拡散してゲート絶縁膜に達することによ
り、ゲート絶縁膜が劣化することがある。In order to reduce the resistance of the diffusion layer and the polysilicon gate electrode, BF 2 or B ions are implanted at a high concentration and activated. Warping occurs. Therefore, when Ti silicide is formed thereafter, abnormal diffusion of Ti occurs. Actually, in a p-channel transistor, in a heat treatment at the time of silicide formation, Ti diffuses in a polysilicon gate electrode and reaches a gate insulating film, so that the gate insulating film may be deteriorated.
【０００４】この問題は、特にｐチャネルトランジスタ
に顕著であり、Ｓｉより原子半径の大きいＡｓを不純物
として用いるｎチャネルトランジスタでは、あまり起き
ていない。これは、ＢのようにＳｉより原子半径が小さ
いものを多量に含むＳｉ結晶では、原子半径がＳｉより
大きいＴｉが混入しやすくなるためと考えられる。よっ
て、高濃度Ｂの注入により生じたＳｉ結晶のゆがみによ
るＴｉの異常拡散を抑制する必要がある。[0004] This problem is particularly remarkable in a p-channel transistor, and does not occur much in an n-channel transistor using As having an atomic radius larger than that of Si as an impurity. This is thought to be because Ti having an atomic radius larger than Si is likely to be mixed in a Si crystal such as B containing a large amount of one having a smaller atomic radius than Si. Therefore, it is necessary to suppress abnormal diffusion of Ti due to distortion of the Si crystal caused by implantation of high concentration B.
【０００５】[0005]
【課題を解決するための手段】本発明に係る半導体装置
は、Ｓｉより原子半径の小さい不純物元素を含むＳｉ結
晶上に、Ｔｉシリサイドが形成された構造を有するもの
である。そして、前記Ｓｉ結晶には、Ｓｉより原子半径
が大きく、Ｓｉと化学反応をすることがなく、かつＳｉ
中で準位を作らない元素が含まれ、この元素によって前
記Ｓｉ結晶の歪みが矯正されていることを特徴とする。
本発明に係る半導体装置の製造方法は、Ｓｉより原子半
径の小さい不純物元素を含むＳｉ結晶上にＴｉシリサイ
ドを形成する工程を有するものである。そして、Ｓｉよ
り原子半径が大きく、Ｓｉと化学反応をすることがな
く、かつＳｉ中で準位を作らない元素を、前記不純物元
素を含むＳｉ結晶中に導入することにより、前記Ｓｉ結
晶の歪みを矯正し、続いて、このＳｉ結晶上にＴｉを成
膜し、このＴｉを成膜したＳｉ結晶をアニールすること
により前記Ｔｉシリサイドを形成することを特徴とす
る。A semiconductor device according to the present invention has a structure in which Ti silicide is formed on a Si crystal containing an impurity element having an atomic radius smaller than that of Si. The Si crystal has a larger atomic radius than Si, does not chemically react with Si, and
Element which does not create a level in the medium contains, before by this element
The strain of the Si crystal is corrected .
A method for manufacturing a semiconductor device according to the present invention includes a step of forming Ti silicide on a Si crystal containing an impurity element having an atomic radius smaller than that of Si. Then, an element having a larger atomic radius than Si, not causing a chemical reaction with Si, and not forming a level in Si, is introduced into the Si crystal containing the impurity element , whereby the Si bond is formed.
The method is characterized in that the distortion of the crystal is corrected , a Ti film is formed on the Si crystal, and the Ti crystal is formed by annealing the Si crystal on which the Ti film is formed.
【０００６】本発明は、より具体的に言えば、Ｔｉシリ
サイドをゲート電極や拡散層上に持つトランジスタによ
り構成された半導体装置の製造方法において、ｐチャネ
ルトランジスタを形成するために、ＢＦ2 又はＢを素子
領域にイオン注入した後、Ｓｉより原子半径が大きく、
Ｓｉと化学反応をすることがなく、Ｓｉ中で準位を作ら
ない半導体、半金属又は不活性ガスをイオン注入し、そ
の後アニールにより前記ＢＦ2 又はＢを活性化する工程
を有することを特徴とするものである。More specifically, the present invention relates to a method of manufacturing a semiconductor device including a transistor having Ti silicide on a gate electrode or a diffusion layer, in order to form a p-channel transistor by using BF 2 or B After ion implantation into the element region, the atomic radius is larger than Si,
A step of activating the BF 2 or B by ion-implanting a semiconductor, semimetal or inert gas which does not chemically react with Si and does not form a level in Si, and thereafter anneals. Is what you do.
【０００７】これによりＳｉ中の結晶ゆがみを除去し、
その後のＴｉシリサイド工程でＴｉが異常拡散すること
を防ぐ。このような不純物を含む拡散層又はゲート電極
は、Ｓｉの選択成長により形成されてもよい。半導体、
半金属又は不活性ガスはＧｅ，Ａｒ，Ａｓ，Ｓｂ等であ
る。特にｐチャネルに対し反対のキャリアを生成するＡ
ｓ又はＳｂにおいては、ＢＦ2 又はＢのイオン注入及び
その後の活性化によるホール濃度よりも、キャリア濃度
が高くならない濃度である必要がある。また、はじめに
前記半導体、半金属又は不活性ガスをイオン注入した
後、ｐチャネルトランジスタを形成するために、前記Ｂ
Ｆ2 又はＢを素子領域にイオン注入し、アニールにより
ＢＦ2 又はＢを活性化する工程としてもよい。As a result, crystal distortion in Si is removed,
This prevents abnormal diffusion of Ti in the subsequent Ti silicide process. The diffusion layer or the gate electrode containing such an impurity may be formed by selective growth of Si. semiconductor,
The semimetal or inert gas is Ge, Ar, As, Sb, or the like. In particular, A which generates an opposite carrier for the p-channel
In the case of s or Sb, it is necessary that the carrier concentration is not higher than the hole concentration by ion implantation of BF 2 or B and subsequent activation. After the semiconductor, semimetal or inert gas is first ion-implanted, the B
A step of implanting F 2 or B into the element region and activating BF 2 or B by annealing may be used.
【０００８】[0008]
【発明の実施の形態】本発明の第１実施形態を図１及び
図２に基づき説明する。本実施形態は、イオン注入によ
り不純物を導入したＴｉシリサイドゲート電極及びソー
ス・ドレイン領域を有するトランジスタの製造方法であ
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment of the present invention will be described with reference to FIGS. This embodiment is a method for manufacturing a transistor having a Ti silicide gate electrode into which impurities are introduced by ion implantation and source / drain regions.
【０００９】まず、Ｓｉ基板１０上に、フィールド酸化
膜１２、ゲート酸化膜１４、ポリシリコンゲート電極１
６、サイドウォール酸化膜１８等を形成する。First, a field oxide film 12, a gate oxide film 14, a polysilicon gate electrode 1 are formed on a Si substrate 10.
6. A sidewall oxide film 18 and the like are formed.
【００１０】続いて、ｐチャネルのトランジスタを形成
するために、素子領域にＢＦ2 又はＢをドーズ量５×１
０15／ｃｍ2 注入する（図１〔ａ〕）。これにより、Ｓ
ｉ基板１０にｐ型拡散層領域２０、ポリシリコンゲート
電極１６にｐ型領域２２が形成される。Subsequently, in order to form a p-channel transistor, BF 2 or B is applied to the element region at a dose of 5 × 1.
Implantation of 0 15 / cm 2 is performed (FIG. 1A). Thereby, S
A p-type diffusion layer region 20 is formed in i-substrate 10 and a p-type region 22 is formed in polysilicon gate electrode 16.
【００１１】続いて、Ｇｅを１０ｋｅＶ、１×１０15／
ｃｍ2 注入する（図１〔ｂ〕）。これにより、Ｓｉ基板
１０にＧｅ含有ｐ型拡散層領域２４、ポリシリコンゲー
ト電極１６にＧｅ含有ｐ型領域２６が形成される。この
とき、Ｇｅの代わりにＡｓ、Ｓｂ、Ａｒなどを用いても
よい。ただし、ＡｓやＳｂでは、ＢＦ2 やＢよりプロジ
ェクションレンジが浅くなるように加速エネルギーを選
ぶ必要がある。さらに、ＡｓやＳｂにおいては、その後
行われるアモルファス化の注入も考え合わせ、電子キャ
リア濃度がホール濃度よりも低くなるように、ドーズ量
を選ぶ必要がある。Subsequently, Ge is set to 10 keV and 1 × 10 15 /
cm 2 (FIG. 1B). Thus, a Ge-containing p-type diffusion layer region 24 is formed on the Si substrate 10 and a Ge-containing p-type region 26 is formed on the polysilicon gate electrode 16. At this time, As, Sb, Ar, or the like may be used instead of Ge. However, in As or Sb, it is necessary to select the acceleration energy so that the projection range becomes shallower than BF 2 or B. Further, in As and Sb, it is necessary to select the dose so that the electron carrier concentration is lower than the hole concentration in consideration of the subsequent injection of amorphization.
【００１２】続いて、窒素中で１０００℃かつ１０秒間
のランプアニールを行う。その結果、Ｂが活性化される
とともに、ＧｅがＳｉの格子間に入ることで、Ｓｉより
原子半径の小さいＢによってＳｉ結晶のひずんだ部分
が、Ｓｉより原子半径の大きいＧｅで矯正される。これ
によりＳｉ中の結晶ゆがみによるストレスが緩和され
る。Subsequently, lamp annealing is performed in nitrogen at 1000 ° C. for 10 seconds. As a result, B is activated and Ge enters between the lattices of Si, so that the distorted portion of the Si crystal is corrected by Ge having a larger atomic radius than Si by B having a smaller atomic radius than Si. This alleviates stress due to crystal distortion in Si.
【００１３】続いて、シリサイド反応を促進させるため
に、Ａｓを３０ｋｅＶ、２×１０14／ｃｍ2 注入するこ
とにより、ｐ型拡散層領域２０及びポリシリコンゲート
電極１６の表面をアモルファス化する。前述と同じよう
に、格子緩和のための不純物をＡｓやＳｂで行うとき
は、アモルファス化のためのＡｓの量を考え合わせ、キ
ャリア濃度がＢのそれを越えないように設定する必要が
ある。Subsequently, in order to promote the silicide reaction, As is implanted at 30 keV and 2 × 10 14 / cm 2 to make the surfaces of the p-type diffusion layer region 20 and the polysilicon gate electrode 16 amorphous. As described above, when the impurity for lattice relaxation is performed with As or Sb, it is necessary to consider the amount of As for amorphization and to set the carrier concentration so as not to exceed that of B.
【００１４】続いて、Ｔｉを４５０℃で３０ｎｍ成膜す
ることにより、Ｔｉ膜２８を形成する（図１〔ｃ〕）。
なお、図１〔ｃ〕では、前述の工程により、Ｇｅ含有ｐ
型ゲート電極１６ａ及びＧｅ含有ｐ型拡散層２０ａが形
成されている。Subsequently, a Ti film 28 is formed by forming a 30 nm film of Ti at 450 ° C. (FIG. 1C).
Note that, in FIG. 1C, the Ge-containing p
A gate electrode 16a and a Ge-containing p-type diffusion layer 20a are formed.
【００１５】続いて、窒素中でアニールすることによ
り、Ｇｅ含有ｐ型ゲート電極１６ａ及びＧｅ含有ｐ型拡
散層２０ａ上のみにＴｉシリサイドを形成する。このと
き、従来通りにＢ注入のみでｐ型拡散層領域２０及びポ
リシリコンゲート電極１６を形成していると、Ｓｉより
原子半径の小さいＢが多量に注入されているため、結晶
ひずみが生じており、Ｔｉがシリサイド反応をするとき
にＳｉ基板やポリシリコン内に単体拡散しやすくなる。
実際、従来技術におけるｐチャネルにおいては、Ｔｉシ
リサイドゲート電極を用いると、ゲート耐圧が劣化す
る。Subsequently, Ti silicide is formed only on the Ge-containing p-type gate electrode 16a and the Ge-containing p-type diffusion layer 20a by annealing in nitrogen. At this time, if the p-type diffusion layer region 20 and the polysilicon gate electrode 16 are formed only by B implantation as in the conventional case, a large amount of B having an atomic radius smaller than that of Si is implanted. Thus, when Ti undergoes a silicide reaction, it becomes easy for a simple substance to diffuse into a Si substrate or polysilicon.
In fact, in the p-channel according to the prior art, when a Ti silicide gate electrode is used, the gate breakdown voltage deteriorates.
【００１６】最後に、酸化膜上のＴｉＮや未反応Ｔｉを
ウエットエッチングにより除去し、サイドアニールをす
ることにより、安定で抵抗の低いＴｉシリサイド３０が
形成される（図１〔ｄ〕）。Finally, TiN and unreacted Ti on the oxide film are removed by wet etching and side annealing is performed to form a stable and low-resistance Ti silicide 30 (FIG. 1D).
【００１７】なお、格子緩和のための不純物としてＧｅ
やＡｒを選ぶときには、ＢＦ2 やＢのイオン注入の前
に、先にイオン注入してもよい。ＧｅやＡｒは、Ａｓや
Ｓｂと違いホールキャリア濃度を下げる効果がないた
め、かつ原子半径がＢよりも大きいために、アニール時
のＢの拡散のストッパーとなり、浅い接合形成が可能に
なるという２重の効果が期待できる。Ge is used as an impurity for lattice relaxation.
When Ar or Ar is selected, ion implantation may be performed before BF 2 or B ion implantation. Ge and Ar have no effect of lowering the hole carrier concentration unlike As and Sb, and have an atomic radius larger than B, so that they can serve as a stopper for diffusion of B at the time of annealing and can form a shallow junction. A heavy effect can be expected.
【００１８】次に、本発明の第２実施形態を図３に基づ
き説明する。本実施形態は、超微細デバイスのチャネル
長を稼ぐために、ソース・ドレイン領域をＳｉ選択成長
によりせり上げる方法である。Next, a second embodiment of the present invention will be described with reference to FIG. In the present embodiment, in order to increase the channel length of an ultrafine device, the source / drain regions are raised by selective Si growth.
【００１９】まず、Ｓｉ基板１０上に、フィールド酸化
膜１２、ゲート酸化膜１４、ポリシリコンゲート電極１
６、サイドウォール酸化膜１８等を形成する。First, a field oxide film 12, a gate oxide film 14, a polysilicon gate electrode 1 are formed on a Si substrate 10.
6. A sidewall oxide film 18 and the like are formed.
【００２０】続いて、Ｓｉ基板１０上の拡散層部及びポ
リシリコンゲート電極１８上に、ＣＶＤによりＳｉを選
択成長させる。成長はシランガスを用い基板温度を約６
００℃にして行うが、このときゲルマンガスをシランガ
スの流量の約１／１０混入させる。これによりＧｅを微
量に含んだＳｉ膜３２，３４が形成される。Subsequently, Si is selectively grown on the diffusion layer on the Si substrate 10 and the polysilicon gate electrode 18 by CVD. The growth was performed using silane gas and the substrate temperature was about 6
The temperature is set to 00 ° C. At this time, germane gas is mixed at about 1/10 of the flow rate of silane gas. Thereby, Si films 32 and 34 containing a trace amount of Ge are formed.
【００２１】続いて、ｐチャネルトランジスタを形成す
るために、ＢＦ2 を５×１０15／ｃｍ2 イオン注入する
（図３〔ａ〕）。Subsequently, ions of BF 2 are implanted at 5 × 10 15 / cm 2 to form a p-channel transistor (FIG. 3A).
【００２２】続いて、１０００℃かつ１０秒間のアニー
ルを行う（図３〔ｂ〕）。これにより、Ｇｅ含有ｐ型ゲ
ート電極３４ａ及びＧｅ含有ｐ型拡散層３２ａが形成さ
れる。Ｇｅ含有ｐ型ゲート電極３４ａ及びＧｅ含有ｐ型
拡散層３２ａは、Ｓｉより原子半径の大きいＧｅが含ま
れているため、格子間が強制的に広げられた格子ひずみ
を有している。しかし、Ｓｉより原子半径の小さいＢを
活性化させることにより、そのひずみが相殺され、Ｓｉ
膜中のひずみによるストレスは緩和される。Subsequently, annealing is performed at 1000 ° C. for 10 seconds (FIG. 3B). As a result, a Ge-containing p-type gate electrode 34a and a Ge-containing p-type diffusion layer 32a are formed. Since the Ge-containing p-type gate electrode 34a and the Ge-containing p-type diffusion layer 32a contain Ge having an atomic radius larger than that of Si, the lattice strain is forcibly expanded between lattices. However, by activating B, whose atomic radius is smaller than that of Si, the distortion is offset, and Si is removed.
Stress due to strain in the film is relieved.
【００２３】その後、第１実施形態と同じようにＴｉを
成膜し、Ｇｅ含有ｐ型ゲート電極３４ａ及びＧｅ含有ｐ
型拡散層３２ａ上に選択的にＴｉシリサイド３６を形成
する（図３〔ｃ〕）。Thereafter, a Ti film is formed as in the first embodiment, and a Ge-containing p-type gate electrode 34a and a Ge-containing p-type gate electrode 34a are formed.
A Ti silicide 36 is selectively formed on the mold diffusion layer 32a (FIG. 3C).
【００２４】以上の説明では格子緩和と行うために、主
にＧｅの例を用いたが、ＡｒガスのようなＳｉよりも原
子半径の大きい不活性ガスでもよいし、ＡｓやＳｂのよ
うなＶ族元素でもよい。Ｖ族元素を用いる場合は、先に
述べたようにｐ型トランジスタのホールキャリア濃度が
ＡｓやＳｂの電子キャリア濃度よりも高くなるように、
不純物量を調整する必要がある。Ｓｉの選択成長方法で
は、選択成長時にＢなどの不純物を含めることも可能で
ある。In the above description, Ge is mainly used for lattice relaxation. However, an inert gas having a larger atomic radius than Si, such as Ar gas, or V, such as As or Sb, may be used. It may be a group element. When a group V element is used, as described above, the hole carrier concentration of the p-type transistor is higher than the electron carrier concentration of As or Sb.
It is necessary to adjust the amount of impurities. In the selective growth method of Si, an impurity such as B can be included during the selective growth.
【００２５】[0025]
【発明の効果】本発明によれば、Ｓｉより原子半径の小
さい不純物元素によるＳｉ結晶中のゆがみを、Ｓｉより
原子半径が大きく、Ｓｉと化学反応をすることがなく、
かつＳｉ中で準位を作らない元素が解消することによ
り、Ｔｉシリサイド形成時におけるＳｉ結晶中へのＴｉ
の異常拡散を防止できる。したがって、本発明を用いれ
ば、従来から懸念されているｐチャネルにおけるＴｉの
異常拡散によるゲート耐圧不良を抑制でき、歩留まりを
向上できる。特に、微細デバイスの極薄膜ゲート酸化膜
の信頼性向上に顕著な効果がある。According to the present invention, distortion in an Si crystal due to an impurity element having a smaller atomic radius than that of Si can be suppressed without causing a chemical reaction with Si having a larger atomic radius than that of Si.
In addition, since the elements that do not form a level in Si are eliminated, Ti in the Si crystal during Ti silicide formation is removed.
Abnormal diffusion can be prevented. Therefore, according to the present invention, it is possible to suppress a gate breakdown voltage defect due to the abnormal diffusion of Ti in the p-channel, which has been a concern in the past, and to improve the yield. In particular, it has a remarkable effect on improving the reliability of the ultra-thin gate oxide film of a micro device.
【図１】本発明の第１実施形態を示す製造工程の概略断
面図であり、図１〔ａ〕、図１〔ｂ〕の順に工程が進行
する。FIG. 1 is a schematic cross-sectional view of a manufacturing process showing a first embodiment of the present invention, and the process proceeds in the order of FIGS. 1A and 1B.
【図２】本発明の第１実施形態を示す製造工程の概略断
面図であり、図２〔ｃ〕、図２〔ｄ〕の順に工程が進行
する。FIG. 2 is a schematic cross-sectional view of a manufacturing process showing the first embodiment of the present invention, and the process proceeds in the order of FIGS. 2C and 2D.
【図３】本発明の第２実施形態を示す製造工程の概略断
面図であり、図３〔ａ〕、図３〔ｂ〕、図３〔ｃ〕の順
に工程が進行する。FIG. 3 is a schematic cross-sectional view of a manufacturing process showing a second embodiment of the present invention, and the process proceeds in the order of FIGS. 3A, 3B, and 3C.
１０ Ｓｉ基板 １２ フィールド酸化膜 １４ ゲート酸化膜 １６ ポリシリコンゲート電極 １６ａ Ｇｅ含有ｐ型ゲート電極 １８ サイドウォール酸化膜 ２０ ｐ型拡散層領域 ２０ａ Ｇｅ含有ｐ型拡散層 ２２ ポリシリコンゲート電極のｐ型領域 ２４ Ｇｅ含有ｐ型拡散層領域 ２６ ポリシリコンゲート電極のＧｅ含有ｐ型領域 ２８ Ｔｉ膜 ３０ Ｔｉシリサイド ３２，３４ Ｇｅを微量に含んだＳｉ膜 ３２ａ Ｇｅ含有ｐ型拡散層 ３４ａ Ｇｅ含有ｐ型ゲート電極 ３６ Ｔｉシリサイド DESCRIPTION OF SYMBOLS 10 Si substrate 12 Field oxide film 14 Gate oxide film 16 Polysilicon gate electrode 16a Ge-containing p-type gate electrode 18 Sidewall oxide film 20 p-type diffusion layer region 20a Ge-containing p-type diffusion layer 22 p-type region of polysilicon gate electrode 24 Ge-containing p-type diffusion layer region 26 Ge-containing p-type region of polysilicon gate electrode 28 Ti film 30 Ti silicide 32, 34 Si film containing a small amount of Ge 32 a Ge-containing p-type diffusion layer 34 a Ge-containing p-type gate electrode 36 Ti silicide
Claims (6)
含むＳｉ結晶上に、Ｔｉシリサイドが形成された構造を
有する半導体装置において、 前記Ｓｉ結晶には、Ｓｉより原子半径が大きく、Ｓｉと
化学反応をすることがなく、かつＳｉ中で準位を作らな
い元素が含まれ、 この元素によって前記Ｓｉ結晶の歪みが矯正されてい
る、 ことを特徴とする半導体装置。1. An impurity element having a smaller atomic radius than Si.
Structure with Ti silicide formed on Si crystal
In the semiconductor device, the Si crystal has a larger atomic radius than Si,
No chemical reaction and do not create levels in Si
Contain elements, This element corrects the distortion of the Si crystal.
, A semiconductor device characterized by the above-mentioned.
含むＳｉ結晶からなるゲート電極又は拡散層上に、Ｔｉ
シリサイドが形成された構造を有する半導体装置におい
て、 前記ゲート電極又は拡散層には、Ｓｉより原子半径が大
きく、Ｓｉと化学反応をすることがなく、かつＳｉ中で
準位を作らない元素が含まれ、 この元素によって前記Ｓｉ結晶の歪みが矯正されてい
る、 ことを特徴とする半導体装置。2. An impurity element having a smaller atomic radius than Si.
Ti on the gate electrode or diffusion layer made of Si crystal containing Ti
In semiconductor devices having a structure with silicide formed
The gate electrode or the diffusion layer has an atomic radius larger than that of Si.
Without any chemical reaction with Si and in Si
Contains elements that do not create levels, This element corrects the distortion of the Si crystal.
, A semiconductor device characterized by the above-mentioned.
子半径が大きく、Ｓｉと化学反応をすることがなく、か
つＳｉ中で準位を作らない前記元素がＧｅ，Ａｒ，Ａｓ
又はＳｂである、請求項１又は２記載の半導体装置。3. The impurity element is B, which has a larger atomic radius than Si, does not chemically react with Si, and does not form a level in Si.
3. The semiconductor device according to claim 1, wherein the semiconductor device is Sb.
含むＳｉ結晶上にＴｉシリサイドを形成する工程を有す
る半導体装置の製造方法において、 Ｓｉより原子半径が大きく、Ｓｉと化学反応をすること
がなく、かつＳｉ中で準位を作らない元素を、前記不純
物元素を含むＳｉ結晶中に導入することにより、前記Ｓ
ｉ結晶の歪みを矯正し、 続いて、このＳｉ結晶上にＴｉを成膜し、 このＴｉを成膜したＳｉ結晶をアニールすることにより
前記Ｔｉシリサイドを形成することを特徴とする半導体
装置の製造方法。4. A method for manufacturing a semiconductor device, comprising the step of forming Ti silicide on a Si crystal containing an impurity element having a smaller atomic radius than Si, wherein the atomic radius is larger than Si and no chemical reaction occurs with Si. And introducing an element that does not form a level in Si into the Si crystal containing the impurity element,
manufacturing a semiconductor device, comprising: correcting a strain of an i crystal ; subsequently, forming a Ti film on the Si crystal; and annealing the Si crystal on which the Ti film is formed to form the Ti silicide. Method.
含むＳｉ結晶上にＴｉシリサイドを形成する工程を有す
る半導体装置の製造方法において、 Ｓｉより原子半径が大きく、Ｓｉと化学反応をすること
がなく、かつＳｉ中で準位を作らない元素を含むＳｉ結
晶中に、前記不純物元素を導入することにより 、前記Ｓ
ｉ結晶の歪みを矯正し、 続いて、このＳｉ結晶上にＴｉを成膜し、 このＴｉを成膜したＳｉ結晶をアニールすることにより
前記Ｔｉシリサイドを形成することを特徴とする半導体
装置の製造方法。5. A method for manufacturing a semiconductor device comprising a step of forming Ti silicide on an Si crystal containing an impurity element having a smaller atomic radius than Si, wherein the atomic radius is larger than Si and no chemical reaction occurs with Si. and the Si crystal containing an element that does not create a level in Si, by introducing the impurity element, the S
manufacturing a semiconductor device, comprising: correcting a strain of an i crystal ; subsequently, forming a Ti film on the Si crystal; and annealing the Si crystal on which the Ti film is formed to form the Ti silicide. Method.
子半径が大きく、Ｓｉと化学反応をすることがなく、か
つＳｉ中で準位を作らない前記元素がＧｅ，Ａｒ，Ａｓ
又はＳｂである、請求項４又は５記載の半導体装置の製
造方法。6. The impurity element is B, which has a larger atomic radius than Si, does not chemically react with Si, and does not form a level in Si.
6. The method of manufacturing a semiconductor device according to claim 4, wherein the semiconductor device is Sb.
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