JPH0697307A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
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- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＬＳＩパッケージの多ピン化を促進し、併せ
て放熱性を改善する。また、リードのインダクタンスに
起因するノイズを低減する。 【構成】 半導体チップ５を封止したパッケージ本体２
の底面に導電プレート３を設け、この導電プレート３と
半導体チップ５のＧＮＤ用のパッド６ａとをワイヤ７で
接続する。また、この導電プレート３の下面に接合した
半田バンプ８を介して導電プレート３と実装基板９とを
電気的に接続する。
て放熱性を改善する。また、リードのインダクタンスに
起因するノイズを低減する。 【構成】 半導体チップ５を封止したパッケージ本体２
の底面に導電プレート３を設け、この導電プレート３と
半導体チップ５のＧＮＤ用のパッド６ａとをワイヤ７で
接続する。また、この導電プレート３の下面に接合した
半田バンプ８を介して導電プレート３と実装基板９とを
電気的に接続する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、半導体チップを封止するＬＳＩパッケージ
に適用して有効な技術に関するものである。
関し、特に、半導体チップを封止するＬＳＩパッケージ
に適用して有効な技術に関するものである。
【０００２】
【従来の技術】従来、ＱＦＰ(Quad Flat Package) など
のＬＳＩパッケージは、半導体チップを封止したパッケ
ージ本体の側面から多数のリード（アウターリード）を
突出させ、これらのリードを介して半導体チップと実装
基板との電気的接続を取る構造になっている。この場
合、半導体チップの電源用のパッドやＧＮＤ用のパッド
と実装基板との電気的接続は、信号用のパッドと実装基
板との電気的接続と同様、上記リードを通じて行われ
る。
のＬＳＩパッケージは、半導体チップを封止したパッケ
ージ本体の側面から多数のリード（アウターリード）を
突出させ、これらのリードを介して半導体チップと実装
基板との電気的接続を取る構造になっている。この場
合、半導体チップの電源用のパッドやＧＮＤ用のパッド
と実装基板との電気的接続は、信号用のパッドと実装基
板との電気的接続と同様、上記リードを通じて行われ
る。
【０００３】
【発明が解決しようとする課題】近年、論理ＬＳＩの高
機能化、高速化に伴ってＱＦＰの多ピン化が進み、リー
ドの幅やピッチが微細化していることから、搬送時のリ
ード曲がり、基板実装時の半田ブリッジやリード浮きな
どの不良が生じ易くなっている。
機能化、高速化に伴ってＱＦＰの多ピン化が進み、リー
ドの幅やピッチが微細化していることから、搬送時のリ
ード曲がり、基板実装時の半田ブリッジやリード浮きな
どの不良が生じ易くなっている。
【０００４】また、高機能化、高速化に伴って半導体チ
ップの発熱量が増大していることから、ＬＳＩパッケー
ジの放熱性の改善が重要な課題となっている。
ップの発熱量が増大していることから、ＬＳＩパッケー
ジの放熱性の改善が重要な課題となっている。
【０００５】さらに、多ピン化に伴ってパッケージ本体
の外形寸法が大きくなっているため、電気的にも半導体
チップから実装基板に至るリード長が長くなり、電源用
のリードやＧＮＤ用のリードのインダクタンスが増大す
ることから、信号の同時切換えノイズが増大して誤動作
が生じ易くなっている。
の外形寸法が大きくなっているため、電気的にも半導体
チップから実装基板に至るリード長が長くなり、電源用
のリードやＧＮＤ用のリードのインダクタンスが増大す
ることから、信号の同時切換えノイズが増大して誤動作
が生じ易くなっている。
【０００６】そこで、本発明の目的は、ＬＳＩパッケー
ジの多ピン化を促進することのできる技術を提供するこ
とにある。
ジの多ピン化を促進することのできる技術を提供するこ
とにある。
【０００７】本発明の他の目的は、ＬＳＩパッケージの
放熱性を向上させることのできる技術を提供することに
ある。
放熱性を向上させることのできる技術を提供することに
ある。
【０００８】本発明の他の目的は、電源用のリードやＧ
ＮＤ用のリードのインダクタンスに起因するノイズを低
減することのできる技術を提供することにある。
ＮＤ用のリードのインダクタンスに起因するノイズを低
減することのできる技術を提供することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１１】本発明のＬＳＩパッケージは、パッケージ
本体の底面に半導体チップの電源用のパッドまたはＧＮ
Ｄ用のパッドと電気的に接続された導電プレートを設
け、この導電プレートを介して前記電源用のパッドまた
はＧＮＤ用のパッドと実装基板とを電気的に接続する構
造になっている。
本体の底面に半導体チップの電源用のパッドまたはＧＮ
Ｄ用のパッドと電気的に接続された導電プレートを設
け、この導電プレートを介して前記電源用のパッドまた
はＧＮＤ用のパッドと実装基板とを電気的に接続する構
造になっている。
【００１２】
【作用】上記した手段によれば、パッケージ本体の底面
に設けた導電プレートを介して半導体チップの電源用の
パッドやＧＮＤ用のパッドと実装基板との電気的接続を
取ることにより、従来、パッケージ本体の側面に設けて
いた電源用のリードやＧＮＤ用のリードが不要となり、
その分、信号用のリードの数を増やすことができるの
で、ＬＳＩパッケージの多ピン化を促進することができ
る。
に設けた導電プレートを介して半導体チップの電源用の
パッドやＧＮＤ用のパッドと実装基板との電気的接続を
取ることにより、従来、パッケージ本体の側面に設けて
いた電源用のリードやＧＮＤ用のリードが不要となり、
その分、信号用のリードの数を増やすことができるの
で、ＬＳＩパッケージの多ピン化を促進することができ
る。
【００１３】上記した手段によれば、パッケージ本体の
底面に設けた導電プレートを介して半導体チップの電源
用のパッドやＧＮＤ用のパッドと実装基板との電気的接
続を取ることにより、半導体チップの電源用のパッドや
ＧＮＤ用のパッドから実装基板に至る配線経路のインダ
クタンスを低減することができるため、このインダクタ
ンスに起因するノイズを低減することができる。
底面に設けた導電プレートを介して半導体チップの電源
用のパッドやＧＮＤ用のパッドと実装基板との電気的接
続を取ることにより、半導体チップの電源用のパッドや
ＧＮＤ用のパッドから実装基板に至る配線経路のインダ
クタンスを低減することができるため、このインダクタ
ンスに起因するノイズを低減することができる。
【００１４】上記した手段によれば、パッケージ本体の
底面に設けた導電プレートを通じて半導体チップの熱を
外部に逃がすことができるため、ＬＳＩパッケージの放
熱性を向上させることができる。
底面に設けた導電プレートを通じて半導体チップの熱を
外部に逃がすことができるため、ＬＳＩパッケージの放
熱性を向上させることができる。
【００１５】
【実施例１】以下、本発明の一実施例であるＬＳＩパッ
ケージの構成を図１を用いて説明する。
ケージの構成を図１を用いて説明する。
【００１６】本実施例１のＬＳＩパッケージ１は、合成
樹脂の成型体からなるパッケージ本体２の底面に導電プ
レート３が設けてある。この導電プレート３は、Ｃｕな
どの金属板からなり、その下面のほぼ全体がパッケージ
本体２の外部に露出するようになっている。
樹脂の成型体からなるパッケージ本体２の底面に導電プ
レート３が設けてある。この導電プレート３は、Ｃｕな
どの金属板からなり、その下面のほぼ全体がパッケージ
本体２の外部に露出するようになっている。
【００１７】上記導電プレート３の上面中央には、接着
剤４などを介して半導体チップ５が搭載されており、こ
の半導体チップ５の素子形成面に設けられたＧＮＤ用の
パッド６ａと導電プレート３とがＡｕなどのワイヤ７を
介して電気的に接続されている。
剤４などを介して半導体チップ５が搭載されており、こ
の半導体チップ５の素子形成面に設けられたＧＮＤ用の
パッド６ａと導電プレート３とがＡｕなどのワイヤ７を
介して電気的に接続されている。
【００１８】また、上記導電プレート３の下面には、半
田バンプ８が接合されており、この半田バンプ８を介し
て実装基板９のＧＮＤ用のフットプリント１０ａと導電
プレート３とが電気的に接続されている。
田バンプ８が接合されており、この半田バンプ８を介し
て実装基板９のＧＮＤ用のフットプリント１０ａと導電
プレート３とが電気的に接続されている。
【００１９】上記半田バンプ８は、予め半田ディップ法
により導電プレート３の下面に形成しておく。また、半
田ペーストを使用して半田バンプ８を形成してもよい。
導電プレート３の下面には、半田の拡散を防止するため
のソルダーレジスト１１を設けておく。
により導電プレート３の下面に形成しておく。また、半
田ペーストを使用して半田バンプ８を形成してもよい。
導電プレート３の下面には、半田の拡散を防止するため
のソルダーレジスト１１を設けておく。
【００２０】一方、導電プレート３の上面周辺部には、
ポリイミド樹脂などの絶縁フィルム１２を介して信号用
のリード１３および電源用のリード１３ｂが接合されて
いる。リード１３，１３ｂは、４２アロイやＣｕなどの
リードフレーム材で構成されている。
ポリイミド樹脂などの絶縁フィルム１２を介して信号用
のリード１３および電源用のリード１３ｂが接合されて
いる。リード１３，１３ｂは、４２アロイやＣｕなどの
リードフレーム材で構成されている。
【００２１】上記信号用のリード１３の一端（インナー
リード）は、ワイヤ７を介して半導体チップ５の信号用
のパッド６と電気的に接続され、パッケージ本体２の側
面から外方に突出した他端（アウターリード）は、実装
基板９の信号用のフットプリント１０上に半田付けされ
ている。
リード）は、ワイヤ７を介して半導体チップ５の信号用
のパッド６と電気的に接続され、パッケージ本体２の側
面から外方に突出した他端（アウターリード）は、実装
基板９の信号用のフットプリント１０上に半田付けされ
ている。
【００２２】また、電源用のリード１３ｂのインナーリ
ードは、ワイヤ７を介して半導体チップ５の電源用のパ
ッド６ｂと電気的に接続され、アウターリードは、実装
基板９の電源用のフットプリント１０ｂ上に半田付けさ
れている。
ードは、ワイヤ７を介して半導体チップ５の電源用のパ
ッド６ｂと電気的に接続され、アウターリードは、実装
基板９の電源用のフットプリント１０ｂ上に半田付けさ
れている。
【００２３】このように、本実施例１のＬＳＩパッケー
ジ１は、ワイヤ７、導電プレート３および半田バンプ８
を介して半導体チップ５のＧＮＤ用のパッド６ａと実装
基板９とを電気的に接続し、他方、信号用のパッド６や
電源用のパッド６ｂと実装基板９との電気的接続は、従
来通りワイヤ７およびリード１３（１３ｂ）を介して行
っている。
ジ１は、ワイヤ７、導電プレート３および半田バンプ８
を介して半導体チップ５のＧＮＤ用のパッド６ａと実装
基板９とを電気的に接続し、他方、信号用のパッド６や
電源用のパッド６ｂと実装基板９との電気的接続は、従
来通りワイヤ７およびリード１３（１３ｂ）を介して行
っている。
【００２４】上記のように構成された本実施例１によれ
ば、次のような効果を得ることができる。
ば、次のような効果を得ることができる。
【００２５】(1) パッケージ本体２の底面に設けた導電
プレート３を介して半導体チップ５のＧＮＤ用のパッド
６ａと実装基板９との電気的接続を取ることにより、従
来、パッケージ本体２の側面に設けていたＧＮＤ用のリ
ードが不要となり、その分、信号用のリード１３や電源
用のリード１３ｂの数を増やすことができるので、ＬＳ
Ｉパッケージ１の多ピン化を促進することができる。
プレート３を介して半導体チップ５のＧＮＤ用のパッド
６ａと実装基板９との電気的接続を取ることにより、従
来、パッケージ本体２の側面に設けていたＧＮＤ用のリ
ードが不要となり、その分、信号用のリード１３や電源
用のリード１３ｂの数を増やすことができるので、ＬＳ
Ｉパッケージ１の多ピン化を促進することができる。
【００２６】(2) パッケージ本体２の底面に設けた導電
プレート３を介して半導体チップ５のＧＮＤ用のパッド
６ａと実装基板９との電気的接続を取ることにより、半
導体チップ５のＧＮＤ用のパッド６ａから実装基板９に
至る配線経路のインダクタンスを低減することができる
ため、このインダクタンスに起因するノイズを低減する
ことができる。
プレート３を介して半導体チップ５のＧＮＤ用のパッド
６ａと実装基板９との電気的接続を取ることにより、半
導体チップ５のＧＮＤ用のパッド６ａから実装基板９に
至る配線経路のインダクタンスを低減することができる
ため、このインダクタンスに起因するノイズを低減する
ことができる。
【００２７】(3) パッケージ本体２の底面に導電プレー
ト３を設けたことにより、この導電プレート３を通じて
半導体チップ５の熱を外部に逃がすことができるため、
ＬＳＩパッケージ１の放熱性を向上させることができ
る。
ト３を設けたことにより、この導電プレート３を通じて
半導体チップ５の熱を外部に逃がすことができるため、
ＬＳＩパッケージ１の放熱性を向上させることができ
る。
【００２８】(4) 導電プレート３の下面に半田を供給し
て半田バンプ８を形成する際の半田量を制御することに
より、半田バンプ８の収縮力を利用してリード１３，１
３ｂをフットプリント１０，１０ｂに押し付けることが
できるので、リード１３，１３ｂとフットプリント１
０，１０ｂの接続信頼性を向上させることができる。
て半田バンプ８を形成する際の半田量を制御することに
より、半田バンプ８の収縮力を利用してリード１３，１
３ｂをフットプリント１０，１０ｂに押し付けることが
できるので、リード１３，１３ｂとフットプリント１
０，１０ｂの接続信頼性を向上させることができる。
【００２９】
【実施例２】図２に示すように、本実施例２のＬＳＩパ
ッケージ１は、前記実施例１の導電プレート３を２分割
し、ワイヤ７を介してその一方（３ａ）を半導体チップ
５のＧＮＤ用のパッド６ａと電気的に接続すると共に、
もう一方（３ｂ）を電源用のパッド６ｂと電気的に接続
した構成になっている。
ッケージ１は、前記実施例１の導電プレート３を２分割
し、ワイヤ７を介してその一方（３ａ）を半導体チップ
５のＧＮＤ用のパッド６ａと電気的に接続すると共に、
もう一方（３ｂ）を電源用のパッド６ｂと電気的に接続
した構成になっている。
【００３０】また、一方の導電プレート３ａは、半田バ
ンプ８を介して実装基板９のＧＮＤ用のフットプリント
１０ａと電気的に接続され、もう一方の導電プレート３
ｂは、半田バンプ８を介して実装基板９の電源用のフッ
トプリント１０ｂと電気的に接続されている。
ンプ８を介して実装基板９のＧＮＤ用のフットプリント
１０ａと電気的に接続され、もう一方の導電プレート３
ｂは、半田バンプ８を介して実装基板９の電源用のフッ
トプリント１０ｂと電気的に接続されている。
【００３１】本実施例２によれば、従来、パッケージ本
体２の側面に設けていたＧＮＤ用のリードおよび電源用
のリードがいずれも不要となるため、信号用のリード１
３の数をさらに増やすことができ、ＬＳＩパッケージ１
の多ピン化を一層促進することができる。
体２の側面に設けていたＧＮＤ用のリードおよび電源用
のリードがいずれも不要となるため、信号用のリード１
３の数をさらに増やすことができ、ＬＳＩパッケージ１
の多ピン化を一層促進することができる。
【００３２】また、本実施例２によれば、半導体チップ
５のＧＮＤ用のパッド６ａから実装基板９に至る配線経
路のインダクタンスおよび電源用のパッド６ｂから実装
基板９に至る配線経路のインダクタンスをそれぞれ低減
することができるため、配線経路のインダクタンスに起
因するノイズを一層低減することができる。
５のＧＮＤ用のパッド６ａから実装基板９に至る配線経
路のインダクタンスおよび電源用のパッド６ｂから実装
基板９に至る配線経路のインダクタンスをそれぞれ低減
することができるため、配線経路のインダクタンスに起
因するノイズを一層低減することができる。
【００３３】
【実施例３】図３に示すように、本実施例３のＬＳＩパ
ッケージ１は、ワイヤ７を介して半導体チップ５のＧＮ
Ｄ用のパッド６ａと電気的に接続された導電プレート３
ａを実装基板９のＧＮＤ用のフットプリント１０ａに直
接接続すると共に、ワイヤ７を介して半導体チップ５の
電源用のパッド６ｂと電気的に接続された導電プレート
３ｂを実装基板９の電源用のフットプリント１０ｂに直
接接続した構成になっている。導電プレート３ａ，３ｂ
とフットプリント１０ａ，１０ｂとの接続は、半田１４
により行われる。
ッケージ１は、ワイヤ７を介して半導体チップ５のＧＮ
Ｄ用のパッド６ａと電気的に接続された導電プレート３
ａを実装基板９のＧＮＤ用のフットプリント１０ａに直
接接続すると共に、ワイヤ７を介して半導体チップ５の
電源用のパッド６ｂと電気的に接続された導電プレート
３ｂを実装基板９の電源用のフットプリント１０ｂに直
接接続した構成になっている。導電プレート３ａ，３ｂ
とフットプリント１０ａ，１０ｂとの接続は、半田１４
により行われる。
【００３４】また、本実施例３のＬＳＩパッケージ１
は、上金型を下金型よりも一回り小さくした金型を用い
てパッケージ本体２を成形することにより、パッケージ
本体２の側面から外方に突出した信号用のリード１３の
上面をパッケージ本体２の側面で露出させている。
は、上金型を下金型よりも一回り小さくした金型を用い
てパッケージ本体２を成形することにより、パッケージ
本体２の側面から外方に突出した信号用のリード１３の
上面をパッケージ本体２の側面で露出させている。
【００３５】さらに、上記リード１３は、パッケージ本
体２の側面近傍で短く切断され、その先端部と実装基板
９の信号用のフットプリント１０とがワイヤ７を介して
電気的に接続されている。
体２の側面近傍で短く切断され、その先端部と実装基板
９の信号用のフットプリント１０とがワイヤ７を介して
電気的に接続されている。
【００３６】本実施例３によれば、導電プレート３ａ，
３ｂをフットプリント１０ａ，１０ｂ上に直接接続した
ことにより、半導体チップ５のＧＮＤ用のパッド６ａか
ら実装基板９に至る配線経路のインダクタンスおよび電
源用のパッド６ｂから実装基板９に至る配線経路のイン
ダクタンスをさらに低減することができるため、配線経
路のインダクタンスに起因するノイズをより一層低減す
ることができる。
３ｂをフットプリント１０ａ，１０ｂ上に直接接続した
ことにより、半導体チップ５のＧＮＤ用のパッド６ａか
ら実装基板９に至る配線経路のインダクタンスおよび電
源用のパッド６ｂから実装基板９に至る配線経路のイン
ダクタンスをさらに低減することができるため、配線経
路のインダクタンスに起因するノイズをより一層低減す
ることができる。
【００３７】本実施例３によれば、導電プレート３ａ、
３ｂをフットプリント１０ａ、１０ｂ上に直接接続した
ことにより、ＬＳＩパッケージ１の放熱性をさらに向上
させることができる。
３ｂをフットプリント１０ａ、１０ｂ上に直接接続した
ことにより、ＬＳＩパッケージ１の放熱性をさらに向上
させることができる。
【００３８】本実施例３によれば、リード１３と信号用
のフットプリント１０とをワイヤボンディング方式で電
気的に接続するため、実装基板９にＬＳＩパッケージ１
を搭載する際の位置合わせ精度が不充分であっても、認
識機構付きのワイヤボンディング装置を使用することで
リード１３と信号用のフットプリント１０とを確実に接
続することが可能となる。
のフットプリント１０とをワイヤボンディング方式で電
気的に接続するため、実装基板９にＬＳＩパッケージ１
を搭載する際の位置合わせ精度が不充分であっても、認
識機構付きのワイヤボンディング装置を使用することで
リード１３と信号用のフットプリント１０とを確実に接
続することが可能となる。
【００３９】これにより、導電プレート３ａ，３ｂをフ
ットプリント１０ａ，１０ｂ上に位置合わせする程度の
精度さえあれば、ＬＳＩパッケージ１を実装基板９に精
度良く実装することができるので、高精度の部品搭載装
置を必要としないという利点がある。
ットプリント１０ａ，１０ｂ上に位置合わせする程度の
精度さえあれば、ＬＳＩパッケージ１を実装基板９に精
度良く実装することができるので、高精度の部品搭載装
置を必要としないという利点がある。
【００４０】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００４１】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００４２】(1) 本発明によれば、従来、パッケージ本
体の側面に設けていた電源用のリードやＧＮＤ用のリー
ドが不要となり、その分、信号用のリードの数を増やす
ことができるので、ＬＳＩパッケージの多ピン化を促進
することができる。
体の側面に設けていた電源用のリードやＧＮＤ用のリー
ドが不要となり、その分、信号用のリードの数を増やす
ことができるので、ＬＳＩパッケージの多ピン化を促進
することができる。
【００４３】(2) 本発明によれば、半導体チップの電源
用のパッドやＧＮＤ用のパッドから実装基板に至る配線
経路のインダクタンスを低減することができるため、こ
のインダクタンスに起因するノイズを低減することがで
きる。
用のパッドやＧＮＤ用のパッドから実装基板に至る配線
経路のインダクタンスを低減することができるため、こ
のインダクタンスに起因するノイズを低減することがで
きる。
【００４４】(3) 本発明によれば、パッケージ本体の底
面に設けた導電プレートを通じて半導体チップの熱を外
部に逃がすことができるため、ＬＳＩパッケージの放熱
性を向上させることができる。
面に設けた導電プレートを通じて半導体チップの熱を外
部に逃がすことができるため、ＬＳＩパッケージの放熱
性を向上させることができる。
【図１】本発明の一実施例であるＬＳＩパッケージを示
す断面図である。
す断面図である。
【図２】本発明の他の実施例であるＬＳＩパッケージを
示す断面図である。
示す断面図である。
【図３】本発明の他の実施例であるＬＳＩパッケージを
示す断面図である。
示す断面図である。
１ ＬＳＩパッケージ ２ パッケージ本体 ３ 導電プレート ３ａ 導電プレート ３ｂ 導電プレート ４ 接着剤 ５ 半導体チップ ６ パッド（信号用） ６ａ パッド（ＧＮＤ用） ６ｂ パッド（電源用） ７ ワイヤ ８ 半田バンプ ９ 実装基板 １０ フットプリント（信号用） １０ａ フットプリント（ＧＮＤ用） １０ｂ フットプリント（電源用） １１ ソルダーレジスト １２ 絶縁フィルム １３ リード（信号用） １３ｂ リード（電源用） １４ 半田
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/50 Ｘ 9272−4Ｍ Ｙ 9272−4Ｍ Ｒ 9272−4Ｍ // Ｈ０５Ｋ 1/18 Ｈ 9154−4Ｅ (72)発明者 窪薗 実 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 黒田 宏 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 白井 優之 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 松永 俊博 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 坪井 敏宏 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 小作 浩 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 菊池 真之 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内
Claims (5)
- 【請求項１】 半導体チップを封止したＬＳＩパッケー
ジの底面に前記半導体チップの電源用のパッドまたはＧ
ＮＤ用のパッドと電気的に接続された導電プレートを設
け、前記導電プレートを介して前記電源用のパッドまた
はＧＮＤ用のパッドと実装基板とを電気的に接続したこ
とを特徴とする半導体集積回路装置。 - 【請求項２】 導電プレートの上面に半導体チップを搭
載すると共に、前記導電プレートの周辺部に絶縁フィル
ムを介して信号用のリードを接合したことを特徴とする
請求項１記載の半導体集積回路装置。 - 【請求項３】 導電プレートの下面に半田バンプを接合
し、前記半田バンプを介して前記導電プレートと実装基
板とを電気的に接続したことを特徴とする請求項１また
は２記載の半導体集積回路装置。 - 【請求項４】 導電プレートを２以上に分割し、それら
の一方と電源用のパッドとを電気的に接続すると共に、
他方とＧＮＤ用のパッドとを電気的に接続したことを特
徴とする請求項１、２または３記載の半導体集積回路装
置。 - 【請求項５】 パッケージ本体の側面から突出する信号
用のリードと実装基板とをボンディングワイヤを介して
電気的に接続したことを特徴とする請求項１、２、３ま
たは４記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4245383A JPH0697307A (ja) | 1992-09-16 | 1992-09-16 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4245383A JPH0697307A (ja) | 1992-09-16 | 1992-09-16 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697307A true JPH0697307A (ja) | 1994-04-08 |
Family
ID=17132847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4245383A Withdrawn JPH0697307A (ja) | 1992-09-16 | 1992-09-16 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697307A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996008841A1 (en) * | 1994-09-16 | 1996-03-21 | National Semiconductor Corporation | A high density integrated circuit assembly combining leadframe leads with conductive traces |
| WO1996029737A1 (en) * | 1995-03-20 | 1996-09-26 | National Semiconductor Corporation | A high density integrated circuit assembly combining leadframe leads with conductive traces |
| KR100221917B1 (ko) * | 1996-12-16 | 1999-09-15 | 윤종용 | 이층 리드 구조를 갖는 고방열 반도체 패키지 및 그의 제조 방법 |
| KR100337451B1 (ko) * | 1995-12-30 | 2002-11-07 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지 |
| KR100421777B1 (ko) * | 1999-12-30 | 2004-03-10 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지 |
| JP2006344643A (ja) * | 2005-06-07 | 2006-12-21 | Sanyo Electric Co Ltd | パック電池 |
| KR101011930B1 (ko) * | 2008-07-11 | 2011-01-28 | 앰코 테크놀로지 코리아 주식회사 | 반도체 디바이스 |
| WO2011021690A1 (ja) * | 2009-08-20 | 2011-02-24 | 日本電気株式会社 | 互いに絶縁された金属性の電源側およびグランド側補強部材を有する半導体装置 |
-
1992
- 1992-09-16 JP JP4245383A patent/JPH0697307A/ja not_active Withdrawn
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5569955A (en) * | 1994-09-16 | 1996-10-29 | National Semiconductor Corporation | High density integrated circuit assembly combining leadframe leads with conductive traces |
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| KR100299560B1 (ko) * | 1995-03-20 | 2001-11-22 | 클라크 3세 존 엠. | 리드프레임리드와도전성트레이스를조합한고밀도집적회로어셈블리 |
| KR100337451B1 (ko) * | 1995-12-30 | 2002-11-07 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지 |
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| JP2006344643A (ja) * | 2005-06-07 | 2006-12-21 | Sanyo Electric Co Ltd | パック電池 |
| JP4716795B2 (ja) * | 2005-06-07 | 2011-07-06 | 三洋電機株式会社 | パック電池 |
| KR101011930B1 (ko) * | 2008-07-11 | 2011-01-28 | 앰코 테크놀로지 코리아 주식회사 | 반도체 디바이스 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |