JPH0696581A - 集積半導体メモリ装置およびその駆動方法 - Google Patents
集積半導体メモリ装置およびその駆動方法Info
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- JPH0696581A JPH0696581A JP5160301A JP16030193A JPH0696581A JP H0696581 A JPH0696581 A JP H0696581A JP 5160301 A JP5160301 A JP 5160301A JP 16030193 A JP16030193 A JP 16030193A JP H0696581 A JPH0696581 A JP H0696581A
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers
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Abstract
(57)【要約】
【目的】 書込みポインタ１１および入力バッファ１３
が対応付けられている書込み中間メモリ１０と、読出し
ポインタ２１および出力バッファ２３が対応付けられて
いる読出し中間メモリ２０と、制御装置２とを有するメ
モリ装置において、ＦＩＦＯ作動も、少なくともデータ
の読出しまたは書込みの際にブロックごとの選択自由な
メモリアドレス指定も可能にする。 【構成】 読出し中間メモリ２０に読出しポインタ２１
を制御する読出し列アドレスデコーダ２２が対応付けら
れており、これが読出しアドレス制御ユニット２４を介
して読出しアドレスレジスタ２５と接続されており、メ
モリ制御回路３内またはメモリ範囲１内に行アドレスデ
コーダ８が設けられており、これが読出しアドレス制御
ユニット２４により制御可能である。
が対応付けられている書込み中間メモリ１０と、読出し
ポインタ２１および出力バッファ２３が対応付けられて
いる読出し中間メモリ２０と、制御装置２とを有するメ
モリ装置において、ＦＩＦＯ作動も、少なくともデータ
の読出しまたは書込みの際にブロックごとの選択自由な
メモリアドレス指定も可能にする。 【構成】 読出し中間メモリ２０に読出しポインタ２１
を制御する読出し列アドレスデコーダ２２が対応付けら
れており、これが読出しアドレス制御ユニット２４を介
して読出しアドレスレジスタ２５と接続されており、メ
モリ制御回路３内またはメモリ範囲１内に行アドレスデ
コーダ８が設けられており、これが読出しアドレス制御
ユニット２４により制御可能である。
Description
【０００１】
【産業上の利用分野】本発明は、行および列に編成され
たメモリ範囲と、メモリ範囲に対応付けられている、書
込むべきデータの直列／並列変換のための書込み中間メ
モリであって、書込みポインタおよび入力バッファが対
応付けられている書込み中間メモリと、メモリ範囲に対
応付けられている、読出すべきデータの並列／直列変換
のための読出し中間メモリであって、読出しポインタお
よび出力バッファが対応付けられている読出し中間メモ
リと、メモリ制御回路とメモリ範囲および書込み中間メ
モリと読出し中間メモリとの間のデータフローを制御す
るためのデータフロー制御回路とにより形成されている
制御装置とを有する集積半導体メモリ装置に関する。
たメモリ範囲と、メモリ範囲に対応付けられている、書
込むべきデータの直列／並列変換のための書込み中間メ
モリであって、書込みポインタおよび入力バッファが対
応付けられている書込み中間メモリと、メモリ範囲に対
応付けられている、読出すべきデータの並列／直列変換
のための読出し中間メモリであって、読出しポインタお
よび出力バッファが対応付けられている読出し中間メモ
リと、メモリ制御回路とメモリ範囲および書込み中間メ
モリと読出し中間メモリとの間のデータフローを制御す
るためのデータフロー制御回路とにより形成されている
制御装置とを有する集積半導体メモリ装置に関する。
【０００２】
【従来の技術】このような集積半導体メモリ装置は既に
米国特許第 4,882,710号明細書から公知である。そこに
記載されているメモリ装置ではデータは直列に書込みク
ロックにより入力バッファのなかに書込まれる。そこか
らデータは、同じく書込みクロック信号によりクロック
される書込みポインタにより、書込み中間メモリのなか
に読込まれ、そこからデータは並列にメモリ範囲の多数
の部分範囲の１つのなかに転送される。すなわちメモリ
部分範囲への各転送の際にこの部分範囲の完全な列が新
たに書かれる。書込み過程に相応して読出しの際にはメ
モリ部分範囲の完全な行のデータが読出し中間メモリの
なかに転送される。アドレス指定はその際に、最初にこ
の行のなかに書込まれたデータが最初に再び読出される
ように行われる。こうしてこのメモリ装置はＦＩＦＯ原
理に従って動作する。読出し中間メモリからデータは次
いで読出しクロック信号によりクロックされる読出しポ
インタにより直列に出力バッファのなかに転送され、ま
たこれから同じく読出しクロック信号によりメモリ装置
から出力される。このメモリ装置はＦＩＦＯ原理に従っ
て動作するので、確かに簡単に構成されてはいるが、た
とえばテレビジョン用の画像メモリにおいて要望される
ようなメモリ範囲へのブロックごとの選択自由なアクセ
スは可能でない。
米国特許第 4,882,710号明細書から公知である。そこに
記載されているメモリ装置ではデータは直列に書込みク
ロックにより入力バッファのなかに書込まれる。そこか
らデータは、同じく書込みクロック信号によりクロック
される書込みポインタにより、書込み中間メモリのなか
に読込まれ、そこからデータは並列にメモリ範囲の多数
の部分範囲の１つのなかに転送される。すなわちメモリ
部分範囲への各転送の際にこの部分範囲の完全な列が新
たに書かれる。書込み過程に相応して読出しの際にはメ
モリ部分範囲の完全な行のデータが読出し中間メモリの
なかに転送される。アドレス指定はその際に、最初にこ
の行のなかに書込まれたデータが最初に再び読出される
ように行われる。こうしてこのメモリ装置はＦＩＦＯ原
理に従って動作する。読出し中間メモリからデータは次
いで読出しクロック信号によりクロックされる読出しポ
インタにより直列に出力バッファのなかに転送され、ま
たこれから同じく読出しクロック信号によりメモリ装置
から出力される。このメモリ装置はＦＩＦＯ原理に従っ
て動作するので、確かに簡単に構成されてはいるが、た
とえばテレビジョン用の画像メモリにおいて要望される
ようなメモリ範囲へのブロックごとの選択自由なアクセ
スは可能でない。
【０００３】ヨーロッパ特許出願公開第 0135940号明細
書から、個々のメモリ場所への選択自由なアクセスを許
し、また追加的に、完全な列のデータを中間メモリのな
かに転送し、そこから次いでデータが直列に決定すべき
行アドレスから読出される可能性を与える集積半導体メ
モリ範囲は公知である。
書から、個々のメモリ場所への選択自由なアクセスを許
し、また追加的に、完全な列のデータを中間メモリのな
かに転送し、そこから次いでデータが直列に決定すべき
行アドレスから読出される可能性を与える集積半導体メ
モリ範囲は公知である。
【０００４】このＲＡＭとして動作するメモリ装置は確
かにブロックごとの選択自由なアクセスを可能にはする
が、その際にデータブロックの始端のみが決定すべき行
アドレスにより自由に選択可能であり、−データブロッ
クの終端はそれぞれ行の終端であり−、このメモリ装置
ではテレビジョン応用の際にしばしば目的にかなってい
るようなＦＩＦＯ作動は可能でない。
かにブロックごとの選択自由なアクセスを可能にはする
が、その際にデータブロックの始端のみが決定すべき行
アドレスにより自由に選択可能であり、−データブロッ
クの終端はそれぞれ行の終端であり−、このメモリ装置
ではテレビジョン応用の際にしばしば目的にかなってい
るようなＦＩＦＯ作動は可能でない。
【０００５】
【発明が解決しようとする課題】本発明の課題は、ＦＩ
ＦＯ作動も、少なくともデータの読出しまたは書込みの
際にブロックごとの選択自由なメモリアドレス指定も可
能にするメモリ装置を提供することである。
ＦＯ作動も、少なくともデータの読出しまたは書込みの
際にブロックごとの選択自由なメモリアドレス指定も可
能にするメモリ装置を提供することである。
【０００６】
【課題を解決するための手段】この課題は、冒頭に記載
した種類のメモリ装置において、読出し中間メモリに読
出しポインタを制御する読出し列アドレスデコーダが対
応付けられており、読出し列アドレスデコーダが読出し
アドレス制御ユニットを介して読出しアドレスレジスタ
と接続されており、またメモリ制御回路内またはメモリ
範囲内に行アドレスデコーダが設けられており、行アド
レスデコーダが読出しアドレス制御ユニットにより制御
可能であり、かつ（または）書込み中間メモリに書込み
ポインタを制御する書込み列アドレスデコーダが対応付
けられており、書込み列アドレスデコーダが書込みアド
レス制御ユニットを介して書込みアドレスレジスタと接
続されており、行アドレスデコーダが書込みアドレス制
御ユニットによっても制御可能であることにより解決さ
れる。
した種類のメモリ装置において、読出し中間メモリに読
出しポインタを制御する読出し列アドレスデコーダが対
応付けられており、読出し列アドレスデコーダが読出し
アドレス制御ユニットを介して読出しアドレスレジスタ
と接続されており、またメモリ制御回路内またはメモリ
範囲内に行アドレスデコーダが設けられており、行アド
レスデコーダが読出しアドレス制御ユニットにより制御
可能であり、かつ（または）書込み中間メモリに書込み
ポインタを制御する書込み列アドレスデコーダが対応付
けられており、書込み列アドレスデコーダが書込みアド
レス制御ユニットを介して書込みアドレスレジスタと接
続されており、行アドレスデコーダが書込みアドレス制
御ユニットによっても制御可能であることにより解決さ
れる。
【０００７】
【実施例】以下、図面に示されている実施例により本発
明を一層詳細に説明する。
明を一層詳細に説明する。
【０００８】図１による集積半導体メモリ装置では、多
くの部分範囲に分割され得るメモリ範囲１に制御装置２
が対応付けられている。この制御装置２はメモリ制御回
路３、データフロー制御回路４ならびにリング発振器５
により形成されている。その際にリング発振器５は、外
部クロックが存在しないとき、または外部クロックが遅
過ぎるときにデータフロー制御回路４を駆動し、データ
フロー制御回路４はメモリ制御回路３を駆動し、またメ
モリ制御回路３は再びメモリ範囲１に対応付けられてい
る行デコーダ回路８および同じくメモリ範囲１に対応付
けられている読出し増幅器９を駆動する。しかしなが
ら、行デコーダ回路８をメモリ制御回路３のなかに配置
することも同じく可能である。
くの部分範囲に分割され得るメモリ範囲１に制御装置２
が対応付けられている。この制御装置２はメモリ制御回
路３、データフロー制御回路４ならびにリング発振器５
により形成されている。その際にリング発振器５は、外
部クロックが存在しないとき、または外部クロックが遅
過ぎるときにデータフロー制御回路４を駆動し、データ
フロー制御回路４はメモリ制御回路３を駆動し、またメ
モリ制御回路３は再びメモリ範囲１に対応付けられてい
る行デコーダ回路８および同じくメモリ範囲１に対応付
けられている読出し増幅器９を駆動する。しかしなが
ら、行デコーダ回路８をメモリ制御回路３のなかに配置
することも同じく可能である。
【０００９】入力側ではメモリ範囲１に、書込むべきデ
ータの直列／並列変換のための書込み中間メモリ１０、
これと接続されている書込みポインタ１１および書込み
ポインタ１１をセットする書込み列アドレスデコーダ１
２が対応付けられている。
ータの直列／並列変換のための書込み中間メモリ１０、
これと接続されている書込みポインタ１１および書込み
ポインタ１１をセットする書込み列アドレスデコーダ１
２が対応付けられている。
【００１０】書込み中間メモリ１０は入力バッファ１３
と接続されており、それから書込み中間メモリ１０は入
力データＤＩＮを書込まれる。この入力バッファ１３は
その際に一方では入力データＤＩＮのレベル変換の役割
をし、また他方では入力データＤＩＮを書込みクロック
信号ＳＷＣＫに同期化する役割をする。
と接続されており、それから書込み中間メモリ１０は入
力データＤＩＮを書込まれる。この入力バッファ１３は
その際に一方では入力データＤＩＮのレベル変換の役割
をし、また他方では入力データＤＩＮを書込みクロック
信号ＳＷＣＫに同期化する役割をする。
【００１１】入力バッファ１３は複数ビット幅であり得
る入力データＤＩＮに対する直列入力端と並んで書込み
レリーズ信号ＷＥおよび書込みクロック制御ユニット１
６から供給れさるクロック信号に対する２つの別の入力
端を有する。この書込みクロック制御ユニット１６は一
方では書込みクロック信号ＳＷＣＫを与えられ、また他
方ではクロック信号を前記の入力バッファ１３、データ
フロー制御ユニット４に出力を与える書込みカウンタ
６、書込みポインタ１１ならびに書込みアドレスレジス
タ１５に供給する。
る入力データＤＩＮに対する直列入力端と並んで書込み
レリーズ信号ＷＥおよび書込みクロック制御ユニット１
６から供給れさるクロック信号に対する２つの別の入力
端を有する。この書込みクロック制御ユニット１６は一
方では書込みクロック信号ＳＷＣＫを与えられ、また他
方ではクロック信号を前記の入力バッファ１３、データ
フロー制御ユニット４に出力を与える書込みカウンタ
６、書込みポインタ１１ならびに書込みアドレスレジス
タ１５に供給する。
【００１２】書込みクロック制御ユニット１６はさらに
書込みリセット制御ユニット１７から、書込みリセット
制御ユニット１７の入力端に与えられている書込みリセ
ット信号ＲＳＴＷに関係する信号を得る。
書込みリセット制御ユニット１７から、書込みリセット
制御ユニット１７の入力端に与えられている書込みリセ
ット信号ＲＳＴＷに関係する信号を得る。
【００１３】書込みアドレスレジスタ１５は図１中で書
込みアドレス信号ＷＡＤに対する直列入力端を設けられ
ている。しかし書込みアドレスレジスタ１５は行アドレ
ス信号および列アドレス信号に対する２つの別々の直列
入力端または書込みアドレス信号に対する並列入力端を
設けられていてもよい。書込みアドレスレジスタ１５は
受信されたアドレスを書込みアドレス制御ユニット１４
に供給し、書込みアドレス制御ユニット１４は列アドレ
スを書込み列アドレスデコーダ１２に、また行アドレス
をデータフロー制御ユニット４に供給し、データフロー
制御ユニット４は行アドレスをメモリ制御回路３を介し
てメモリ範囲１のなかに配置されている行デコーダ８に
供給する。書込みアドレス制御ユニット１４はさらに、
書込み制御信号ＷＡＥを与えられる入力端を設けられて
いる。
込みアドレス信号ＷＡＤに対する直列入力端を設けられ
ている。しかし書込みアドレスレジスタ１５は行アドレ
ス信号および列アドレス信号に対する２つの別々の直列
入力端または書込みアドレス信号に対する並列入力端を
設けられていてもよい。書込みアドレスレジスタ１５は
受信されたアドレスを書込みアドレス制御ユニット１４
に供給し、書込みアドレス制御ユニット１４は列アドレ
スを書込み列アドレスデコーダ１２に、また行アドレス
をデータフロー制御ユニット４に供給し、データフロー
制御ユニット４は行アドレスをメモリ制御回路３を介し
てメモリ範囲１のなかに配置されている行デコーダ８に
供給する。書込みアドレス制御ユニット１４はさらに、
書込み制御信号ＷＡＥを与えられる入力端を設けられて
いる。
【００１４】書込み中間メモリ１０はマスキングデータ
レジスタ２８から、書込み中間メモリ１０のなかに記憶
されている入力データＤＩＮがマスキングデータ信号Ｍ
ＡＤに相応してマスクされ得るように信号を与えられ
る。しかし、マスキングを、既に書込み中間メモリ１０
への入力データＤＩＮの書込みの際に、または既に入力
バッファ１３のなかで行うことも可能である。マスキン
グデータレジスタ２８は書込みクロック信号ＳＷＣＫお
よび書込み制御信号ＷＡＥを与えられ、それらによりマ
スキングデータ信号ＭＡＤの読込みが制御される。
レジスタ２８から、書込み中間メモリ１０のなかに記憶
されている入力データＤＩＮがマスキングデータ信号Ｍ
ＡＤに相応してマスクされ得るように信号を与えられ
る。しかし、マスキングを、既に書込み中間メモリ１０
への入力データＤＩＮの書込みの際に、または既に入力
バッファ１３のなかで行うことも可能である。マスキン
グデータレジスタ２８は書込みクロック信号ＳＷＣＫお
よび書込み制御信号ＷＡＥを与えられ、それらによりマ
スキングデータ信号ＭＡＤの読込みが制御される。
【００１５】等価な仕方でメモリ範囲１に出力側で、読
出すべきデータの並列／直列変換のための読出し中間メ
モリ２０が対応付けられている。読出し中間メモリ２０
と読出しポインタ２１が接続されており、読出しポイン
タ２１は読出し列アドレスデコーダ２２によりセットさ
れる。読出しポインタ２１はデータフロー制御回路４を
駆動する読出しカウンタ７、出力バッファ２３および読
出しアドレスレジスタ２５と同じく、読出しクロック制
御ユニット２６から発せられるクロック信号を供給され
る。このクロック信号はその際に読出しクロック制御ユ
ニット２６の入力端に与えられている読出しクロック信
号ＳＲＣＫに関係する。読出しクロック制御ユニット２
６はさらに、読出しリセット制御ユニット２７から発せ
られまたその入力端に与えられている読出しリセット信
号ＲＳＴＲに関係する信号に対する入力端を有する。
出すべきデータの並列／直列変換のための読出し中間メ
モリ２０が対応付けられている。読出し中間メモリ２０
と読出しポインタ２１が接続されており、読出しポイン
タ２１は読出し列アドレスデコーダ２２によりセットさ
れる。読出しポインタ２１はデータフロー制御回路４を
駆動する読出しカウンタ７、出力バッファ２３および読
出しアドレスレジスタ２５と同じく、読出しクロック制
御ユニット２６から発せられるクロック信号を供給され
る。このクロック信号はその際に読出しクロック制御ユ
ニット２６の入力端に与えられている読出しクロック信
号ＳＲＣＫに関係する。読出しクロック制御ユニット２
６はさらに、読出しリセット制御ユニット２７から発せ
られまたその入力端に与えられている読出しリセット信
号ＲＳＴＲに関係する信号に対する入力端を有する。
【００１６】読出しアドレスレジスタ２５はその直列入
力端において読出しアドレス信号ＲＡＤを受信する。こ
の読出しアドレスレジスタ２５は代替的に行および列ア
ドレス信号に対する２つの別々の直列入力端または読出
しアドレス信号ＲＡＤに対する並列入力端を有し得る。
力端において読出しアドレス信号ＲＡＤを受信する。こ
の読出しアドレスレジスタ２５は代替的に行および列ア
ドレス信号に対する２つの別々の直列入力端または読出
しアドレス信号ＲＡＤに対する並列入力端を有し得る。
【００１７】読出しアドレスレジスタ２５から読出しア
ドレスＲＡＤが読出しアドレス制御ユニット２４に与え
られ、読出しアドレス制御ユニット２４は列アドレスを
読出し列アドレスデコーダ２２に、また行アドレスを同
じくデータフロー制御回路４に供給する。読出しアドレ
ス制御ユニット２４はさらに読出し制御信号ＲＡＥを与
えられる。メモリ範囲１から読出し増幅器９を介して並
列に読出し中間メモリ２０のなかに伝達されたデータ
は、直列に出力バッファ２３を介して読出しレリーズ信
号ＲＥに関係して出力データＤＯＵＴとしてメモリ装置
から読出される。
ドレスＲＡＤが読出しアドレス制御ユニット２４に与え
られ、読出しアドレス制御ユニット２４は列アドレスを
読出し列アドレスデコーダ２２に、また行アドレスを同
じくデータフロー制御回路４に供給する。読出しアドレ
ス制御ユニット２４はさらに読出し制御信号ＲＡＥを与
えられる。メモリ範囲１から読出し増幅器９を介して並
列に読出し中間メモリ２０のなかに伝達されたデータ
は、直列に出力バッファ２３を介して読出しレリーズ信
号ＲＥに関係して出力データＤＯＵＴとしてメモリ装置
から読出される。
【００１８】本発明によるメモリ装置は、ＦＩＦＯモー
ドでも選択自由なブロックアドレスを有するモードで
も、書込み制御信号ＷＡＥの状態に関係して特定の時点
でまたは特定の時間範囲の間に入力データＤＩＮの書込
みの際に、また読出し制御信号ＲＡＥの状態に関係して
特定の時点でまたは特定の時間範囲の間に出力データＤ
ＯＵＴの読出しの際に作動し得る。
ドでも選択自由なブロックアドレスを有するモードで
も、書込み制御信号ＷＡＥの状態に関係して特定の時点
でまたは特定の時間範囲の間に入力データＤＩＮの書込
みの際に、また読出し制御信号ＲＡＥの状態に関係して
特定の時点でまたは特定の時間範囲の間に出力データＤ
ＯＵＴの読出しの際に作動し得る。
【００１９】ＦＩＦＯモードの場合には、行アドレスは
それぞれ書込みカウンタ６または読出しカウンタ７から
発生され、書込みポインタ１１および読出しポインタ２
１はそれぞれ書込みリセット信号ＲＳＴＷまたは読出し
リセット信号ＲＳＴＲにより固定して設定された初期状
態にもたらされる。
それぞれ書込みカウンタ６または読出しカウンタ７から
発生され、書込みポインタ１１および読出しポインタ２
１はそれぞれ書込みリセット信号ＲＳＴＷまたは読出し
リセット信号ＲＳＴＲにより固定して設定された初期状
態にもたらされる。
【００２０】選択自由なブロックアドレスを有するモー
ドでは、書込みアドレス制御ユニット１４および読出し
アドレス制御ユニット２４は行アドレスを供給し、書込
みポインタ１１または読出しポインタ２１は書込みリセ
ット信号ＲＳＴＷまたは読出しリセット信号ＲＳＴＲに
よりそのつどの列アドレスに相応する初期状態にセット
される。
ドでは、書込みアドレス制御ユニット１４および読出し
アドレス制御ユニット２４は行アドレスを供給し、書込
みポインタ１１または読出しポインタ２１は書込みリセ
ット信号ＲＳＴＷまたは読出しリセット信号ＲＳＴＲに
よりそのつどの列アドレスに相応する初期状態にセット
される。
【００２１】図２には、外部からメモリ装置に与えるべ
き信号の第１の可能な時間的経過がそれぞれＦＩＦＯモ
ード、選択自由な並列ブロックアドレスを有するモード
および選択自由な直列ブロックアドレスを有するモード
の場合に対する書込みサイクルに対して示されている。
すべての３つの場合に、書込みレリーズ信号ＷＥが高状
態を有するときに、書込みクロック信号ＳＷＣＫにより
入力データ信号ＤＩＮ、ＤＩＮ´またはＤＩＮ´´が書
込まれる。書込みレリーズ信号ＷＥが低状態を有すると
きには、データは書込まれない。書込みリセット信号Ｒ
ＳＴＷが高状態にある時点での書込み制御信号ＷＡＥ、
ＷＡＥ´またはＷＡＥ´´の状態は、どのモードで書込
まれるかを決定する。図２中の例では、書込み制御信号
ＷＡＥの低状態の際にＦＩＦＯモードで書込まれる。す
なわちデータＤＩＮは第１のデータＤ1 で始まって書込
み中間メモリ１０のなかに固定して設定されたアドレス
から書込まれる。しかし書込み制御信号ＷＡＥ´または
ＷＡＥ´´が高状態を有するならば、入力データバスＤ
ＩＮ´またはＤＩＮ´´は第１のデータＤ1で始まって
この時点で有効な並列アドレスＡＤＤＲ Ｍまたは直列
アドレス…ＡM-6…ＡMから書込み中間メモリ１０のなか
に書込まれる。
き信号の第１の可能な時間的経過がそれぞれＦＩＦＯモ
ード、選択自由な並列ブロックアドレスを有するモード
および選択自由な直列ブロックアドレスを有するモード
の場合に対する書込みサイクルに対して示されている。
すべての３つの場合に、書込みレリーズ信号ＷＥが高状
態を有するときに、書込みクロック信号ＳＷＣＫにより
入力データ信号ＤＩＮ、ＤＩＮ´またはＤＩＮ´´が書
込まれる。書込みレリーズ信号ＷＥが低状態を有すると
きには、データは書込まれない。書込みリセット信号Ｒ
ＳＴＷが高状態にある時点での書込み制御信号ＷＡＥ、
ＷＡＥ´またはＷＡＥ´´の状態は、どのモードで書込
まれるかを決定する。図２中の例では、書込み制御信号
ＷＡＥの低状態の際にＦＩＦＯモードで書込まれる。す
なわちデータＤＩＮは第１のデータＤ1 で始まって書込
み中間メモリ１０のなかに固定して設定されたアドレス
から書込まれる。しかし書込み制御信号ＷＡＥ´または
ＷＡＥ´´が高状態を有するならば、入力データバスＤ
ＩＮ´またはＤＩＮ´´は第１のデータＤ1で始まって
この時点で有効な並列アドレスＡＤＤＲ Ｍまたは直列
アドレス…ＡM-6…ＡMから書込み中間メモリ１０のなか
に書込まれる。
【００２２】等しい仕方で第１の可能な読出し過程が進
行する。図３では出力データＤＯＵＴは、読出しリセッ
ト信号ＲＳＴＲが高状態を、読出し制御信号ＲＡＥが低
状態を、また読出しレリーズ信号ＲＥが高状態を有する
時点で、データＱ1 で始まってアドレス１から読出し中
間メモリ２０から読出される。
行する。図３では出力データＤＯＵＴは、読出しリセッ
ト信号ＲＳＴＲが高状態を、読出し制御信号ＲＡＥが低
状態を、また読出しレリーズ信号ＲＥが高状態を有する
時点で、データＱ1 で始まってアドレス１から読出し中
間メモリ２０から読出される。
【００２３】しかし、この時点で読出し制御信号ＲＡＥ
´、ＲＡＥ´´が高状態を有するならば、出力データＤ
ＯＵＴ´またはＤＯＵＴ´´がデータＱMで始まって読
出し中間メモリ２０のアドレスＭから読出され、その際
にアドレスＭは並列アドレスＡＤＤＲ Ｍにより、また
は読出しアドレス信号ＲＡＤ´またはＲＡＤ´´の直列
アドレス…ＡM-5…ＡMにより決定されている。
´、ＲＡＥ´´が高状態を有するならば、出力データＤ
ＯＵＴ´またはＤＯＵＴ´´がデータＱMで始まって読
出し中間メモリ２０のアドレスＭから読出され、その際
にアドレスＭは並列アドレスＡＤＤＲ Ｍにより、また
は読出しアドレス信号ＲＡＤ´またはＲＡＤ´´の直列
アドレス…ＡM-5…ＡMにより決定されている。
【００２４】読出し過程も書込み過程も任意の時点で新
たなリセット信号ＲＳＴＲ、ＲＳＴＷにより中断され得
る。
たなリセット信号ＲＳＴＲ、ＲＳＴＷにより中断され得
る。
【００２５】この仕方でデータの書込みの際にも読出し
の際にもメモリ範囲へのブロックごとの選択自由なアク
セスが可能である。もちろん、データの読出しの際のみ
または書込みの際のみブロックごとの選択自由なアクセ
スを可能にすることも同じく可能である。
の際にもメモリ範囲へのブロックごとの選択自由なアク
セスが可能である。もちろん、データの読出しの際のみ
または書込みの際のみブロックごとの選択自由なアクセ
スを可能にすることも同じく可能である。
【００２６】図４には本発明による集積半導体メモリ装
置を作動させる別の好ましい可能性が示されている。読
出し制御信号ＲＡＥまたは書込み制御信号ＷＡＥの能動
状態の間は（図４中では能動状態は高状態である）、デ
ータブロックがメモリ範囲のなかに書込まれるべきアド
レスのアドレスビットＡ1ないしＡnが読込まれる。不能
動状態への読出し制御信号ＲＡＥまたは書込み制御信号
ＷＡＥの移行後の最小継続時間ｔminの後に、読出しリ
セット信号ＲＳＴＲまたは書込みリセット信号ＲＳＴＷ
により、出力データＤＯＵＴまたは入力データＤＩＮか
ら成るデータブロックＮが、読出しクロック信号ＳＲＣ
Ｋにより読出され、または書込みクロック信号ＳＷＣＫ
により書込まれる。もし、図中に示されているように、
データブロックＮの終端までに読出しまたは書込み制御
信号ＲＡＥまたはＷＡＥの新しい能動状態がもはや生じ
ていないならば、一方では場合によっては生ずる読出し
または書込みリセット信号ＲＳＴＲまたはＲＳＴＷが無
視され、また他方ではメモリ装置がＦＩＦＯモードで作
動する、すなわちアドレスは最後に読込まれたアドレス
から出発してインクレメントされる。すなわち次いでデ
ータブロックＮ＋１が１だけ高められたアドレスを有す
るメモリ範囲から読出され、またはこのなかに書込まれ
る。
置を作動させる別の好ましい可能性が示されている。読
出し制御信号ＲＡＥまたは書込み制御信号ＷＡＥの能動
状態の間は（図４中では能動状態は高状態である）、デ
ータブロックがメモリ範囲のなかに書込まれるべきアド
レスのアドレスビットＡ1ないしＡnが読込まれる。不能
動状態への読出し制御信号ＲＡＥまたは書込み制御信号
ＷＡＥの移行後の最小継続時間ｔminの後に、読出しリ
セット信号ＲＳＴＲまたは書込みリセット信号ＲＳＴＷ
により、出力データＤＯＵＴまたは入力データＤＩＮか
ら成るデータブロックＮが、読出しクロック信号ＳＲＣ
Ｋにより読出され、または書込みクロック信号ＳＷＣＫ
により書込まれる。もし、図中に示されているように、
データブロックＮの終端までに読出しまたは書込み制御
信号ＲＡＥまたはＷＡＥの新しい能動状態がもはや生じ
ていないならば、一方では場合によっては生ずる読出し
または書込みリセット信号ＲＳＴＲまたはＲＳＴＷが無
視され、また他方ではメモリ装置がＦＩＦＯモードで作
動する、すなわちアドレスは最後に読込まれたアドレス
から出発してインクレメントされる。すなわち次いでデ
ータブロックＮ＋１が１だけ高められたアドレスを有す
るメモリ範囲から読出され、またはこのなかに書込まれ
る。
【００２７】次いで能動状態の間のデータブロックＮ＋
１の読出しまたは書込みの間にデータブロックＫに対す
る新しいアドレスのアドレスビットＡ1ないしＡmが書込
まれるならば、データブロックＮ＋１の読出しまたは書
込みの終端において、読出しまたは書込みリセット信号
ＲＳＴＲまたはＲＳＴＷが半導体メモリに与えられなか
ったならば、読出しまたは書込み休止が行われる。新し
い読出しまたは書込みリセット信号ＲＳＴＲまたはＲＳ
ＴＷを与えられることにより初めて次いでデータブロッ
クＫが読出され、または書込まれる。データブロックＫ
の読出しまたは書込み過程の間は新しいアドレスが読出
しまたは書込み制御信号ＲＡＥまたはＷＡＥの能動状態
の間に読込まれないので、データブロックＫの後にデー
タブロックＫ＋１が読出され、または書込まれる。すな
わちアドレスは内部の読出しまたは書込みカウンタ７ま
たは６により再び１だけ高められる。
１の読出しまたは書込みの間にデータブロックＫに対す
る新しいアドレスのアドレスビットＡ1ないしＡmが書込
まれるならば、データブロックＮ＋１の読出しまたは書
込みの終端において、読出しまたは書込みリセット信号
ＲＳＴＲまたはＲＳＴＷが半導体メモリに与えられなか
ったならば、読出しまたは書込み休止が行われる。新し
い読出しまたは書込みリセット信号ＲＳＴＲまたはＲＳ
ＴＷを与えられることにより初めて次いでデータブロッ
クＫが読出され、または書込まれる。データブロックＫ
の読出しまたは書込み過程の間は新しいアドレスが読出
しまたは書込み制御信号ＲＡＥまたはＷＡＥの能動状態
の間に読込まれないので、データブロックＫの後にデー
タブロックＫ＋１が読出され、または書込まれる。すな
わちアドレスは内部の読出しまたは書込みカウンタ７ま
たは６により再び１だけ高められる。
【００２８】図５には１２ビットから成るアドレスＡ1
…Ａ2…Ａ12の読込みが書込みアドレス信号ＷＡＤを例
として詳細に示されている。読出しアドレスＲＡＤはも
ちろん同一の仕方で読込まれ、その際に書込みまたは読
出しアドレスの長さは１２ビットに制限されている必要
はない。書込み制御信号ＷＡＥの能動状態は図５による
例では高状態である。しかしそれは低状態であってもよ
い。書込み制御信号ＷＡＥの上昇エッジの後に、その直
後に上昇する書込みクロック信号ＳＷＣＫのエッジによ
り、書込みアドレス信号ＷＡＤの第１のビットＡ1が読
込まれる。その後に上昇する書込みクロック信号ＳＷＣ
Ｋの各エッジにより、書込みアドレス信号ＷＡＤのその
後のビットＡiが最後のビットＡ12まで読込まれる。そ
の後に、最小継続時間ｔminの開始を決定する書込み制
御信号ＷＡＥの下降エッジが続く。
…Ａ2…Ａ12の読込みが書込みアドレス信号ＷＡＤを例
として詳細に示されている。読出しアドレスＲＡＤはも
ちろん同一の仕方で読込まれ、その際に書込みまたは読
出しアドレスの長さは１２ビットに制限されている必要
はない。書込み制御信号ＷＡＥの能動状態は図５による
例では高状態である。しかしそれは低状態であってもよ
い。書込み制御信号ＷＡＥの上昇エッジの後に、その直
後に上昇する書込みクロック信号ＳＷＣＫのエッジによ
り、書込みアドレス信号ＷＡＤの第１のビットＡ1が読
込まれる。その後に上昇する書込みクロック信号ＳＷＣ
Ｋの各エッジにより、書込みアドレス信号ＷＡＤのその
後のビットＡiが最後のビットＡ12まで読込まれる。そ
の後に、最小継続時間ｔminの開始を決定する書込み制
御信号ＷＡＥの下降エッジが続く。
【００２９】書込みアドレス信号ＷＡＤによりマスキン
グデータ信号ＭＡＤも書込みアドレス信号ＷＡＤと同一
の仕方で読込まれる。マスキングデータ信号ＭＡＤはそ
の際に任意の数のビットから成っていてよいが、最大は
アドレス信号ビットの数である。たとえば６ビットｎ1
ないしｎ6のみから成ることができ、その際にマスキン
グデータ信号ＭＡＤのそれぞれビットｎiが入力データ
信号ＤＩＮの同時に並列に読込まれるビットの複数のビ
ットをマスクする。
グデータ信号ＭＡＤも書込みアドレス信号ＷＡＤと同一
の仕方で読込まれる。マスキングデータ信号ＭＡＤはそ
の際に任意の数のビットから成っていてよいが、最大は
アドレス信号ビットの数である。たとえば６ビットｎ1
ないしｎ6のみから成ることができ、その際にマスキン
グデータ信号ＭＡＤのそれぞれビットｎiが入力データ
信号ＤＩＮの同時に並列に読込まれるビットの複数のビ
ットをマスクする。
【００３０】図６には先に読込まれた書込みアドレスへ
の入力データＤＩＮの書込みが示されている。書込み制
御信号ＷＡＥの下降エッジの後の最小継続時間ｔminの
経過の後に、図５中では高状態である能動状態への書込
みリセット信号ＲＳＴＷの移行の後に、それに続く書込
みクロック信号ＳＷＣＫの上昇エッジの後に入力データ
信号ＤＩＮの第１のデータＤ1が半導体メモリ装置のな
かに書込まれ、その際に入力信号データＤiは複数ビッ
ト幅であり得る。その後の各上昇エッジにより次いでデ
ータブロックの残りのデータが書込まれる。
の入力データＤＩＮの書込みが示されている。書込み制
御信号ＷＡＥの下降エッジの後の最小継続時間ｔminの
経過の後に、図５中では高状態である能動状態への書込
みリセット信号ＲＳＴＷの移行の後に、それに続く書込
みクロック信号ＳＷＣＫの上昇エッジの後に入力データ
信号ＤＩＮの第１のデータＤ1が半導体メモリ装置のな
かに書込まれ、その際に入力信号データＤiは複数ビッ
ト幅であり得る。その後の各上昇エッジにより次いでデ
ータブロックの残りのデータが書込まれる。
【図１】本発明による集積半導体メモリ装置のブロック
回路図。
回路図。
【図２】２つの相い異なる可能な書込みサイクルの際の
メモリ装置の外部入力端における信号の時間的経過。
メモリ装置の外部入力端における信号の時間的経過。
【図３】２つの相い異なる可能な読出しサイクルの際の
メモリ装置の外部入力端における信号の時間的経過。
メモリ装置の外部入力端における信号の時間的経過。
【図４】本発明による集積半導体メモリ装置を作動させ
る別の好ましい可能性の時間的経過。
る別の好ましい可能性の時間的経過。
【図５】１２ビットから成るアドレスの読込みの時間的
経過。
経過。
【図６】先に読込まれた書込みアドレスへの入力データ
の書込みの時間的経過。
の書込みの時間的経過。
１ メモリ範囲 ２ 制御装置 ３ メモリ制御回路 ４ データフロー制御回路 ８ 行アドレスデコーダ １０ 書込み中間メモリ １１ 書込みポインタ １２ 書込み列アドレスデコーダ １３ 入力バッファ １４ 書込みアドレス制御ユニット １５ 書込みアドレスレジスタ ２０ 読出し中間メモリ ２１ 読出しポインタ ２２ 読出し列アドレスデコーダ ２３ 出力バッファ ２４ 読出しアドレス制御ユニット ２５ 読出しアドレスレジスタ ２８ マスキングデータレジスタ ＤＩＮ 入力データ ＤＯＵＴ 出力データ ＭＡＤ マスキングデータ信号 ＲＡＤ 読出しアドレス信号 ＲＡＥ 読出し制御信号 ＲＳＴＲ 読出しリセット信号 ＲＳＴＷ 書込みリセット信号 ＳＲＣＫ 読出しクロック信号 ＳＷＣＫ 書込みクロック信号 ｔmin 最小継続時間 ＷＡＤ 書込みアドレス信号 ＷＡＥ 書込み制御信号
Claims (6)
- 【請求項１】 行および列に編成されたメモリ範囲
（１）と、 メモリ範囲（１）に対応付けられている、書込むべきデ
ータの直列／並列変換のための書込み中間メモリ（１
０）であって、書込みポインタ（１１）および入力バッ
ファ（１３）が対応付けられている書込み中間メモリ
（１０）と、 メモリ範囲（１）に対応付けられている、読出すべきデ
ータの並列／直列変換のための読出し中間メモリ（２
０）であって、読出しポインタ（２１）および出力バッ
ファ（２３）が対応付けられている読出し中間メモリ
（２０）と、 メモリ制御回路（３）と、メモリ範囲（１）および書込
み中間メモリ（１０）と読出し中間メモリ（２０）との
間のデータフローを制御するためのデータフロー制御回
路（４）とにより形成されている制御装置（２）とを有
する集積半導体メモリ装置において、 読出し中間メモリ（２０）に読出しポインタ（２１）を
制御する読出し列アドレスデコーダ（２２）が対応付け
られており、読出し列アドレスデコーダ（２２）が読出
しアドレス制御ユニット（２４）を介して読出しアドレ
スレジスタ（２５）と接続されており、 メモリ制御回路（３）内またはメモリ範囲（１）内に行
アドレスデコーダ（８）が設けられており、行アドレス
デコーダ（８）が読出しアドレス制御ユニット（２４）
により制御可能であることを特徴とする集積半導体メモ
リ装置。 - 【請求項２】 行および列に編成されたメモリ範囲
（１）と、 メモリ範囲（１）に対応付けられている、書込むべきデ
ータの直列／並列変換のための書込み中間メモリ（１
０）であって、書込みポインタ（１１）および入力バッ
ファ（１３）が対応付けられている書込み中間メモリ
（１０）と、 メモリ範囲（１）に対応付けられている、読出すべきデ
ータの並列／直列変換のための読出し中間メモリ（２
０）であって、読出しポインタ（２１）および出力バッ
ファ（２３）が対応付けられている読出し中間メモリ
（２０）と、 メモリ制御回路（３）と、メモリ範囲（１）および書込
み中間メモリ（１０）と読出し中間メモリ（２０）との
間のデータフローを制御するためのデータフロー制御回
路（４）とにより形成されている制御装置（２）とを有
する集積半導体メモリ装置において、 書込み中間メモリ（１０）に書込みポインタ（１１）を
制御する書込み列アドレスデコーダ（１２）が対応付け
られており、書込み列アドレスデコーダ（１２）が書込
みアドレス制御ユニット（１４）を介して書込みアドレ
スレジスタ（１５）と接続されており、 メモリ制御回路（３）内またはメモリ範囲（１）内に行
アドレスデコーダ（８）が設けられており、行アドレス
デコーダ（８）が書込みアドレス制御ユニット（１４）
により制御可能であることを特徴とする集積半導体メモ
リ装置。 - 【請求項３】 書込み中間メモリ（１０）に書込みポイ
ンタ（１１）を制御する書込み列アドレスデコーダ（１
２）が対応付けられており、書込み列アドレスデコーダ
（１２）が書込みアドレス制御ユニット（１４）を介し
て書込みアドレスレジスタ（１５）と接続されており、 また行アドレスデコーダ（８）が書込みアドレス制御ユ
ニット（１４）によっても制御可能であることを特徴と
する請求項１記載の集積半導体メモリ装置。 - 【請求項４】 書込み中間メモリ（１０）にマスキング
データレジスタ（２８）が対応付けられており、マスキ
ングデータレジスタ（２８）が書込みアドレス制御信号
（ＷＡＥ）により制御可能であることを特徴とする請求
項２または３記載の集積半導体メモリ装置。 - 【請求項５】 請求項１ないし４の１つによる集積半導
体メモリ装置の１つの駆動方法において、 書込みおよび（または）読出し制御信号（ＷＡＥ、ＲＡ
Ｅ）の能動状態の間に、書込みおよび（または）読出し
クロック信号（ＳＷＣＫ、ＳＲＣＫ）により書込みおよ
び（または）読出しアドレス信号（ＷＡＤ、ＲＡＤ）の
ビット（Ａi）が書込みおよび（または）読出しアドレ
スとして書込みおよび（または）読出しアドレスレジス
タ（１５、２５）のなかに読込まれ、 最も早くても不能動状態への書込みおよび（または）読
出し制御信号（ＷＡＥ、ＲＡＥ）の移行後の最小継続時
間（ｔmin）の後に、書込みおよび（または）読出しリ
セット信号（ＲＳＴＷ、ＲＳＴＲ）が能動化され、 書込みおよび（または）読出しリセット信号（ＲＳＴ
Ｗ、ＲＳＴＲ）の能動化の後に、入力および（または）
出力データ（ＤＩＮ、ＤＯＵＴ）が、先に読込まれた書
込みおよび（または）読出しアドレスに対応付けられて
いるメモリ範囲に書込まれ、かつ（または）このメモリ
範囲から読出され、 データ書込みおよび（または）読出し過程の間に書込み
および（または）読出し制御信号（ＷＡＥ、ＲＡＥ）が
新たに能動化され、またそれによって新しいアドレスが
読込まれ、 書込みおよび（または）読出し制御信号（ＷＡＥ、ＲＡ
Ｅ）が新たに能動化された時に、後続の能動化された書
込みおよび（または）読出しリセット信号（ＲＳＴＷ、
ＲＳＴＲ）により新たなデータ書込みおよび（または）
読出し過程がレリーズされ、 書込みおよび（または）読出し制御信号（ＷＡＥ、ＲＡ
Ｅ）が能動化されなかった時に、先に読込まれたアドレ
スが新たな書込みおよび（または）読出しリセット信号
（ＲＳＴＷ、ＲＳＴＲ）に無関係にインクレメントされ
ることを特徴とする集積半導体メモリ装置の駆動方法。 - 【請求項６】 書込み制御信号（ＷＡＥ）の能動状態の
間にマスキングデータ信号（ＭＡＤ）もマスキングデー
タレジスタ（２８）のなかに読込まれることを特徴とす
る請求項４による半導体メモリ装置の駆動のための請求
項５記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| AT92109690.5 | 1992-06-09 | ||
| EP92109690 | 1992-06-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0696581A true JPH0696581A (ja) | 1994-04-08 |
| JP3407934B2 JP3407934B2 (ja) | 2003-05-19 |
Family
ID=8209694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16030193A Expired - Lifetime JP3407934B2 (ja) | 1992-06-09 | 1993-06-04 | 集積半導体メモリ装置およびその駆動方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5329493A (ja) |
| JP (1) | JP3407934B2 (ja) |
| KR (1) | KR100263457B1 (ja) |
| AT (1) | ATE159377T1 (ja) |
| DE (1) | DE59307527D1 (ja) |
| HK (1) | HK1001934A1 (ja) |
| TW (1) | TW226468B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6316020B1 (en) * | 1999-08-26 | 2001-11-13 | Robert R. Whittle | Pharmaceutical formulations |
| CN103172393A (zh) * | 2013-02-26 | 2013-06-26 | 宝钢集团新疆八一钢铁有限公司 | 一种转炉铁水脱硫搅拌桨的浇铸生产方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6020760A (en) | 1997-07-16 | 2000-02-01 | Altera Corporation | I/O buffer circuit with pin multiplexing |
| US6034857A (en) | 1997-07-16 | 2000-03-07 | Altera Corporation | Input/output buffer with overcurrent protection circuit |
| US6011744A (en) * | 1997-07-16 | 2000-01-04 | Altera Corporation | Programmable logic device with multi-port memory |
| US6151266A (en) * | 1997-10-03 | 2000-11-21 | International Business Machines Corporation | Asynchronous multiport register file with self resetting write operation |
| US6088812A (en) * | 1998-07-21 | 2000-07-11 | Micron Technology, Inc. | Sequential data transfer method |
| US6163819A (en) | 1998-07-21 | 2000-12-19 | Micron Technology, Inc. | Sequential data transfer circuit |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6072020A (ja) * | 1983-09-29 | 1985-04-24 | Nec Corp | デュアルポ−トメモリ回路 |
| JPH07111822B2 (ja) * | 1986-03-07 | 1995-11-29 | 株式会社日立製作所 | 半導体記憶装置 |
| US4811305A (en) * | 1986-03-10 | 1989-03-07 | Nec Corporation | Semiconductor memory having high-speed serial access scheme |
| JPH0740430B2 (ja) * | 1986-07-04 | 1995-05-01 | 日本電気株式会社 | メモリ装置 |
| JP2502292B2 (ja) * | 1986-09-01 | 1996-05-29 | キヤノン株式会社 | 光学変調素子の駆動法 |
| JPH083956B2 (ja) * | 1986-09-18 | 1996-01-17 | 日本テキサス・インスツルメンツ株式会社 | 半導体記憶装置 |
| US4789960A (en) * | 1987-01-30 | 1988-12-06 | Rca Licensing Corporation | Dual port video memory system having semi-synchronous data input and data output |
| US5093807A (en) * | 1987-12-23 | 1992-03-03 | Texas Instruments Incorporated | Video frame storage system |
| EP0385389B1 (en) * | 1989-02-27 | 1995-06-28 | Nec Corporation | Semiconductor integrated circuit memory enabling memory write masking |
| JP2530055B2 (ja) * | 1990-08-30 | 1996-09-04 | 株式会社東芝 | 半導体集積回路 |
| EP0487819B1 (en) * | 1990-10-31 | 1997-03-05 | International Business Machines Corporation | Video random access memory with fast, alligned clear and copy |
-
1993
- 1993-05-12 DE DE59307527T patent/DE59307527D1/de not_active Expired - Lifetime
- 1993-05-12 AT AT93107724T patent/ATE159377T1/de not_active IP Right Cessation
- 1993-05-26 TW TW082104174A patent/TW226468B/zh not_active IP Right Cessation
- 1993-06-04 JP JP16030193A patent/JP3407934B2/ja not_active Expired - Lifetime
- 1993-06-09 US US08/074,329 patent/US5329493A/en not_active Expired - Lifetime
- 1993-06-09 KR KR1019930010383A patent/KR100263457B1/ko not_active IP Right Cessation
-
1998
- 1998-02-10 HK HK98100991A patent/HK1001934A1/xx not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6316020B1 (en) * | 1999-08-26 | 2001-11-13 | Robert R. Whittle | Pharmaceutical formulations |
| CN103172393A (zh) * | 2013-02-26 | 2013-06-26 | 宝钢集团新疆八一钢铁有限公司 | 一种转炉铁水脱硫搅拌桨的浇铸生产方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100263457B1 (ko) | 2000-08-01 |
| DE59307527D1 (de) | 1997-11-20 |
| TW226468B (ja) | 1994-07-11 |
| JP3407934B2 (ja) | 2003-05-19 |
| ATE159377T1 (de) | 1997-11-15 |
| US5329493A (en) | 1994-07-12 |
| HK1001934A1 (en) | 1998-07-17 |
| KR940001169A (ko) | 1994-01-10 |
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