JPH0696581A - 集積半導体メモリ装置およびその駆動方法 - Google Patents
集積半導体メモリ装置およびその駆動方法Info
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- JPH0696581A JPH0696581A JP5160301A JP16030193A JPH0696581A JP H0696581 A JPH0696581 A JP H0696581A JP 5160301 A JP5160301 A JP 5160301A JP 16030193 A JP16030193 A JP 16030193A JP H0696581 A JPH0696581 A JP H0696581A
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Abstract
が対応付けられている書込み中間メモリ10と、読出し
ポインタ21および出力バッファ23が対応付けられて
いる読出し中間メモリ20と、制御装置2とを有するメ
モリ装置において、FIFO作動も、少なくともデータ
の読出しまたは書込みの際にブロックごとの選択自由な
メモリアドレス指定も可能にする。 【構成】 読出し中間メモリ20に読出しポインタ21
を制御する読出し列アドレスデコーダ22が対応付けら
れており、これが読出しアドレス制御ユニット24を介
して読出しアドレスレジスタ25と接続されており、メ
モリ制御回路3内またはメモリ範囲1内に行アドレスデ
コーダ8が設けられており、これが読出しアドレス制御
ユニット24により制御可能である。
Description
たメモリ範囲と、メモリ範囲に対応付けられている、書
込むべきデータの直列/並列変換のための書込み中間メ
モリであって、書込みポインタおよび入力バッファが対
応付けられている書込み中間メモリと、メモリ範囲に対
応付けられている、読出すべきデータの並列/直列変換
のための読出し中間メモリであって、読出しポインタお
よび出力バッファが対応付けられている読出し中間メモ
リと、メモリ制御回路とメモリ範囲および書込み中間メ
モリと読出し中間メモリとの間のデータフローを制御す
るためのデータフロー制御回路とにより形成されている
制御装置とを有する集積半導体メモリ装置に関する。
米国特許第 4,882,710号明細書から公知である。そこに
記載されているメモリ装置ではデータは直列に書込みク
ロックにより入力バッファのなかに書込まれる。そこか
らデータは、同じく書込みクロック信号によりクロック
される書込みポインタにより、書込み中間メモリのなか
に読込まれ、そこからデータは並列にメモリ範囲の多数
の部分範囲の1つのなかに転送される。すなわちメモリ
部分範囲への各転送の際にこの部分範囲の完全な列が新
たに書かれる。書込み過程に相応して読出しの際にはメ
モリ部分範囲の完全な行のデータが読出し中間メモリの
なかに転送される。アドレス指定はその際に、最初にこ
の行のなかに書込まれたデータが最初に再び読出される
ように行われる。こうしてこのメモリ装置はFIFO原
理に従って動作する。読出し中間メモリからデータは次
いで読出しクロック信号によりクロックされる読出しポ
インタにより直列に出力バッファのなかに転送され、ま
たこれから同じく読出しクロック信号によりメモリ装置
から出力される。このメモリ装置はFIFO原理に従っ
て動作するので、確かに簡単に構成されてはいるが、た
とえばテレビジョン用の画像メモリにおいて要望される
ようなメモリ範囲へのブロックごとの選択自由なアクセ
スは可能でない。
書から、個々のメモリ場所への選択自由なアクセスを許
し、また追加的に、完全な列のデータを中間メモリのな
かに転送し、そこから次いでデータが直列に決定すべき
行アドレスから読出される可能性を与える集積半導体メ
モリ範囲は公知である。
かにブロックごとの選択自由なアクセスを可能にはする
が、その際にデータブロックの始端のみが決定すべき行
アドレスにより自由に選択可能であり、−データブロッ
クの終端はそれぞれ行の終端であり−、このメモリ装置
ではテレビジョン応用の際にしばしば目的にかなってい
るようなFIFO作動は可能でない。
FO作動も、少なくともデータの読出しまたは書込みの
際にブロックごとの選択自由なメモリアドレス指定も可
能にするメモリ装置を提供することである。
した種類のメモリ装置において、読出し中間メモリに読
出しポインタを制御する読出し列アドレスデコーダが対
応付けられており、読出し列アドレスデコーダが読出し
アドレス制御ユニットを介して読出しアドレスレジスタ
と接続されており、またメモリ制御回路内またはメモリ
範囲内に行アドレスデコーダが設けられており、行アド
レスデコーダが読出しアドレス制御ユニットにより制御
可能であり、かつ(または)書込み中間メモリに書込み
ポインタを制御する書込み列アドレスデコーダが対応付
けられており、書込み列アドレスデコーダが書込みアド
レス制御ユニットを介して書込みアドレスレジスタと接
続されており、行アドレスデコーダが書込みアドレス制
御ユニットによっても制御可能であることにより解決さ
れる。
明を一層詳細に説明する。
くの部分範囲に分割され得るメモリ範囲1に制御装置2
が対応付けられている。この制御装置2はメモリ制御回
路3、データフロー制御回路4ならびにリング発振器5
により形成されている。その際にリング発振器5は、外
部クロックが存在しないとき、または外部クロックが遅
過ぎるときにデータフロー制御回路4を駆動し、データ
フロー制御回路4はメモリ制御回路3を駆動し、またメ
モリ制御回路3は再びメモリ範囲1に対応付けられてい
る行デコーダ回路8および同じくメモリ範囲1に対応付
けられている読出し増幅器9を駆動する。しかしなが
ら、行デコーダ回路8をメモリ制御回路3のなかに配置
することも同じく可能である。
ータの直列/並列変換のための書込み中間メモリ10、
これと接続されている書込みポインタ11および書込み
ポインタ11をセットする書込み列アドレスデコーダ1
2が対応付けられている。
と接続されており、それから書込み中間メモリ10は入
力データDINを書込まれる。この入力バッファ13は
その際に一方では入力データDINのレベル変換の役割
をし、また他方では入力データDINを書込みクロック
信号SWCKに同期化する役割をする。
る入力データDINに対する直列入力端と並んで書込み
レリーズ信号WEおよび書込みクロック制御ユニット1
6から供給れさるクロック信号に対する2つの別の入力
端を有する。この書込みクロック制御ユニット16は一
方では書込みクロック信号SWCKを与えられ、また他
方ではクロック信号を前記の入力バッファ13、データ
フロー制御ユニット4に出力を与える書込みカウンタ
6、書込みポインタ11ならびに書込みアドレスレジス
タ15に供給する。
書込みリセット制御ユニット17から、書込みリセット
制御ユニット17の入力端に与えられている書込みリセ
ット信号RSTWに関係する信号を得る。
込みアドレス信号WADに対する直列入力端を設けられ
ている。しかし書込みアドレスレジスタ15は行アドレ
ス信号および列アドレス信号に対する2つの別々の直列
入力端または書込みアドレス信号に対する並列入力端を
設けられていてもよい。書込みアドレスレジスタ15は
受信されたアドレスを書込みアドレス制御ユニット14
に供給し、書込みアドレス制御ユニット14は列アドレ
スを書込み列アドレスデコーダ12に、また行アドレス
をデータフロー制御ユニット4に供給し、データフロー
制御ユニット4は行アドレスをメモリ制御回路3を介し
てメモリ範囲1のなかに配置されている行デコーダ8に
供給する。書込みアドレス制御ユニット14はさらに、
書込み制御信号WAEを与えられる入力端を設けられて
いる。
レジスタ28から、書込み中間メモリ10のなかに記憶
されている入力データDINがマスキングデータ信号M
ADに相応してマスクされ得るように信号を与えられ
る。しかし、マスキングを、既に書込み中間メモリ10
への入力データDINの書込みの際に、または既に入力
バッファ13のなかで行うことも可能である。マスキン
グデータレジスタ28は書込みクロック信号SWCKお
よび書込み制御信号WAEを与えられ、それらによりマ
スキングデータ信号MADの読込みが制御される。
出すべきデータの並列/直列変換のための読出し中間メ
モリ20が対応付けられている。読出し中間メモリ20
と読出しポインタ21が接続されており、読出しポイン
タ21は読出し列アドレスデコーダ22によりセットさ
れる。読出しポインタ21はデータフロー制御回路4を
駆動する読出しカウンタ7、出力バッファ23および読
出しアドレスレジスタ25と同じく、読出しクロック制
御ユニット26から発せられるクロック信号を供給され
る。このクロック信号はその際に読出しクロック制御ユ
ニット26の入力端に与えられている読出しクロック信
号SRCKに関係する。読出しクロック制御ユニット2
6はさらに、読出しリセット制御ユニット27から発せ
られまたその入力端に与えられている読出しリセット信
号RSTRに関係する信号に対する入力端を有する。
力端において読出しアドレス信号RADを受信する。こ
の読出しアドレスレジスタ25は代替的に行および列ア
ドレス信号に対する2つの別々の直列入力端または読出
しアドレス信号RADに対する並列入力端を有し得る。
ドレスRADが読出しアドレス制御ユニット24に与え
られ、読出しアドレス制御ユニット24は列アドレスを
読出し列アドレスデコーダ22に、また行アドレスを同
じくデータフロー制御回路4に供給する。読出しアドレ
ス制御ユニット24はさらに読出し制御信号RAEを与
えられる。メモリ範囲1から読出し増幅器9を介して並
列に読出し中間メモリ20のなかに伝達されたデータ
は、直列に出力バッファ23を介して読出しレリーズ信
号REに関係して出力データDOUTとしてメモリ装置
から読出される。
ドでも選択自由なブロックアドレスを有するモードで
も、書込み制御信号WAEの状態に関係して特定の時点
でまたは特定の時間範囲の間に入力データDINの書込
みの際に、また読出し制御信号RAEの状態に関係して
特定の時点でまたは特定の時間範囲の間に出力データD
OUTの読出しの際に作動し得る。
それぞれ書込みカウンタ6または読出しカウンタ7から
発生され、書込みポインタ11および読出しポインタ2
1はそれぞれ書込みリセット信号RSTWまたは読出し
リセット信号RSTRにより固定して設定された初期状
態にもたらされる。
ドでは、書込みアドレス制御ユニット14および読出し
アドレス制御ユニット24は行アドレスを供給し、書込
みポインタ11または読出しポインタ21は書込みリセ
ット信号RSTWまたは読出しリセット信号RSTRに
よりそのつどの列アドレスに相応する初期状態にセット
される。
き信号の第1の可能な時間的経過がそれぞれFIFOモ
ード、選択自由な並列ブロックアドレスを有するモード
および選択自由な直列ブロックアドレスを有するモード
の場合に対する書込みサイクルに対して示されている。
すべての3つの場合に、書込みレリーズ信号WEが高状
態を有するときに、書込みクロック信号SWCKにより
入力データ信号DIN、DIN´またはDIN´´が書
込まれる。書込みレリーズ信号WEが低状態を有すると
きには、データは書込まれない。書込みリセット信号R
STWが高状態にある時点での書込み制御信号WAE、
WAE´またはWAE´´の状態は、どのモードで書込
まれるかを決定する。図2中の例では、書込み制御信号
WAEの低状態の際にFIFOモードで書込まれる。す
なわちデータDINは第1のデータD1 で始まって書込
み中間メモリ10のなかに固定して設定されたアドレス
から書込まれる。しかし書込み制御信号WAE´または
WAE´´が高状態を有するならば、入力データバスD
IN´またはDIN´´は第1のデータD1で始まって
この時点で有効な並列アドレスADDR Mまたは直列
アドレス…AM-6…AMから書込み中間メモリ10のなか
に書込まれる。
行する。図3では出力データDOUTは、読出しリセッ
ト信号RSTRが高状態を、読出し制御信号RAEが低
状態を、また読出しレリーズ信号REが高状態を有する
時点で、データQ1 で始まってアドレス1から読出し中
間メモリ20から読出される。
´、RAE´´が高状態を有するならば、出力データD
OUT´またはDOUT´´がデータQMで始まって読
出し中間メモリ20のアドレスMから読出され、その際
にアドレスMは並列アドレスADDR Mにより、また
は読出しアドレス信号RAD´またはRAD´´の直列
アドレス…AM-5…AMにより決定されている。
たなリセット信号RSTR、RSTWにより中断され得
る。
の際にもメモリ範囲へのブロックごとの選択自由なアク
セスが可能である。もちろん、データの読出しの際のみ
または書込みの際のみブロックごとの選択自由なアクセ
スを可能にすることも同じく可能である。
置を作動させる別の好ましい可能性が示されている。読
出し制御信号RAEまたは書込み制御信号WAEの能動
状態の間は(図4中では能動状態は高状態である)、デ
ータブロックがメモリ範囲のなかに書込まれるべきアド
レスのアドレスビットA1ないしAnが読込まれる。不能
動状態への読出し制御信号RAEまたは書込み制御信号
WAEの移行後の最小継続時間tminの後に、読出しリ
セット信号RSTRまたは書込みリセット信号RSTW
により、出力データDOUTまたは入力データDINか
ら成るデータブロックNが、読出しクロック信号SRC
Kにより読出され、または書込みクロック信号SWCK
により書込まれる。もし、図中に示されているように、
データブロックNの終端までに読出しまたは書込み制御
信号RAEまたはWAEの新しい能動状態がもはや生じ
ていないならば、一方では場合によっては生ずる読出し
または書込みリセット信号RSTRまたはRSTWが無
視され、また他方ではメモリ装置がFIFOモードで作
動する、すなわちアドレスは最後に読込まれたアドレス
から出発してインクレメントされる。すなわち次いでデ
ータブロックN+1が1だけ高められたアドレスを有す
るメモリ範囲から読出され、またはこのなかに書込まれ
る。
1の読出しまたは書込みの間にデータブロックKに対す
る新しいアドレスのアドレスビットA1ないしAmが書込
まれるならば、データブロックN+1の読出しまたは書
込みの終端において、読出しまたは書込みリセット信号
RSTRまたはRSTWが半導体メモリに与えられなか
ったならば、読出しまたは書込み休止が行われる。新し
い読出しまたは書込みリセット信号RSTRまたはRS
TWを与えられることにより初めて次いでデータブロッ
クKが読出され、または書込まれる。データブロックK
の読出しまたは書込み過程の間は新しいアドレスが読出
しまたは書込み制御信号RAEまたはWAEの能動状態
の間に読込まれないので、データブロックKの後にデー
タブロックK+1が読出され、または書込まれる。すな
わちアドレスは内部の読出しまたは書込みカウンタ7ま
たは6により再び1だけ高められる。
…A2…A12の読込みが書込みアドレス信号WADを例
として詳細に示されている。読出しアドレスRADはも
ちろん同一の仕方で読込まれ、その際に書込みまたは読
出しアドレスの長さは12ビットに制限されている必要
はない。書込み制御信号WAEの能動状態は図5による
例では高状態である。しかしそれは低状態であってもよ
い。書込み制御信号WAEの上昇エッジの後に、その直
後に上昇する書込みクロック信号SWCKのエッジによ
り、書込みアドレス信号WADの第1のビットA1が読
込まれる。その後に上昇する書込みクロック信号SWC
Kの各エッジにより、書込みアドレス信号WADのその
後のビットAiが最後のビットA12まで読込まれる。そ
の後に、最小継続時間tminの開始を決定する書込み制
御信号WAEの下降エッジが続く。
グデータ信号MADも書込みアドレス信号WADと同一
の仕方で読込まれる。マスキングデータ信号MADはそ
の際に任意の数のビットから成っていてよいが、最大は
アドレス信号ビットの数である。たとえば6ビットn1
ないしn6のみから成ることができ、その際にマスキン
グデータ信号MADのそれぞれビットniが入力データ
信号DINの同時に並列に読込まれるビットの複数のビ
ットをマスクする。
の入力データDINの書込みが示されている。書込み制
御信号WAEの下降エッジの後の最小継続時間tminの
経過の後に、図5中では高状態である能動状態への書込
みリセット信号RSTWの移行の後に、それに続く書込
みクロック信号SWCKの上昇エッジの後に入力データ
信号DINの第1のデータD1が半導体メモリ装置のな
かに書込まれ、その際に入力信号データDiは複数ビッ
ト幅であり得る。その後の各上昇エッジにより次いでデ
ータブロックの残りのデータが書込まれる。
回路図。
メモリ装置の外部入力端における信号の時間的経過。
メモリ装置の外部入力端における信号の時間的経過。
る別の好ましい可能性の時間的経過。
経過。
の書込みの時間的経過。
Claims (6)
- 【請求項1】 行および列に編成されたメモリ範囲
(1)と、 メモリ範囲(1)に対応付けられている、書込むべきデ
ータの直列/並列変換のための書込み中間メモリ(1
0)であって、書込みポインタ(11)および入力バッ
ファ(13)が対応付けられている書込み中間メモリ
(10)と、 メモリ範囲(1)に対応付けられている、読出すべきデ
ータの並列/直列変換のための読出し中間メモリ(2
0)であって、読出しポインタ(21)および出力バッ
ファ(23)が対応付けられている読出し中間メモリ
(20)と、 メモリ制御回路(3)と、メモリ範囲(1)および書込
み中間メモリ(10)と読出し中間メモリ(20)との
間のデータフローを制御するためのデータフロー制御回
路(4)とにより形成されている制御装置(2)とを有
する集積半導体メモリ装置において、 読出し中間メモリ(20)に読出しポインタ(21)を
制御する読出し列アドレスデコーダ(22)が対応付け
られており、読出し列アドレスデコーダ(22)が読出
しアドレス制御ユニット(24)を介して読出しアドレ
スレジスタ(25)と接続されており、 メモリ制御回路(3)内またはメモリ範囲(1)内に行
アドレスデコーダ(8)が設けられており、行アドレス
デコーダ(8)が読出しアドレス制御ユニット(24)
により制御可能であることを特徴とする集積半導体メモ
リ装置。 - 【請求項2】 行および列に編成されたメモリ範囲
(1)と、 メモリ範囲(1)に対応付けられている、書込むべきデ
ータの直列/並列変換のための書込み中間メモリ(1
0)であって、書込みポインタ(11)および入力バッ
ファ(13)が対応付けられている書込み中間メモリ
(10)と、 メモリ範囲(1)に対応付けられている、読出すべきデ
ータの並列/直列変換のための読出し中間メモリ(2
0)であって、読出しポインタ(21)および出力バッ
ファ(23)が対応付けられている読出し中間メモリ
(20)と、 メモリ制御回路(3)と、メモリ範囲(1)および書込
み中間メモリ(10)と読出し中間メモリ(20)との
間のデータフローを制御するためのデータフロー制御回
路(4)とにより形成されている制御装置(2)とを有
する集積半導体メモリ装置において、 書込み中間メモリ(10)に書込みポインタ(11)を
制御する書込み列アドレスデコーダ(12)が対応付け
られており、書込み列アドレスデコーダ(12)が書込
みアドレス制御ユニット(14)を介して書込みアドレ
スレジスタ(15)と接続されており、 メモリ制御回路(3)内またはメモリ範囲(1)内に行
アドレスデコーダ(8)が設けられており、行アドレス
デコーダ(8)が書込みアドレス制御ユニット(14)
により制御可能であることを特徴とする集積半導体メモ
リ装置。 - 【請求項3】 書込み中間メモリ(10)に書込みポイ
ンタ(11)を制御する書込み列アドレスデコーダ(1
2)が対応付けられており、書込み列アドレスデコーダ
(12)が書込みアドレス制御ユニット(14)を介し
て書込みアドレスレジスタ(15)と接続されており、 また行アドレスデコーダ(8)が書込みアドレス制御ユ
ニット(14)によっても制御可能であることを特徴と
する請求項1記載の集積半導体メモリ装置。 - 【請求項4】 書込み中間メモリ(10)にマスキング
データレジスタ(28)が対応付けられており、マスキ
ングデータレジスタ(28)が書込みアドレス制御信号
(WAE)により制御可能であることを特徴とする請求
項2または3記載の集積半導体メモリ装置。 - 【請求項5】 請求項1ないし4の1つによる集積半導
体メモリ装置の1つの駆動方法において、 書込みおよび(または)読出し制御信号(WAE、RA
E)の能動状態の間に、書込みおよび(または)読出し
クロック信号(SWCK、SRCK)により書込みおよ
び(または)読出しアドレス信号(WAD、RAD)の
ビット(Ai)が書込みおよび(または)読出しアドレ
スとして書込みおよび(または)読出しアドレスレジス
タ(15、25)のなかに読込まれ、 最も早くても不能動状態への書込みおよび(または)読
出し制御信号(WAE、RAE)の移行後の最小継続時
間(tmin)の後に、書込みおよび(または)読出しリ
セット信号(RSTW、RSTR)が能動化され、 書込みおよび(または)読出しリセット信号(RST
W、RSTR)の能動化の後に、入力および(または)
出力データ(DIN、DOUT)が、先に読込まれた書
込みおよび(または)読出しアドレスに対応付けられて
いるメモリ範囲に書込まれ、かつ(または)このメモリ
範囲から読出され、 データ書込みおよび(または)読出し過程の間に書込み
および(または)読出し制御信号(WAE、RAE)が
新たに能動化され、またそれによって新しいアドレスが
読込まれ、 書込みおよび(または)読出し制御信号(WAE、RA
E)が新たに能動化された時に、後続の能動化された書
込みおよび(または)読出しリセット信号(RSTW、
RSTR)により新たなデータ書込みおよび(または)
読出し過程がレリーズされ、 書込みおよび(または)読出し制御信号(WAE、RA
E)が能動化されなかった時に、先に読込まれたアドレ
スが新たな書込みおよび(または)読出しリセット信号
(RSTW、RSTR)に無関係にインクレメントされ
ることを特徴とする集積半導体メモリ装置の駆動方法。 - 【請求項6】 書込み制御信号(WAE)の能動状態の
間にマスキングデータ信号(MAD)もマスキングデー
タレジスタ(28)のなかに読込まれることを特徴とす
る請求項4による半導体メモリ装置の駆動のための請求
項5記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
AT92109690.5 | 1992-06-09 | ||
EP92109690 | 1992-06-09 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0696581A true JPH0696581A (ja) | 1994-04-08 |
JP3407934B2 JP3407934B2 (ja) | 2003-05-19 |
Family
ID=8209694
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16030193A Expired - Lifetime JP3407934B2 (ja) | 1992-06-09 | 1993-06-04 | 集積半導体メモリ装置およびその駆動方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US5329493A (ja) |
JP (1) | JP3407934B2 (ja) |
KR (1) | KR100263457B1 (ja) |
AT (1) | ATE159377T1 (ja) |
DE (1) | DE59307527D1 (ja) |
HK (1) | HK1001934A1 (ja) |
TW (1) | TW226468B (ja) |
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