JPH0696017A - 装置内配線方法 - Google Patents
装置内配線方法Info
- Publication number
- JPH0696017A JPH0696017A JP12696992A JP12696992A JPH0696017A JP H0696017 A JPH0696017 A JP H0696017A JP 12696992 A JP12696992 A JP 12696992A JP 12696992 A JP12696992 A JP 12696992A JP H0696017 A JPH0696017 A JP H0696017A
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- Japan
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- signal
- packages
- signals
- serial
- parallel
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Abstract
(57)【要約】
【目的】装置内の各パッケージ間のパラレル信号の授受
に必要な配線数を大幅に削減し，かつ配線変更を容易と
する。 【構成】装置内の同期信号５およびクロック信号６に同
期をとり，各パッケージ１Ａ，１Ｂ，１Ｃから送出する
パラレル信号をインタフェース回路２Ａ，２Ｂ，２Ｃで
シリアル化し，各インタフェース回路２Ａ，２Ｂ，２Ｃ
に内蔵するメモリ１３にシリアル化された全信号のうち
自パッケージで接続する信号を登録しておき，シリアル
化された全信号から接続する信号をラッチし，その後再
びシリアル／パラレル変換を行なうことにより各パッケ
ージ間の接続を確保する。
に必要な配線数を大幅に削減し，かつ配線変更を容易と
する。 【構成】装置内の同期信号５およびクロック信号６に同
期をとり，各パッケージ１Ａ，１Ｂ，１Ｃから送出する
パラレル信号をインタフェース回路２Ａ，２Ｂ，２Ｃで
シリアル化し，各インタフェース回路２Ａ，２Ｂ，２Ｃ
に内蔵するメモリ１３にシリアル化された全信号のうち
自パッケージで接続する信号を登録しておき，シリアル
化された全信号から接続する信号をラッチし，その後再
びシリアル／パラレル変換を行なうことにより各パッケ
ージ間の接続を確保する。
Description
【０００１】
【産業上の利用分野】本発明は装置内配線方法に関し，
特に複数のパッケージを内蔵する装置内の各パッケージ
の出力するパレラル信号により，各パッケージ間の信号
接続を確保する装置内配線方法に関する。
特に複数のパッケージを内蔵する装置内の各パッケージ
の出力するパレラル信号により，各パッケージ間の信号
接続を確保する装置内配線方法に関する。
【０００２】
【従来の技術】従来のこの種の装置内配線方法は，図３
に示すように，装置内の複数のパッケージ，図３の場合
は３個のパッケージＡ１０１，パッケージＢ１０２およ
びパッケージＣ１０３の各パッケージ間のパラレル信号
を１対１で接続するように配線が施されていた。
に示すように，装置内の複数のパッケージ，図３の場合
は３個のパッケージＡ１０１，パッケージＢ１０２およ
びパッケージＣ１０３の各パッケージ間のパラレル信号
を１対１で接続するように配線が施されていた。
【０００３】
【発明が解決しようとする課題】この従来の装置内配線
方法では，装置内の各パッケージ間の信号を１対１の対
応で接続するように配線していた為，装置内の配線本数
が著しく多くなり，かつ装置内のパッケージが変更とな
る場合には配線変更が無条件に必要となるという欠点が
あった。
方法では，装置内の各パッケージ間の信号を１対１の対
応で接続するように配線していた為，装置内の配線本数
が著しく多くなり，かつ装置内のパッケージが変更とな
る場合には配線変更が無条件に必要となるという欠点が
あった。
【０００４】本発明の目的は上述した欠点を除去し，装
置内の配線本数を著しく削減し，かつパッケージの変更
に対する配線変更を不要とする装置内配線方法を提供す
ることにある。
置内の配線本数を著しく削減し，かつパッケージの変更
に対する配線変更を不要とする装置内配線方法を提供す
ることにある。
【０００５】
【課題を解決するための手段】本発明の装置内配線方法
は，装置内の複数のパッケージから送出するパラレル信
号を装置内の同期信号およびクロック信号と同期をとっ
て１本のシリアル信号ライン上に多重化し，かつ前記複
数のパッケージはそれぞれメモリを内蔵して前記メモリ
に自パッケージに接続すべき前記シリアル信号ライン上
の信号の位置を登録して前記信号をラッチし，これにシ
リアル／パラレル変換を施すことにより装置内パッケー
ジ間の信号接続を行なう構成を有する。
は，装置内の複数のパッケージから送出するパラレル信
号を装置内の同期信号およびクロック信号と同期をとっ
て１本のシリアル信号ライン上に多重化し，かつ前記複
数のパッケージはそれぞれメモリを内蔵して前記メモリ
に自パッケージに接続すべき前記シリアル信号ライン上
の信号の位置を登録して前記信号をラッチし，これにシ
リアル／パラレル変換を施すことにより装置内パッケー
ジ間の信号接続を行なう構成を有する。
【０００６】また本発明の装置内配線方法は，前記シリ
アル信号ライン上の信号のラッチを，装置内の同期信号
およびクロック信号との同期確保にもとづいて行なう構
成を有する。
アル信号ライン上の信号のラッチを，装置内の同期信号
およびクロック信号との同期確保にもとづいて行なう構
成を有する。
【０００７】
【実施例】次に，本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック図である。図１
に示す実施例は，装置内３個のパッケージ間のパラレル
信号入出力を可能とする装置内接続方法を例とし，３個
のパッケージ１Ａ，１Ｂおよび１Ｃと，パッケージ間信
号授受のインタフェースをとるインターフェース回路２
Ａ，２Ｂおよび２Ｃと，装置内の同期信号５と，装置内
のクロック信号６と，パッケージ間で授受するパラレル
信号を変換したシリアル信号を多重化転送する多重化シ
リアル信号ライン７とを含む。
る。図１は本発明の一実施例のブロック図である。図１
に示す実施例は，装置内３個のパッケージ間のパラレル
信号入出力を可能とする装置内接続方法を例とし，３個
のパッケージ１Ａ，１Ｂおよび１Ｃと，パッケージ間信
号授受のインタフェースをとるインターフェース回路２
Ａ，２Ｂおよび２Ｃと，装置内の同期信号５と，装置内
のクロック信号６と，パッケージ間で授受するパラレル
信号を変換したシリアル信号を多重化転送する多重化シ
リアル信号ライン７とを含む。
【０００８】また，インタフェース２Ａ，２Ｂおよび２
Ｃは，パラレル信号をシリアル信号に変換するパラレル
／シリアル変換器８と，ｎ進多重用カウンタ９と，出力
信号送信用カウンタ１０と，比較器１１と，出力信号送
出設定用スイッチ１２と，各パッケージごとの接続必要
信号を登録しておくメモリ１３と，シフトレジスタ１４
と，ラッチ回路１５と，出力のゲート制御を行なうゲー
ト回路１８のほか，ＡＮＤゲート２０を備えて成る。
Ｃは，パラレル信号をシリアル信号に変換するパラレル
／シリアル変換器８と，ｎ進多重用カウンタ９と，出力
信号送信用カウンタ１０と，比較器１１と，出力信号送
出設定用スイッチ１２と，各パッケージごとの接続必要
信号を登録しておくメモリ１３と，シフトレジスタ１４
と，ラッチ回路１５と，出力のゲート制御を行なうゲー
ト回路１８のほか，ＡＮＤゲート２０を備えて成る。
【０００９】次に，本実施例の動作について説明する。
【００１０】ｎ個のパラレル出力信号３はパラレル／シ
リアル変換器８に供給され，同期信号５およびクロック
信号６で駆動されるｎ進多重用カウンタ９の出力カウン
ト値に同期してシリアル信号に変換されゲート回路１８
に入力される。
リアル変換器８に供給され，同期信号５およびクロック
信号６で駆動されるｎ進多重用カウンタ９の出力カウン
ト値に同期してシリアル信号に変換されゲート回路１８
に入力される。
【００１１】出力信号送信用カウンタ１０は，ｎ進多重
用カウンタ９の出力カウント値と同期信号５とによって
動作し出力カウント値を比較器１１に送出する。
用カウンタ９の出力カウント値と同期信号５とによって
動作し出力カウント値を比較器１１に送出する。
【００１２】比較器１１は，出力信号送出設定用スイッ
チ１２で制定された値と入力値とが一致した時，出力信
号送出ゲート信号１７をゲート回路１８に供給し，パラ
レル／シリアル変換器８によるｎビット構成のシリアル
信号が多重化シリアル信号ライン７に送出される。
チ１２で制定された値と入力値とが一致した時，出力信
号送出ゲート信号１７をゲート回路１８に供給し，パラ
レル／シリアル変換器８によるｎビット構成のシリアル
信号が多重化シリアル信号ライン７に送出される。
【００１３】多重化シリアル信号ライン７は，ハッケー
ジ１Ａ，１Ｂ，１Ｃのシフトレジスタ１４に接続されて
いる。
ジ１Ａ，１Ｂ，１Ｃのシフトレジスタ１４に接続されて
いる。
【００１４】メモリ１３は，ｎ進多重用カウンタ９およ
び出力信号送出用カウンタ１０の出力カウント値によっ
て設定されるメモリアドレス１６が供給され，同期信号
５およびクロック信号６に同期をとってメモリ内のデー
タが読み出される。
び出力信号送出用カウンタ１０の出力カウント値によっ
て設定されるメモリアドレス１６が供給され，同期信号
５およびクロック信号６に同期をとってメモリ内のデー
タが読み出される。
【００１５】図２に，同期信号５，クロック信号６，多
重化シリアル信号およびメモリアドレス信号１６のタイ
ミング関係を示す。
重化シリアル信号およびメモリアドレス信号１６のタイ
ミング関係を示す。
【００１６】パッケージ１Ａで多重化されたシリアル信
号ライン７上の多重信号のうち，４ビット目の信号を接
続する場合，メモリ１３の４番地にデータ「１」を設定
する。
号ライン７上の多重信号のうち，４ビット目の信号を接
続する場合，メモリ１３の４番地にデータ「１」を設定
する。
【００１７】この設定を行なうと，メモリアドレス１６
が「４」の時，メモリ１３からメモリ出力信号１９が
「１」で読み出され，ＡＮＤゲート２０を介してシフト
レジスタ１４にクロック信号６が供給され，多重化信号
ライン７上の多重信号のうち，４ビット目の信号がシフ
トレジスタ１４に読み込まれる。
が「４」の時，メモリ１３からメモリ出力信号１９が
「１」で読み出され，ＡＮＤゲート２０を介してシフト
レジスタ１４にクロック信号６が供給され，多重化信号
ライン７上の多重信号のうち，４ビット目の信号がシフ
トレジスタ１４に読み込まれる。
【００１８】このようにして，接続を必要とする全ての
信号に対し，メモリ１３にデータ「１」を設定し，接続
する信号をシフトレジスタ１４に全て読み込む。シフト
レジスタ１４の出力はラッチ回路１５に供給され，パラ
レル入力信号４に変換する。こうして，メモリ１３のデ
ータ設定により，パッケージ間の接続を任意に行なうこ
とができる。
信号に対し，メモリ１３にデータ「１」を設定し，接続
する信号をシフトレジスタ１４に全て読み込む。シフト
レジスタ１４の出力はラッチ回路１５に供給され，パラ
レル入力信号４に変換する。こうして，メモリ１３のデ
ータ設定により，パッケージ間の接続を任意に行なうこ
とができる。
【００１９】
【発明の効果】以上説明したように本発明は，装置内の
同期信号およびクロック信号との同期をとり，装置内の
各パッケージからの送出されるパラレル信号を１本のシ
リアル信号ライン上に多重化し，かつ各パッケージ内の
メモリに接続を必要とする信号を登録しておくことによ
り，各パッケージ間を３本の配線のみで信号接続がで
き，かつメモリ内のデータ設定により各パッケージ間任
意の接続ができる効果がある。
同期信号およびクロック信号との同期をとり，装置内の
各パッケージからの送出されるパラレル信号を１本のシ
リアル信号ライン上に多重化し，かつ各パッケージ内の
メモリに接続を必要とする信号を登録しておくことによ
り，各パッケージ間を３本の配線のみで信号接続がで
き，かつメモリ内のデータ設定により各パッケージ間任
意の接続ができる効果がある。
【図１】本発明の一実施例のブロック図である。
【図２】図１の同期信号，クロック信号，多重化シリア
ル信号およびメモリアドレスのタイミングチャートであ
る。
ル信号およびメモリアドレスのタイミングチャートであ
る。
【図３】従来の装置内配線方法を示すブロック図であ
る。
る。
１Ａ，１Ｂ，１Ｃ パッケージ ２Ａ，２Ｂ，２Ｃ インタフェース回路 ３ パラレル出力信号 ４ パラレル入力信号 ５ 同期信号 ６ クロック信号 ７ 多重化シリアル信号ライン ８ パラレル／シリアル変換器 ９ ｎ進多重用カウンタ １０ 出力信号送信用カウンタ １１ 比較器 １２ 出力信号送出設定用スイッチ １３ メモリ １４ シフトレジスタ １５ ラッチ回路 １６ メモリアドレス １７ 出力信号送信ゲート信号 １８ ゲート回路 １９ メモリ出力信号 ２０ ＡＮＤゲート
Claims (2)
- 【請求項１】 装置内の複数のパッケージから送出する
パラレル信号を装置内の同期信号およびクロック信号と
同期をとって１本のシリアル信号ライン上に多重化し，
かつ前記複数のパッケージはそれぞれメモリを内蔵して
前記メモリに自パッケージに接続すべき前記シリアル信
号ライン上の信号の位置を登録して前記信号をラッチ
し，これにシリアル／パラレル変換を施すことにより装
置内パッケージ間の信号接続を行なうことを特徴とする
装置内配線方法。 - 【請求項２】 前記シリアル信号ライン上の信号のラッ
チを，装置内の同期信号およびクロック信号との同期確
保にもとづいて行なうことを特徴とする請求項１記載の
装置内配線方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12696992A JPH0696017A (ja) | 1992-05-20 | 1992-05-20 | 装置内配線方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12696992A JPH0696017A (ja) | 1992-05-20 | 1992-05-20 | 装置内配線方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0696017A true JPH0696017A (ja) | 1994-04-08 |
Family
ID=14948383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12696992A Withdrawn JPH0696017A (ja) | 1992-05-20 | 1992-05-20 | 装置内配線方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0696017A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7657676B2 (en) | 2004-08-04 | 2010-02-02 | Hitachi, Ltd. | Integrated circuit device and signal transmission system |
| JP2010147990A (ja) * | 2008-12-22 | 2010-07-01 | Nec Corp | クロック分配回路、機能モジュール装置およびクロック分配方法 |
-
1992
- 1992-05-20 JP JP12696992A patent/JPH0696017A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7657676B2 (en) | 2004-08-04 | 2010-02-02 | Hitachi, Ltd. | Integrated circuit device and signal transmission system |
| US7757022B2 (en) | 2004-08-04 | 2010-07-13 | Hitachi, Ltd. | Integrated circuit device and signal transmission system |
| JP2010147990A (ja) * | 2008-12-22 | 2010-07-01 | Nec Corp | クロック分配回路、機能モジュール装置およびクロック分配方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |