JPH069359B2

JPH069359B2 - 位相変調データ復調装置

Info

Publication number: JPH069359B2
Application number: JP56501056A
Authority: JP
Inventors: ジヤンスン・オ−ガスタイナス・エム; グル−ト・アライン
Original assignee: NCR International Inc
Current assignee: NCR International Inc
Priority date: 1980-03-12
Filing date: 1981-03-10
Publication date: 1994-02-02
Anticipated expiration: 2009-02-02
Also published as: EP0047303A1; US4301417A; CA1157112A; EP0047303B1; JPS57500312A; WO1981002656A1; EP0047303A4

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、差動的に符号化された四位相伝送の復調装
置に関する。

〔従来技術〕

四位相伝送を使用する通信システムでは、送信を希望す
る情報はその情報に対応して搬送信号を位相シフトする
ようにして、所定の搬送波信号中の情報を乗せてデータ
通信を行なう。この四位相伝送方式では、以下「ダイビ
ット（またはデイビット）」と呼ぶ２つのバイナリ・ビ
ットで構成されるワードを４種類表わすことのできる４
ワードの伝送を可能とする。差動的に符号化される四位
相伝送では、各ワードは先行する伝送ワードの位置に対
する位相増加分として表わされる。

このような差動的に符号化された四位相伝送信号を既知
の復調器で復調する場合、復調器は受信した信号の位相
増加分を確認決定し、その位相増加分からバイナリ・デ
ータをデコードする。この位相増加分は、先行伝送ワー
ドを基準信号として検出される。受信した信号と９０度
シフトされた受信信号は、基準信号及び９０度シフトさ
れた基準信号と乗算される。その乗算された信号は基準
信号の１期間すなわち１ワード期間だけ複数の積分器に
供給され、検出されたＩ信号（同位相信号）とＱ信号
（直角信号）とが得られ、それらから位相増分が決定さ
れることにより、復調される。正しい復調を行なうため
に、積分器の積分期間は受信信号のデータ・データワー
ド期間と同期する必要がある。この同期は受信信号から
再生した同期クロック信号を用いて行なわれる。

受信信号は、伝送ラインの質に起因して復元データの信
頼性が低下することもある。また、同期クロック信号に
ジッタがかかることもある。

これらの問題を解決するため、米国特許第３，２０９，
２６５号にかかる発明は、受信信号のデータ・ワード周
波数に等しい公称周波数を有する同期クロック信号を発
生する局部クロックを使用した復調器を開示している。
このクロック信号の位相は、このクロック信号が受信信
号との同期を保つように調整される。この位相調節は公
称クロック信号の前と後に発生する受信データ信号を表
わすパルスをカウントすることにより達成される。もし
公称信号の前に発生したパルスのカウントが公称信号の
後に発生したパルスよりも多い場合は、公称信号の位相
は進められる。公称信号の位相は、公称信号の後に発生
したパルスのカウントが公称信号の前に発生したパルス
のカウントを超えた場合は遅らされる。

〔発明が解決しようとする課題〕

上記先行技術においては、位相修正は一定の期間中の公
称クロック信号と受信信号との間の位相偏移についての
み行なわれ、短い期間中にのみ現われる位相偏移を修正
するのは不可能なため、これにより同期がとれなくなる
可能性があるという問題があった。

この発明は、上記先行技術の問題点に鑑みて成されたも
ので、局部クロック信号と受信データ・ワード信号との
間の個々のまたは短期間の位相偏移に応答して正しくク
ロック信号を同期させる正確な同期クロック信号を提供
することによって、差動的に符号化された四位相伝送信
号を正確に復調する復調装置を提供することを目的とす
る。

〔課題を達成するための手段〕

この発明は、データ区間中搬送波信号を位相シフトして
複数のデータ・ビット対の１つを表わすようにした位相
変調信号によりデータ伝送を行なう差動符号化位相変調
データ伝送システムの受信機において、受信した搬送波
信号の各データ区間の開始を検出する手段と、前記デー
タ区間の検出に応答して第１のクロック・パルスを発生
する手段と、前記第１のクロック・パルスの発生に応答
して雑音のない第２のクロック・パルスを発生する手段
と、前記第２のクロック・パルスの受信に応答して、前
記受信した所定のデータ・ビット対を表わす第１の制御
信号を発生するべく前記搬送波信号をデコードする手段
と、前記第１のクロック・パルスに応答して、安定期に
向かってパルス幅が狭くなるように変化する同期パルス
を発生する総合修正器と、前記第１の制御信号及び前記
同期パルスの発生に応答し、前記第１のクロック・パル
スの位相に対応して前記第２のクロック・パルスの位相
を調節する手段と、特定符号時には、前記調節手段を無
能化する手段とを含む前記受信した差動符号化位相変調
データ・ビット対をデコードする復調装置を提供するこ
とにより、上記目的を達成した。

〔作用〕

この発明は、四位相変調において使用される「00」及び
「10」のような特定のダイビットは、搬送周波数から相
当離れた周波数成分を有するために特に検出が困難であ
り、そのため大きな位相変動を招くおそれがある点に着
目したものである。そのため本発明では、局部クロック
はクロック信号と受信信号との間の個々の又は短期の位
相偏移に応答して提供されるが、「00」ダイビットの発
生と「10」ダイビットの発生のときにはその位相調節を
抑制するようにして、不当に大きな位相調整をしないよ
うにしている。

図面の簡単な説明次に、添付図面を参照してこの発明の好ましい実施例を
説明する。

第１図は、四位相差動コヒーレント変調の説明に利用す
るベクトル図である。

第２図は、各指定されたディビット・コードのライン信
号スペクトルを例示する図である。

第３Ａ図及び第３Ｂ図は、ともに接続されてこの発明を
実施した復調装置を形成するブロック図である。

第４図は、受信機のディビット・クロックを回復する際
に発生した信号を表わす波形図である。

第５図は、第１０図のディビット・クロック回路に関係
する信号を表わす波形図である。

第６Ａ図と第６Ｂ図はともに接続されて、受信機ディビ
ット・クロックを回復するに際し、入信号の復調のとき
に発生した信号を表わす波形図である。

第７図は、第３Ｂ図の復調システムに使用する一般的修
正回路と抑制修正回路のブロック図である。

第８図は、第３Ｂ図の復調システムの生ディビット・ク
ロック回路として使用されるフェーズ・ロック・ループ
回路のブロック図である。

第９図は、復調装置に使用されるクロック・パルスの発
生に用いられる発振器のブロック図である。

第１０図は、第３Ｂ図の復調システムのディビット・ク
ロック回路として使用されるフェーズ・ロック・ループ
回路のブロック図である。

発明を実施するための最良の形態同期的、差動且つコヒーレントな四位相変調システムに
おいては、伝送されるべき直列データは任意に１対のバ
イナリ・ビット又はディビットにグループ化される。伝
送中、各対のビットは、搬送波信号が特定の区間中に４
つの精密な位相変化の１つを経験するように搬送波周波
数を変化される。第１図のベクトル図に見られるよう
に、搬送波信号はビット００を表わす＋４５度の位相変
化、ビット１０を表わす−４５度の位相変化、ビット０
１を表わす＋１３５度の位相変化、又はビット１１を表
わす−１３５度の位相変化を受けるだろう。伝送される
べきバイナリ・ビットは毎秒１２００対の速度で「対」
にグループ化されて、１秒の１／1200の変調区間を作生
する。第２図に表わされているように、それは伝送され
るディビット・コードの周波数スペクトルを例示してお
り、４つの可能性あるディビット・コードのそれぞれは
変調速度を表わす１２００ヘルツだけ異なる２つの周波
数を有する。公称搬送波中心周波数は１８００Hzとな
る。以下、十分に開示されるように、利用できる周波数
帯の端にある２つの外側のディビット００及び１０は周
波数帯の端にあるために、回路の性質から変調区間の検
出に不適切となる。

第３Ａ図と第３Ｂ図とをともに参照すると、そこにはこ
の発明を実施した復調器のブロック図が開示されてい
る。送信機（図示していない）は周知の方法によって、
電話機を介して、CCITT（勧告Ｖ．26，オルタネーテイ
ブＢ）に従って一群の変調された位相シフト搬送波信号
を出力し、その信号はライン２０（第３Ａ図）を介して
簡易平衡遅延回路２２及び振幅等化帯域フィルタ回路２
４に送信されて、帯域外雑音を抑制し、電話機を通して
送信した結果発生した遅延と振幅歪とを一定の値に平衡
等化する。次に、濾波された信号は自動利得制御器（AG
C）２６に送信されて、受信機の復調器がオペレータの
調節なしに、０乃至−３６dBMの範囲で、受信した信号
を最良に演算できるようにする。また、濾波された信号
はライン２８（第３Ａ図、第３Ｂ図）を介してライン信
号検出タイマ３０（第３Ｂ図）に送られる。該タイマ３
０は−３６dBmより大きい信号レベルを読取ったとき
に、ライン３２を介して受信端子（図示していない）に
遅延信号RLSDを発生し、初期ディビット・クロック修正
回路を構成するアンド・ゲート３６の一入力に開始信号
STRTを出力し、ライン３８を介して以下詳細に述べる総
合修正回路４０に信号LSDを出力する。

AGC回路２６（第３Ａ図）の出力に現われたアナログ信
号は、ディビット１１を表わす第４図の波形４２である
とすると、それはライン４６を介してディビット・クロ
ック再生回路及び復調回路に送信される。このディビッ
ト・クロック再生回路はディビット期間又は変調区間が
構成するものを確認する。復調器は入信号を復調する際
に、測定しなければならない位相変化の区間を知らなけ
ればならない。この変調区間は、その見掛けの搬送波
が、ディビット区間ごとに、位相変化速度が最高の点が
あるという事実を利用することによって得ることができ
る。例えば、それらの点の１つは第４図の波形４２の数
字４４で示すものである。それが発生した点を確認する
と、それを変調速度又はディビット期間の検出に使用す
ることができる。ディビット期間が確認されると、デー
タ復調動作を行うためのタイム・フレームがきめられ
る。

ライン４６を介してAGC回路２６から出力され、正規化
されたアナログ信号はD.C.修正クリッパ回路４８を通し
て固有的に位相変調の結果生じる信号の平均D.C.レベル
の変化を補償し、第４図に例示されているディジット信
号「クリップ後の波形」５０を出力させる。信号５０は
シフトレジスタから成る遅延回路５２（第３Ａ図）を通
して送信され、該シフトレジスタでディビット期間の1/
3に等しい期間遅延される。信号５４として第４図に表
わされ、ライン５６（第３Ａ図）に現われた遅延後の信
号は、排他的オア回路６０でライン５８に現われた信号
５０（第４図）と比較され、ライン６４に位相シフト検
出信号（PHSD）６２（第４図）を発生する。この信号
は、送信中の特定のディビットに従い、及びシフトのと
きの搬送波の位相に対応する程度にまで実際の位相をシ
フトしてディビット区間の境界が遅れたときのその一般
的表示を表わすものである。

信号PHSD６２は生ディビット・クロック回路６６（第３
Ｂ図）と呼ばれ、マルチプレクサ６８、ディバイダ６
９、フリップ・フロップ７０を含むフェーズ・ロック・
ループ回路（第８図）で構成することができる１２００
Hz発生器の同期に使用される。第８図のフェーズ・ロッ
ク・ループ回路は、基本的には、入力周波数３０７kHz
及び６１４kHzを２５６で分割して得られる公称周波数
１２００Hzを出力する発振器である。この方形波発振器
の位相は、ライン６７に現われるフリップ・フロップ７
０の生ディビット・クロック（RDCL）出力信号７２（第
４図）の負立下り端が受信したアナログ信号４２の位相
シフト４４（第４図）の発生の瞬間を表示するように修
正される。ディバイダ６９はバイナリ・カウンタであ
り、公知の方法であるカウンタ出力段から希望する周波
数を出力する。現在の例では、１２８段のディバイダ６
９で１２００Hzの信号を出力する。もし、RDCL信号７２
の立下り端がPHSD信号６２の「ロー」期間に対して現わ
れるのが早過ぎたり遅過ぎたりしたならば、ディバイダ
６９はこれを調節してこの欠陥を除去するよう動作す
る。RDCL信号７２を２５０マイクロ秒だけ任意に遅延さ
せると、入搬送波信号の復調に最も良いことがわかっ
た。この遅延はアンド・ゲート７１を介し、フリップ・
フロップ７０のクロック入力にディバイダ６９（第８
図）の１６段と６４段とをゲートして実現され、出力ラ
イン６７に１２００HzＲＤＣＬ信号７２を出力する。

生ディビット・クロック信号RDCL７２（第４図）は信号
PHSD６２（第４図）の出力の影響から多くのジッタが含
まれている。この状態を正すために、ディビット・クロ
ック発生器７６（第３Ｂ図）が使用されて１２００Hzの
実際の受信機ディビット・クロック信号を出力し、それ
がサプレス修正回路１２４（第３Ｂ図）から受信した修
正信号によって生ディビット・クロック信号７２（第４
図）の平均位相場所に徐々に調節される。このディビッ
ト・クロック発生器７６は第８図に開示されている生デ
ィビット・クロック回路６６と同じ構成のフェーズ・ロ
ック・ループ（第１０図）で構成される。この修正は、
ディビット・クロック発生器７６の受信機ディビット・
クロック出力を所定の期間中、RDCL信号７２（第４図）
の位相の方に調節することによって、実際の受信機ディ
ビット・クロックの負立下り端ごとに、以下に説明する
方法に従って行われる。この期間中、受信機ディビット
・クロック出力はRDCL信号７２の相対位相の如何によっ
て、公知の方法で進められ、又は遅らされる。１２００
Hz受信機ディビット・クロック信号は第６Ａ図で数字７
８の指示で表わされる。

ディビット・クロック発生器７６は、信号STRTが「ハ
イ」（Ｈ）である限りクロック修正回路３６（第３Ｂ
図）で出力される信号DBSによって初期的にセットされ
る。この信号STRTは、信号検出タイマ回路３０が搬送波
信号の開始を検出したときに立上る。信号LSDとRLSDと
が再びＨレベルとなったときに、信号STRTが「ロー」
（Ｌ）レベルとなり、以下説明するような方法でサプレ
ス修正回路１２４から出力された信号SYNCPS１６０（第
５図）は、搬送波信号が到着したときに相当長期間ディ
ビット・クロック発生器７６を通して受信機ディビット
・クロック信号７８（第６Ａ図）の修正を制御する。こ
のようにして受信機ディビット・クロックを迅速に発生
するために初期的に大きな修正を行うことを可能にす
る。その後、この期間は、受信機ディビット・クロック
のジッタの量を減少させるために徐々に短くされる。

入搬送波の復調は、前述したように、２つの連続するデ
ィビット間の位相シフトの検出を必要とする。それは、
この実施例では、各ディビットの検出の終りで更新さ
れ、それ故、最後のディビットにおいて搬送波のディジ
タル化を形成するようにした１８００Hz基準クロックの
維持によって達成される。第３Ａ図をみると、ライン４
６に現われた正規化されたアナログ信号４２（第４図）
はマルチプレクサ８８、インバータ回路８０、９０度位
相シフタ回路８２に入力され、ライン４６に現われた信
号４２に対する位相が９０度及び１８０度ずれた信号を
発生するように、入信号の９０度位相シフトを行う。９
０度シフトされた信号は第２のインバータ回路８４に送
信されて、そこから負の９０度位相シフト信号が出力さ
れ、その出力信号はインバータ回路８０の出力信号、原
信号４２、位相シフタ回路８２の出力信号と共に、互い
に９０度位相シフトされた２つの１８００Hz基準クロッ
クと比較される。互いに位相シフトされた１８００Hz基
準クロック信号は基準クロック発生器８６から出力さ
れ、ライン８９及び９１を介してマルチプレクサ８８に
送信される。

マルチプレクサ８８に入力された信号の比較は２つの従
来型積分回路９０，９２（第３Ａ図）によって行われ
る。積分回路に入力された信号の極性は、つまり、該回
路の出力信号の極性はディビット区間中に発生した可能
な４つの位相シフトのうちの１つに従って変化する。積
分回路９０，９２のそれぞれのアナログ出力信号９４，
９６は第６Ａ図に表わされており、ディビット・クロッ
ク信号７８の負立下り端で同期され、ライン９３及び９
５（第３Ａ図）を介して１対の比較・バッファ回路９
８，１００（第３Ｂ図）に出力される。そこでアナログ
信号をバイナリ・ロジック・レベルに変換してそれらの
信号をライン７７（第３Ａ図）から受信した１２００Hz
受信機ディビット・クロック信号７８を用いて記憶す
る。比較・バッファ回路９８，１００のライン９７，９
９に現われたディジタル化された出力信号PHDET１とPHD
ET２とは第６Ｂ図で数１０２及び１０４の指示で表わさ
れる。各ディビットのための各信号１０２及び１０４の
バイナリ状態は次の表に表わされる。

これらの信号は公知の方法により上記表のデータ・セッ
ト出力に従って信号１０２，１０４をデコードするデコ
ーダ・シリアライザ制御回路１０６（第３Ｂ図）に送信
される。次に、その直列にされたデータはこの制御回路
１０６からライン１０８を介して受信端子に出力され
る。この信号PHDET１及びPHDET２は、またその２つの入
信号間の振幅差を検出して次に述べるような方法でライ
ン１１８を介し基準クロック発生器８６（第３Ａ図）に
対して制御信号DELAY REFを出力する前進／遅延制御回
路１１０（第３Ｂ図）にも送信される。

第３Ａ図に表わされているように、１８００Hz基準クロ
ック発生器８６は２つの型の信号を供給される。その１
つは修正回路１１２から受信した９０度修正信号であ
り、もう一方は修正回路１１４から受信した４５度修正
信号である。修正回路１１２は、復調器が次のディビッ
トをデコードすることを可能にする回路106でデコード
されたディビットの位相に従って、１回、２回、３回又
は４回にわたって９０度クロックの位相を進める信号UP
DATEをライン１１６（第３Ａ図、第３Ｂ図）を介し、デ
コーダ・シリアライザ回路１０６から受信する。４５度
修正回路１１４はライン７７を介して受信する１２００
Hz受信機ディビット・クロック信号のほかに、ライン１
１８を介して前進／遅延制御回路１１０（第３Ｂ図）か
ら出力された信号DELAY REFと、４５度だけ遅延した１
８００Hz基準クロックの位相を同期する修正回路４０
（第３Ｂ図）からライン１２０を介して送信された信号
▲▼とを受信して、電話搬送波系における周波
数シフトの発生から生じた位相偏移を修正する。周波数
シフトに対する修正は振幅の比較の結果と受信したディ
ビットの値とに依存する信号DELAY REFの実効長さを制
御することによって行われる。

第７図はこの発明の回路の詳細を開示する。そこには、
総合修正回路４０（第３Ｂ図）と、ディビット「00」及
び「10」の受信中に受信機ディビット・クロック発生器
７６（第３Ｂ図、第１０図）になされた修正を抑制する
サプレス修正回路１２４（第３Ｂ図）とが含まれてい
る。この総合修正回路４０はディビット・クロック回路
７６からの１２００Hz受信機ディビット・クロック・パ
ルス７８（第６Ａ図）と数字１２８で全体的に示されて
いるクロック発生器（第９図）からの６１４kHzクロッ
クとを受信するフリップ・フロップ１２６が含まれる。
クロック発生器１２８はライン１３４に１．８４MHzク
ロック・パルス１３２（第５図）を出力する１．８４MH
z発振器（OSC）１３０と、ライン１４０に６１４kHzク
ロック・パルス１３８（第５図）を出力しライン１４２
に３０７kHzクロック・パルスを出力するディバイダ１
３６とで構成される。

ライン７７を介してディビット・クロック回路７６（第
３Ｂ図）から出力される１２００Hz受信機ディビット・
クロック信号７８（第６Ａ図）の負立下り端がフリップ
・フロップ１２６のＤ入力に現われたときに、フリップ
・フロップ１２６のＱ出力はライン１４４を介して４マ
イクロ秒R.C.遅延回路１４６に１２００Ａクロック信号
を出力する。遅延回路１４６はその信号をコレクタ開放
出力を持つ比較回路１４７の一方の入力に送信する。ラ
イン信号検出タイマ３０（第３Ｂ図）がライン２８に搬
送波信号を検出する前に、比較回路１４７のもう一方の
入力は４００ミリ秒R.C.遅延回路１４８から基準電圧を
受信し、その出力電圧は、ライン３８を介してタイマ３
０から送信される入力信号LSDがこのときは「ロー」
（Ｌ）であるから、負の値である。ライン１４０を介し
て送られた６１４kHzクロック信号によってフリップ・
フロップ１２６がクロックされると、ライン１４９及び
抵抗１５０を介して反転クロック信号▲▼を
比較器１４７の出力ライン１５１に出力する。比較器１
４７はコレクタ開放出力を持つため、比較器１４７の出
力は正電圧がその出力段に加えられていないときにはＬ
レベルである。ライン１４４を介して１２００Ａクロッ
ク信号をR.C.遅延回路１４６に供給すると、比較器１４
７の正入力にはＬレベル信号が現われ、該比較器の出力
をＬレベルにする。

搬送波信号が現われ、ライン３８に現われた信号LSDが
Ｈレベルとなって、R.C.遅延回路１４８の出力に現わ
れ、比較器１４７の負入力に供給された基準電圧レベル
が徐々に増加していくと、その電圧レベルは回路１４８
のコンデンサの充電電圧レベルに等しくなる。前述した
ように、この時点では、ライン１４９にはフリップ・フ
ロッップ１２６の出力からくる反転▲▼ク
ロック信号が現われている。比較器１４７の負入力に供
給されている基準電圧値は増加しているので、ライン１
４９に現われている▲▼信号はライン１５１
を介して信号SYNCとして更にバッファ152を通し、ライ
ン１４０に現われた６１４kHzクロック・パルスでクロ
ックされるフリップ・フロッップ１５３のＤ入力に送信
される。信号SYNCは搬送波信号が６１４kHzクロックの
２７サイクルで検出されたときに典型的な長さを持つ。
比較器１４７の負入力における基準電圧の電圧レベルが
上昇するため、信号SYNCの幅は徐徐に減少する。その結
果、フリップ・フロッップ１５３はライン１２０を介し
て徐々に減少する同期パルス▲▼１５６（第６
Ｂ図）を出力し、該信号１５６はアンド・ゲート１５８
の反転入力に送信される。幅が狭くなったパルス
を表わすゲート１５８の出力信号SYNCPS１６０（第６
Ｂ図）はライン１６１を介してフェーズ・ロック・ルー
プ回路（第１０図）に送信され、受信機ディビット・ク
ロック信号７８（第６Ａ図）の位相が生ディビット・ク
ロック信号RDCL７２（第４図）の位相の方に調節される
時間を制御する。

ディビット・クロック回路７６（第３Ｂ図）から成るフ
ェーズ・ロック・ループ回路（第１０図）は下記の方法
で生ディビット・クロック回路６６（第３Ｂ図）の１２
００Hzクロック出力信号を平滑するように動作する。第
１０図のフェーズ・ロック・ループ回路には第８図に開
示されているフェーズ・ロック・ループ回路と同じ方法
で作用するマルチプレクサ１６２とディバイダ１６４と
が含まれている。ディバイダ１６４はライン１３４，１
４０に現われたクロック信号からひき出された公称入力
クロック周波数１．２２８８MHzを１，０２４で分割し
て、ライン７７に１２００Hz受信機ディビット・クロッ
ク信号７８（第６Ａ図）を出力する。ディバイダ１６４
の出力ライン７７に現われた１２００Hz受信機ディビッ
ト・クロック信号の位相は２つの１２００Hzクロックの
位相の比較にもとづき、低い又は高い入力周波数を一時
的にマルチプレクサ１６２に供給することによって、ラ
イン６７の入生ディビット・クロック信号RDCLの位相に
近付くよう調節される。出力信号SYNCPS１６０（第５
図）がＨレベルのときは、パルスが挿入されて１２００
Hz受信機ディビット・クロックの位相が進められ、パル
スが削除されて同じく１２００Hz受信機ディビット・ク
ロックの位相が遅らせられる。パルスを進めるのは６１
４kHzクロック信号１３８（第５図）を停止することに
よって行われ、マルチプレクサ１６２（第１０図）がデ
ィバイダ164（第１０図）に対して１．８４MHzパルス１
６８（第５図）を出力できるようにする。クロック信号
の遅延はマルチプレクサ１６２が６１４kHzパルス１３
８を出力できるように１．８４MHzクロック入力を停止
することによって行われる。普通の動作でSYNCPSがＬレ
ベルのときには、マルチプレクサ１６２の出力は受信機
ディビット・クロック回路７６の公称入力周波数である
１．２２８８MHzである。第５図に表わされているよう
に、信号SYNCPSがＨレベルになったときに、ディバイダ
１６４（第１０図）は、ディビット・クロックの位相が
遅いときには、マルチプレクサ１６２（第１０図）から
出力される１．８４MHz制御信号（ADVANCE）168を受信
し、ディビット・クロックの位相が早いときには、第５
図の６１４kHz制御信号（DELAY）１７０を受信して、前
述の方法によって、ディバイダ１６４がライン１２０に
現われた受信機ディビット・クロック信号７８（第６Ａ
図）の位相を生ディビット・クロック信号（RDCL）７２
（第４図）でロックできるようにする。

上記修正回路は、あるディビット、すなわち、ディビッ
ト００及び１０を受信したときには、ずれた位相の受信
機ディビット・クロック信号を発生させるということが
わかった。この状態を修正するために、修正回路４０，
１２４（第３Ｂ図、第７図）から成る修正制御回路１７
２（第１０図）により、受信データの中にディビット
「００」及び「１０」が検出されている間中、受信機デ
ィビット回路７６に対してなされる上記の修正は中断さ
れる。第７図に表わされているように、ライン９７を介
してアンド・ゲート158に対して位相検出信号PHDET１０
２（第６Ｂ図）が入力される。更に、第６Ｂ図に表わさ
れているように、信号PHDET１１０２は、第３Ａ図及
び第３Ｂ図の復調回路によってディビット００及び１０
が検出されている期間中だけＬレベルである。アンド・
ゲート１５８（第７図）の非反転入力に、Ｌレベル信号
PHDET１が発生したときに、ゲート１５８はライン１６
１を介してディビット・クロック回路７６に接続される
Ｈレベル信号SYNCPS１６０（第６Ｂ図）の出力を無能化
して、第７図及び第１０図の修正回路１７２によってデ
ィビット・クロック回路７６に行われる修正を抑制し、
１２００Hz受信機ディビット・クロック信号７８（第６
Ａ図）の現位相が水晶制御１．８４MHzクロック１３２
（第５図）の正確さを維持することができるようにす
る。

この発明のシステムの多くの変更及び改良は当業者にと
って明らかなことであり、それらはすべてこの発明の範
囲及び原理に含まれるものである。

Claims

【特許請求の範囲】

【請求項１】データ区間中搬送波信号を位相シフトして
複数のデータ・ビット対の１つを表わすようにした位相
変調信号によりデータ伝送を行なう差動符号化位相変調
データ伝送システムの受信機において、受信した搬送波信号（４２）の各データ区間の開始を検
出する手段（６０）と、前記データ区間の検出に応答して第１のクロック・パル
ス（RDCL）を発生する手段（６６）と、前記第１のクロック・パルスの発生に応答して雑音のな
い第２のクロック・パルス（７７）を発生する手段（７
６）と、前記第２のクロック・パルスの受信に応答して、前記受
信した所定のデータ・ビット対を表わす第１の制御信号
（PHDET１）を発生するべく前記搬送波信号をデコード
する手段（８０〜１１０）と、前記第１のクロック・パルスに応答して、安定期に向か
ってパルス幅が狭くなるように変化する同期パルス（SY
NC）を発生する総合修正器（４０、１５３）と、前記第１の制御信号（PHDET１）及び前記同期パルス（S
YNC）の発生に応答し、前記第１のクロック・パルス（R
DCL）の位相に対応して前記第２のクロック・パルスの
位相を調節する手段（７６）であって、前記第１の制御
信号（PHDET１）が特定データ・ビット対時には、前記
第２クロック・パルスを調節する手段（７６）を無能化
する手段とを含む前記受信した差動符号化位相変調デー
タ・ビット対をデコードする復調装置。