JPH0693576B2

JPH0693576B2 - バイパスコンデンサ構造並びにこれを用いた電界効果トランジスタ回路およびトランジスタ回路

Info

Publication number: JPH0693576B2
Application number: JP63296848A
Authority: JP
Inventors: 眞一春山
Original assignee: 株式会社横尾製作所
Priority date: 1988-11-24
Filing date: 1988-11-24
Publication date: 1994-11-16
Anticipated expiration: 2009-11-16
Also published as: JPH02142208A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、マイクロ波等の高周波信号に対して、直流的
に絶縁するとともに、実質的に極めて低いインピーダン
スで高周波的に短絡するようにしたバイパスコンデンサ
構造並びにこれを用いた電界効果トランジスタ回路およ
びトランジスタ回路に関するものである。

（従来の技術）第５図は、電界効果トランジスタを用いた従来の増幅回
路の一例の回路図である。近年、低雑音ガリウム砒素電
界効果トランジスタが安価に入手できるようになり、マ
イクロ波等の高周波信号を受信する装置のRFアンプへの
使用が一般化しつつある。第５図において、図示しない
ホーンアンテナで受信された受信信号が第１のストリッ
プライン１を介して初段の電界効果トランジスタFET₁の
ゲートに与えられ、そのドレインに現れる信号が、第２
のストリップライン２を介して次段の電界効果トランジ
スタFET₂のゲートに与えられる。さらに、次段の電界効
果トランジスタFET₂のドレインに現れる信号が、第３の
ストリップラインを介して終段の電界効果トランジスタ
FET₃のゲートに与えられ、そのドレインに現われ信号が
増幅出力として第４のストリップライン４に導出され
る。また、第１と次段および終段の電界効果トランジス
タFET₁〜FET₃のドレインは、高周波阻止用のチョークコ
イル5,5,5をそれぞれに介して正の電源＋V_CCに接続さ
れ、ソースはすべて接地され、ゲートはチョークコイル
6,6,6をそれぞれに介して負の電源−V_EEに接続される。

かかる回路構成にあっては、正の電源＋V_CCと負の電源
−V_EEの２つの極性の異なる電源を必要とし、電源回路
の構成が複雑となる。そこで、正の電源＋V_CCのみで動
作し得る自己バイアス方式の増幅回路が提案されてい
る。第６図に、この電界効果トランジスタを用いた従来
の自己バイアス方式の増幅回路の一例の回路図を示す。
第６図において、第５図と同一回路部材には同一符号を
付けて重複する説明を省略する。

第６図において、第５図と相違するところは、初段と次
段および終段の電界効果トランジスタFET₁〜FET₃のソー
スが、バイパスコンデンサ７を介して接地されるととも
に、高周波阻止用のチョークコイル８とバイアス抵抗９
とを直列に介して接地されることにある。

かかる回路構成にあっては、電界効果トランジスタFET₁
〜FET₃のソースは、バイパスコンデンサ７によって高周
波的に接地されるが、ドレイン電流によりバイアス抵抗
９に生ずる電圧降下によって直流的にある正の電位とな
る。そして、電界効果トランジスタFET₁〜FET₃のゲート
が、直流的に接地されているので、ゲートはソースより
低い電位となる。したがって、正の電源＋V_CCのみによ
って負のバイアス電圧が与えられる。

（発明が解決しようとする課題）ところで、第６図に示すごとく、バイパスコンデンサ７
として集中定数型の素子を用いると、マイクロ波等の高
周波信号が充分に低いインピーダンスで接地されず、増
幅利得が第５図の回路に比較して、例えば4dB程度低下
するという不具合がある。これは、バイパスコンデンサ
７自体のインダクタンス成分または接続のための配線が
有するインダクタンス成分が起因するものと考えられ
る。

本発明は、上記した従来のバイパスコンデンサ構造の不
具合を解消して、実質的に極めて低いインピーダンスで
高周波的に短絡できるバイパスコンデンサ構造を提供す
ることを目的とし、さらにこのバイアスコンデンサ構造
を用いることで高周波特性を改善した電界効果トランジ
スタ回路およびトランジスタ回路を提供することを目的
とする。

（課題を解決するための手段）上記目的を達成するために、本発明のバイパスコンデン
サ構造は、プリント配線基板上に配置される高周波用能
動素子の一端を、前記プリント配線基板の裏面を覆う金
属膜を接続するとともに、このプリント配線基板を薄い
絶縁膜を介在させて金属筐体に配設し、前記高周波用能
動素子の一端を前記金属筐体に対して直流的に絶縁する
とともに高周波的に短絡するように構成されている。

また、本発明の電界効果トランジスタ回路は、プリント
配線基板上に配置された電界効果トランジスタのソース
を、前記プリント配線基板の裏面を覆う金属膜に接続す
るとともに、このプリント配線基板を薄い絶縁膜を介在
させて金属筐体に配設し、前記電界効果トランジスタの
ソースまたは前記金属膜のいずれか一方をバイアス抵抗
を介して前記金属筐体に接続し、前記電界効果トランジ
スタのゲートを直流的に前記金属筐体に短絡して、自己
バイアス方式で回路構成されている。

そして、本発明のトランジスタ回路は、プリント配線基
板上に配置されたトランジスタのエミッタを、前記プリ
ント配線基板の裏面を覆う金属膜に接続するとともに、
このプリント配線基板を薄い絶縁膜を介在させて金属筐
体に配設し、前記トランジスタのエミッタまたは前記金
属膜のいずれか一方をエミッタ抵抗を介して前記金属筐
体に接続して構成されている。

（作用）上記のように構成されたバイパスコンデンサ構造は、プ
リント基板の裏面を覆う金属膜と金属筐体との間に容量
の大きなコンデンサが形成される。しかも、高周波用能
動素子の一端を適宜に短い配線で金属膜と接続すること
で、接続のための配線によるインダクタンス成分が極め
て小さい。よって、マイクロ波等の高周波信号に対して
極めて低いインピーダンスであり、高周波用能動素子の
一端が金属筐体に対して高周波的に確実に短絡される。

また、電界効果トランジスタ回路は、電界効果トランジ
スタが自己バイアスされ、しかもソースは金属筐体に対
して高周波的に極めて低いインピーダンスで短絡され
る。

そして、トランジスタ回路は、エミッタ抵抗の電流帰還
作用により温度補償がなされ、しかもエミッタは金属筐
体に対して高周波的に極めて低いインピーダンスで短絡
される。

（実施例）以下、本発明の一実施例を第１図および第２図を参照し
て説明する。第１図は、本発明のバイパスコンデンサ構
造を用いた電界効果トランジスタ増幅回路の一実施例の
回路図であり、第２図は、第１図に用いたバイパスコン
デンサ構造の一部切り欠き斜視図である。第１図および
第２図において、第６図と同一回路部材には同一符号を
付けて重複する説明を省略する。

第１図および第２図において、プリント配線基板20上に
配置された電界効果トランジスタFET₁〜FET₃のソース
は、それぞれに例えばスルーホール21等によってプリン
ト配線基板20の裏面全体を覆う金属膜22に接続される。
そして、このプリント配線基板20が、薄いマイカまたは
プラスチックフィルム等の絶縁膜23を介在させて金属筐
体24上に配設される。また、電界効果トランジスタFET₁
〜FET₃のソースに、プリント配線基板20上にパターンで
形成されたチョークコイル８とチップ部品としてのバイ
アス抵抗９の直列接続体の一端が接続され、この直列接
続体の他端がリード線25によって金属筐体24に接続され
る。そして、電界効果トランジスタFET₁〜FET₃のゲート
に、プリント配線基板20上にパターンで形成されたチョ
ークコイル６の一端が接続され、このチョークコイル６
の他端がリード線26によって金属筐体24に接続される。

かかる回路構成において、バイアス抵抗９に流れるドレ
イン電流によって、電界効果トランジスタFET₁〜FET₃は
自己バイアスされ、１つの正の電源＋V_CCで動作させる
ことができる。しかも、プリント配線基板20の裏面全体
を覆う金属膜22と金属筐体24によって、大容量のコンデ
ンサで形成されるとともに、このコンデンサを電界効果
トランジスタFET₁〜FET₃に接続する配線がスルーホール
21等により極めて短くでき、インダクタンス成分が極め
て小さい。したがって、マイクロ波等の高周波信号に対
して極めて低いインピーダンスとなり、電界効果トラン
ジスタFET₁〜FET₃のソースは、高周波的に金属筐体24に
短絡される。この結果、自己バイアス方式で１つの正の
電源＋V_CCを用いたものでありながら、従来のごとく増
幅利得を低下させることがない。また、増幅信号を歪ま
せることもない。

第３図は、本発明のバイパスコンデンサ構造を用いたト
ランジスタ増幅回路の一実施例を示す回路図であり、第
４図は、第３図に用いたバイパスコンデンサ構造の縦断
面図である。

第３図および第４図において、プリント配線基板30上に
配置されたトランジスタTr₁〜Tr₃のエミッタは、それぞ
れにスルーホール等を介してプリント配線基板30の裏面
全体を覆う金属膜31に接続される。そして、このプリン
ト配線基板30が薄い絶縁膜32を介在させて金属筐体33上
に配設される。また、金属膜31が、チョークコイル34と
エミッタ抵抗35を直列に介して金属筐体33に接続され
る。

かかる回路構成において、エミッタ抵抗35の電流帰還作
用によってトランジスタTr₁〜Tr₃のコレクタ電流の温度
補償がなされる。しかも、トランジスタTr₁〜Tr₃のエミ
ッタは、金属膜32と金属筐体33との間の大容量のコンデ
ンサで高周波的に金属筐体33に短絡され、利得を低下さ
せることがない。

なお、上記実施例では、増幅回路に本発明のバイパスコ
ンデンサ構造を用いたものを説明したが、発振回路等を
形成する高周波能動素子の一端を高周波的に短絡するた
めに用いても良いことは勿論である。また、バイアス抵
抗９およびエミッタ抵抗35は、金属膜22,31と金属筐体2
4,33との間、またはプリント配線基板20,30上に配置さ
れる高周波能動素子のソースおよびエミッタと金属筐体
24,33との間、のいずれか一方に介装されていれば良
い。

（発明の効果）本発明のバイパスコンデンサ構造並びにこれを用いた電
界効果トランジスタ回路およびトランジスタ回路は、以
上説明したように構成されているので、以下に記載され
るような効果を奏する。

本発明のバイパスコンデンサ構造では、大容量で、しか
も接続のための配線のインダクタンス成分が極めて小さ
いコンデンサが形成できるので、マイクロ波等の高周波
信号に対して極めて低いインピーダンスであり、高周波
能動素子の一端を金属筐体に対して高周波的に確実に短
絡し得る。

また、電界効果トランジスタ回路にあっては、ソースと
金属筐体との間に、上記バイパスコンデンサ構造とバイ
アス抵抗が並列に介装され、自己バイアス方式により１
つの正の電源で回路を動作させることができ、しかも増
幅利得を低下させることがないとともに増幅信号を歪ま
せることがない。

そして、トランジスタ回路にあっても、エミッタ抵抗の
電流帰還作用によりトランジスタの温度補償ができ、し
かも増幅利得を低下させることがなく、増幅信号を歪ま
せることもない。

【図面の簡単な説明】

第１図は、本発明のバイパスコンデンサ構造を用いた電
界効果トランジスタ増幅回路の一実施例の回路図であ
り、第２図は、第１図に用いたバイパスコンデンサ構造
の一部切り欠き斜視図であり、第３図は、本発明のバイ
パスコンデンサ構造を用いたトランジスタ増幅回路の一
実施例を示す回路図であり、第４図は、第３図に用いた
バイパスコンデンサ構造の縦断面図であり、第５図は、
電界効果トランジスタを用いた従来の増幅回路の一例の
回路図であり、第６図は、電界効果トランジスタを用い
た従来の自己バイアス方式の増幅回路の一例の回路図で
ある。 9:バイアス抵抗、 20,30:プリント基板配線、22,31:金属膜、 23,32:絶縁体、24,33:金属筐体、 35:エミッタ抵抗、 FET₁〜FET₃：電界効果トランジスタ、 Tr₁〜Tr₃：トランジスタ。

Claims

【特許請求の範囲】

【請求項１】プリント配線基板上に配置される高周波用
能動素子の一端を、前記プリント配線基板の裏面を覆う
金属膜に接続するとともに、このプリント配線基板を薄
い絶縁膜を介在させて金属筐体に配設し、前記高周波用
能動素子の一端を前記金属筐体に対して直流的に絶縁す
るとともに高周波的に短絡するように構成したことを特
徴とするバイパスコンデンサ構造。
【請求項２】プリント配線基板上に配置された電界効果
トランジスタのソースを、前記プリント配線基板の裏面
を覆う金属膜に接続するとともに、このプリント配線基
板を薄い絶縁膜を介在させて金属筐体に配設し、前記電
界効果トランジスタのソースまたは前記金属膜のいずれ
か一方をバイアス抵抗を介して前記金属筐体に接続し、
前記電界効果トランジスタのゲートを直流的に前記金属
筐体に短絡して、自己バイアス方式で回路構成したこと
を特徴とする電界効果トランジスタ回路。
【請求項３】プリント配線基板上に配置されたトランジ
スタのエミッタを、前記プリント配線基板の裏面を覆う
金属膜に接続するとともに、このプリント配線基板を薄
い絶縁膜を介在させて金属筐体に配設し、前記トランジ
スタのエミッタまたは前記金属膜のいずれか一方をエミ
ッタ抵抗を介して前記金属筐体に接続して構成したこと
を特徴とするトランジスタ回路。