JPH0691267B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0691267B2 JPH0691267B2 JP59116854A JP11685484A JPH0691267B2 JP H0691267 B2 JPH0691267 B2 JP H0691267B2 JP 59116854 A JP59116854 A JP 59116854A JP 11685484 A JP11685484 A JP 11685484A JP H0691267 B2 JPH0691267 B2 JP H0691267B2
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- polysilicon
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/866—Zener diodes
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- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、半導体装置の製造方法に係り、特に、低いツ
ェナ電圧値のツェナダイオードを備えた半導体装置の製
造方法に関する。
ェナ電圧値のツェナダイオードを備えた半導体装置の製
造方法に関する。
（ロ）従来技術 通常、バイポーラ型の半導体装置に形成されるツェナダ
イオードは、プレーナ型トランジスタのエミッタおよび
ベースを利用して製造されている。
イオードは、プレーナ型トランジスタのエミッタおよび
ベースを利用して製造されている。
そして例えば、前記ツェナダイオードは、ベース領域よ
りもエミッタ領域が小さく形成される構成上、Ｐ−Ｎ接
合面の端部が基板界面に露出してしまう。即ち、この部
分でもってツェナ電圧特性が定められる。
りもエミッタ領域が小さく形成される構成上、Ｐ−Ｎ接
合面の端部が基板界面に露出してしまう。即ち、この部
分でもってツェナ電圧特性が定められる。
しかして、前記Ｐ−Ｎ接合面の端部が外部からの汚染等
の影響を受けやすいので、パシベーション膜を形成して
いる。このパシベーション膜には、ガラスパシベーショ
ンおよび窒化膜パシベーションの二種類がある。
の影響を受けやすいので、パシベーション膜を形成して
いる。このパシベーション膜には、ガラスパシベーショ
ンおよび窒化膜パシベーションの二種類がある。
しかしながら、前記各パシベーション膜を形成しても外
部からの汚染等の影響を完全に防止することができない
事。またパシベーションを形成する事により、前記ツェ
ナダイオードのツェナ電圧がドリフトするという問題を
生じる。従って、製品としての信頼性の低下を招くこと
となる。
部からの汚染等の影響を完全に防止することができない
事。またパシベーションを形成する事により、前記ツェ
ナダイオードのツェナ電圧がドリフトするという問題を
生じる。従って、製品としての信頼性の低下を招くこと
となる。
さらに、従来のツェナダイオードのツェナ電圧値の設定
は、エミッタ層の拡散深さに依存されている。
は、エミッタ層の拡散深さに依存されている。
即ち、前記エミッタ層の拡散深さは、ベース領域の所定
位置の高濃度不純物の拡散時間および拡散温度を適宜に
可変することにより行われている。
位置の高濃度不純物の拡散時間および拡散温度を適宜に
可変することにより行われている。
しかしながら、上述のような方法では、拡散深さが浅く
なるように制御するのが困難である。
なるように制御するのが困難である。
そのため、低いツェナ電圧値のツェナダイオードを形成
するのは技術的に困難である。
するのは技術的に困難である。
また、低いツェナ電圧値のツェナダイオードを形成する
ために上記方法で浅い拡散層を形成したとしても、上記
拡散層表面に電極を形成する場合、拡散層が浅いために
アロイスパイクが生じると該アロイスパイクが上記拡散
層を突き抜けショートを招く危険性が極めて高くなる。
ために上記方法で浅い拡散層を形成したとしても、上記
拡散層表面に電極を形成する場合、拡散層が浅いために
アロイスパイクが生じると該アロイスパイクが上記拡散
層を突き抜けショートを招く危険性が極めて高くなる。
更にまた、前記エミッタ層の拡散深さをコントロールす
る場合、拡散炉の拡散温度および拡散時間等をそれぞれ
可変してやる必要があり、非常にわずらわしいという問
題もある。
る場合、拡散炉の拡散温度および拡散時間等をそれぞれ
可変してやる必要があり、非常にわずらわしいという問
題もある。
（ハ）目的 本発明は、ツェナ電圧のドリフトをなくして、製品とし
て信頼性の向上を図り得るツェナダイオードを備えた半
導体装置の製造方法を提供することを目的としている。
て信頼性の向上を図り得るツェナダイオードを備えた半
導体装置の製造方法を提供することを目的としている。
さらに、所望、特に低いツェナ電圧値を容易に得ること
のできるツェナダイオードを備えた半導体装置の製造方
法をも提供することを目的としている。
のできるツェナダイオードを備えた半導体装置の製造方
法をも提供することを目的としている。
（ニ）構成 本発明に係る半導体装置の製造方法は、ツェナ電圧値の
異なる複数のツェナダイオードの製造方法において、各
ツェナダイオードを、所定箇所に埋め込み拡散層が形成
された基板上に埋め込み拡散層と逆極性のエピタキシャ
ル層を成長させる工程と、埋め込み拡散層と同一極性で
あってツェナダイオードを絶縁分離する分離拡散層と、
これの中央部にダイオード領域を形成する第１の高濃度
不純物層とを埋め込み拡散層に達するまで同時に拡散す
る工程と、第１の高濃度不純物層の表面に、これと逆極
性の不純物を含みかつ得ようとするツェナ電圧値に対応
した膜厚のポリシリコンを所定のパターンで形成する工
程と、各ツェナダイオードを同一温度一定時間で熱処理
してポリシリコンから不純物を拡散させて第１の高濃度
不純物層よりも大きい面積で、かつ、所望の拡散深さで
ある第２の高濃度不純物層を形成する工程と、ポリシリ
コンの表面と、第１の高濃度不純物層の表面に電極を形
成する工程、から成る方法により形成することを特徴と
する。
異なる複数のツェナダイオードの製造方法において、各
ツェナダイオードを、所定箇所に埋め込み拡散層が形成
された基板上に埋め込み拡散層と逆極性のエピタキシャ
ル層を成長させる工程と、埋め込み拡散層と同一極性で
あってツェナダイオードを絶縁分離する分離拡散層と、
これの中央部にダイオード領域を形成する第１の高濃度
不純物層とを埋め込み拡散層に達するまで同時に拡散す
る工程と、第１の高濃度不純物層の表面に、これと逆極
性の不純物を含みかつ得ようとするツェナ電圧値に対応
した膜厚のポリシリコンを所定のパターンで形成する工
程と、各ツェナダイオードを同一温度一定時間で熱処理
してポリシリコンから不純物を拡散させて第１の高濃度
不純物層よりも大きい面積で、かつ、所望の拡散深さで
ある第２の高濃度不純物層を形成する工程と、ポリシリ
コンの表面と、第１の高濃度不純物層の表面に電極を形
成する工程、から成る方法により形成することを特徴と
する。
（ホ）実施例 第１図は本発明に係る製造方法で形成された半導体装置
の一実施例を略示した断面図である。
の一実施例を略示した断面図である。
１はＰ型のシリコン基板からなる半導体基板、２はP+型
の埋め込み拡散層、３はＮ型のエピタキシャル層、4aは
P+型の分離拡散層であり、リング状に拡散され前記埋め
込み拡散層２と接続している。4bはP+型の第１の高濃度
不純物層であり、前記埋め込み拡散層２に達するまで拡
散されている。
の埋め込み拡散層、３はＮ型のエピタキシャル層、4aは
P+型の分離拡散層であり、リング状に拡散され前記埋め
込み拡散層２と接続している。4bはP+型の第１の高濃度
不純物層であり、前記埋め込み拡散層２に達するまで拡
散されている。
５はN+型の不純物を含むポリシリコンであり、この膜厚
を可変することにより第２の高濃度不純物層６の拡散深
さを設定することができる。
を可変することにより第２の高濃度不純物層６の拡散深
さを設定することができる。
前記第２の高濃度不純物層６は、前記ポリシリコンから
拡散されることにより、前記第１の高濃度不純物層4bよ
りも大きい面積に形成される。即ちＰ−Ｎ接合面が基板
界面に露出しない構造にされている。
拡散されることにより、前記第１の高濃度不純物層4bよ
りも大きい面積に形成される。即ちＰ−Ｎ接合面が基板
界面に露出しない構造にされている。
７は前記分離拡散層4aとポリシリコン５とを除くエピタ
キシャル層３の上部に形成されたシリコン酸化膜７であ
る。
キシャル層３の上部に形成されたシリコン酸化膜７であ
る。
８は前記ポリシリコン５を熱処理した後、形成されたシ
リコン酸化膜である。
リコン酸化膜である。
9a、9bはアルミニウム等からなる電極であり、前記分離
拡散層4aとポリシリコン５との表面に蒸着形成されてい
る。
拡散層4aとポリシリコン５との表面に蒸着形成されてい
る。
10は例えば窒化膜からなるパシベーション膜である。
次に、本発明に係る半導体装置の製造方法を第２図に従
って以下説明する。
って以下説明する。
第２図は半導体装置の製造方法の一実施例を略示した説
明図である。
明図である。
（ａ）Ｐ型の半導体基板１の表面にシリコン酸化膜11を
形成して、埋め込み拡散層２を形成する部分の前記シリ
コン酸化膜11をエッチングする。前記シリコン酸化膜11
をマスクとしてP+型不純物を熱拡散して埋め込み拡散層
２を拡散する。
形成して、埋め込み拡散層２を形成する部分の前記シリ
コン酸化膜11をエッチングする。前記シリコン酸化膜11
をマスクとしてP+型不純物を熱拡散して埋め込み拡散層
２を拡散する。
（ｂ）前記シリコン酸化膜11を除去して、基板１の表面
にＮ型のエピタキシャル層３を成長させる。
にＮ型のエピタキシャル層３を成長させる。
（ｃ）前記エピタキシャル層３の表面に再度シリコン酸
化膜12を形成して、分離拡散層4a、第１の高濃度不純物
層4bを形成する部分の前記シリコン酸化膜12をエッチン
グした後、この表面にP+型不純物拡散源13を付着させ
る。
化膜12を形成して、分離拡散層4a、第１の高濃度不純物
層4bを形成する部分の前記シリコン酸化膜12をエッチン
グした後、この表面にP+型不純物拡散源13を付着させ
る。
（ｄ）前記P+型不純物拡散源13を熱処理することによ
り、分離拡散層4aおよび第１の高濃度不純物層4bと前記
埋め込み拡散層２とを接続させる。
り、分離拡散層4aおよび第１の高濃度不純物層4bと前記
埋め込み拡散層２とを接続させる。
（ｅ）前記シリコン酸化膜12とP+型不純物拡散源13とを
除去して、再度シリコン酸化膜７を形成する。次に、ポ
リシリコン５を形成する部分のシリコン酸化膜７をエッ
チングして、N+型不純物を含むポリシリコン５を所望の
膜厚で形成しパターニングする。
除去して、再度シリコン酸化膜７を形成する。次に、ポ
リシリコン５を形成する部分のシリコン酸化膜７をエッ
チングして、N+型不純物を含むポリシリコン５を所望の
膜厚で形成しパターニングする。
（ｆ）所定の拡散温度、拡散時間でもって熱処理するこ
とにより、前記ポリシリコン５から前記第１の高濃度不
純物層4bよりも大きい面積の第２の高濃度不純物層６を
拡散させる。このとき前記ポリシリコン５の表面にはシ
リコン酸化膜８が形成される。
とにより、前記ポリシリコン５から前記第１の高濃度不
純物層4bよりも大きい面積の第２の高濃度不純物層６を
拡散させる。このとき前記ポリシリコン５の表面にはシ
リコン酸化膜８が形成される。
（ｇ）前記ポリシリコン５の表面のシリコン酸化膜８
と、前記分離拡散層4aの表面のシリコン酸化膜７とをエ
ッチングすることにより、各コンタクトホールを形成す
る。
と、前記分離拡散層4aの表面のシリコン酸化膜７とをエ
ッチングすることにより、各コンタクトホールを形成す
る。
（ｈ）半導体基板の表面にアルミニウム等を蒸着しパタ
ーニングして各電極9a、9bを形成する。次に窒化膜等の
パシベーション膜10を形成する。
ーニングして各電極9a、9bを形成する。次に窒化膜等の
パシベーション膜10を形成する。
尚、上述した実施例で電極9aは、分離拡散層4aの表面に
形成されているが、本発明はこれに限定されず、例えば
基板１の裏面に形成するも好ましい。
形成されているが、本発明はこれに限定されず、例えば
基板１の裏面に形成するも好ましい。
また、上述した実施例の半導体装置によるツェナ電圧値
の特性を第３図に示す。
の特性を第３図に示す。
（ヘ）効果 本発明は、第１の高濃度不純物層の表面にこれよりも大
きい面積の第２の高濃度不純物層を形成しているので、
Ｐ−Ｎ接合面が基板界面に露出しない。
きい面積の第２の高濃度不純物層を形成しているので、
Ｐ−Ｎ接合面が基板界面に露出しない。
従って、外部からの汚染等の影響を受けないので、ツェ
ナダイオードのツェナ電圧のドリフトを防止することが
できる結果、製品としての信頼性を向上することができ
る。
ナダイオードのツェナ電圧のドリフトを防止することが
できる結果、製品としての信頼性を向上することができ
る。
本発明では、第２の高濃度不純物層と同一の導電型の不
純物を含むポリシリコンにより第２の高濃度不純物層を
形成するので第２の高濃度不純物層の拡散深さを浅くす
ることができるので、低いツェナ電圧値であっても容易
に得ることができる。
純物を含むポリシリコンにより第２の高濃度不純物層を
形成するので第２の高濃度不純物層の拡散深さを浅くす
ることができるので、低いツェナ電圧値であっても容易
に得ることができる。
本発明では、上記ポリシリコンの膜厚を可変することに
よりツェナ電圧値を調整できるので、従来の方法に比し
極めて容易に所望のツェナ電圧値を得ることができる。
よりツェナ電圧値を調整できるので、従来の方法に比し
極めて容易に所望のツェナ電圧値を得ることができる。
本発明では、それぞれ異なる膜厚のポリシリコンを形成
した基板の拡散を行う場合であっても、一定温度に設定
されている拡散炉を用いることができる。即ち、数種類
の異なるツェナ電圧値のツェナダイオードを形成する場
合であっても、拡散炉の拡散温度を可変する必要がない
ので、製造作業の能率を向上することができる。
した基板の拡散を行う場合であっても、一定温度に設定
されている拡散炉を用いることができる。即ち、数種類
の異なるツェナ電圧値のツェナダイオードを形成する場
合であっても、拡散炉の拡散温度を可変する必要がない
ので、製造作業の能率を向上することができる。
本発明では、低いツェナ電圧値を得るべく第２の高濃度
不純物層の拡散深さを浅く形成しても、その後該第２の
高濃度不純物層表面に電極を形成した場合、ポリシリコ
ン層がアロイスパイクを都合よく緩衝するので、従来の
ようなアロイスパイクによるショートを防ぐことができ
る。
不純物層の拡散深さを浅く形成しても、その後該第２の
高濃度不純物層表面に電極を形成した場合、ポリシリコ
ン層がアロイスパイクを都合よく緩衝するので、従来の
ようなアロイスパイクによるショートを防ぐことができ
る。
第１図は本発明に係る製造方法で形成された半導体装置
の一実施例を略示した断面図、第２図は半導体装置の製
造方法の一実施例を略示した説明図、第３図は本発明の
製造方法で形成されたツェナダイオードを備えた半導体
装置のツェナ電圧値の特性図である。 １……半導体基板、２……埋め込み拡散層、３……エピ
タキシャル層、4a……分離拡散層、4b……第１の高濃度
不純物層、５……ポリシリコン、６……第２の高濃度不
純物層。
の一実施例を略示した断面図、第２図は半導体装置の製
造方法の一実施例を略示した説明図、第３図は本発明の
製造方法で形成されたツェナダイオードを備えた半導体
装置のツェナ電圧値の特性図である。 １……半導体基板、２……埋め込み拡散層、３……エピ
タキシャル層、4a……分離拡散層、4b……第１の高濃度
不純物層、５……ポリシリコン、６……第２の高濃度不
純物層。
Claims (1)
- 【請求項１】ツェナ電圧値の異なる複数のツェナダイオ
ードの製造方法において、 各ツェナダイオードを、 所定箇所に埋め込み拡散層が形成された基板上に前記埋
め込み拡散層と逆極性のエピタキシャル層を成長させる
工程と、 前記埋め込み拡散層と同一極性であってツェナダイオー
ドを絶縁分離する分離拡散層と、これの中央部にダイオ
ード領域を形成する第１の高濃度不純物層とを前記埋め
込み拡散層に達するまで同時に拡散する工程と、 前記第１の高濃度不純物層の表面に、これと逆極性の不
純物を含みかつ得ようとするツェナ電圧値に対応した膜
厚のポリシリコンを所定のパターンで形成する工程と、 各ツェナダイオードを同一温度一定時間で熱処理して前
記ポリシリコンから不純物を拡散させて前記第１の高濃
度不純物層よりも大きい面積で、かつ、所望の拡散深さ
である第２の高濃度不純物層を形成する工程と、 前記ポリシリコンの表面と、前記第１の高濃度不純物層
の表面に電極を形成する工程、 から成る方法により形成することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59116854A JPH0691267B2 (ja) | 1984-06-06 | 1984-06-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59116854A JPH0691267B2 (ja) | 1984-06-06 | 1984-06-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60260162A JPS60260162A (ja) | 1985-12-23 |
| JPH0691267B2 true JPH0691267B2 (ja) | 1994-11-14 |
Family
ID=14697266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59116854A Expired - Lifetime JPH0691267B2 (ja) | 1984-06-06 | 1984-06-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691267B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0314399A3 (en) * | 1987-10-30 | 1989-08-30 | Precision Monolithics Inc. | Buried zener diode and method of forming the same |
| US5241213A (en) * | 1991-07-30 | 1993-08-31 | Harris Corporation | Buried zener diode having auxiliary zener junction access path |
| US9202935B2 (en) * | 2013-10-01 | 2015-12-01 | Vishay General Semiconductor Llc | Zener diode haviing a polysilicon layer for improved reverse surge capability and decreased leakage current |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5826671B2 (ja) * | 1975-10-02 | 1983-06-04 | 日本電気株式会社 | テイデンアツダイオ−ドノセイゾウホウホウ |
| JPS55134983A (en) * | 1979-04-09 | 1980-10-21 | Ibm | Surface breakdown zener diode |
| JPS5737884A (en) * | 1980-08-19 | 1982-03-02 | Nec Corp | Semiconductor device |
| JPS57207380A (en) * | 1981-06-16 | 1982-12-20 | Rohm Co Ltd | Zener diode |
-
1984
- 1984-06-06 JP JP59116854A patent/JPH0691267B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60260162A (ja) | 1985-12-23 |
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