JPH0690736B2 - Mosfet乗算演算器 - Google Patents
Mosfet乗算演算器Info
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- JPH0690736B2 JPH0690736B2 JP4292340A JP29234092A JPH0690736B2 JP H0690736 B2 JPH0690736 B2 JP H0690736B2 JP 4292340 A JP4292340 A JP 4292340A JP 29234092 A JP29234092 A JP 29234092A JP H0690736 B2 JPH0690736 B2 JP H0690736B2
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- multiplication calculator
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
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- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division
- G06G7/163—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division using a variable impedance controlled by one of the input signals, variable amplification or transfer function
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
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- G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
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- G06N3/065—Analogue means
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Description
【0001】
【産業上の利用分野】本発明はMOSFET乗算演算器
に関するもので、特に、対称形電圧および電流ミラーに
よってオフセット電圧を相殺させMOSFETの非線形
電流が除去されるようになしたMOSFET乗算演算器
に関するものである。
に関するもので、特に、対称形電圧および電流ミラーに
よってオフセット電圧を相殺させMOSFETの非線形
電流が除去されるようになしたMOSFET乗算演算器
に関するものである。
【0002】
【従来の技術】最近、VLSI技術が発達するに従って
ディジタルシステムだけでなくアナログシステムも集積
化することが必要となった。これはディジタル技術がこ
れ以上コンピュータのように局限された分野にだけ使用
されるのではなく、遠隔地間の通信方式とか使用者接続
部の人間化、あるいは神経網の具現という新たな分野等
に総合的適用が要求されるためである。
ディジタルシステムだけでなくアナログシステムも集積
化することが必要となった。これはディジタル技術がこ
れ以上コンピュータのように局限された分野にだけ使用
されるのではなく、遠隔地間の通信方式とか使用者接続
部の人間化、あるいは神経網の具現という新たな分野等
に総合的適用が要求されるためである。
【0003】
【発明が解決しようとする課題】このような背景から古
典的な意味の演算という側面と実際の外部との接続ある
いは模擬具現という側面から実在のVLSI技術の使用
のディジタル回路あるいはシステムの限界が現われてい
る。これは、既存のVLSI技術ですべての信号処理過
程の基本になる乗算機能の具現において、所要チップ面
積の著しい増加と同期式動作による速度の制限という問
題点が生じるためである。一方、現在までのアナログ集
積回路方式は制限された精密度と設計の難易度のために
一般的にVLSI化が難しいという問題点がある。
典的な意味の演算という側面と実際の外部との接続ある
いは模擬具現という側面から実在のVLSI技術の使用
のディジタル回路あるいはシステムの限界が現われてい
る。これは、既存のVLSI技術ですべての信号処理過
程の基本になる乗算機能の具現において、所要チップ面
積の著しい増加と同期式動作による速度の制限という問
題点が生じるためである。一方、現在までのアナログ集
積回路方式は制限された精密度と設計の難易度のために
一般的にVLSI化が難しいという問題点がある。
【0004】したがって、本発明はディジタルシステム
具現に有利な既存のVLSI技術と新たなアナログ集積
回路として高精密度の乗算演算機能を共に提供し、新た
に要求される総合的適用分野に存在する従来の問題点を
解決することができるMOSFET乗算演算器を提供す
ることにその目的がある。
具現に有利な既存のVLSI技術と新たなアナログ集積
回路として高精密度の乗算演算機能を共に提供し、新た
に要求される総合的適用分野に存在する従来の問題点を
解決することができるMOSFET乗算演算器を提供す
ることにその目的がある。
【0005】本発明の他の目的は、神経網具現に効果的
なアナログ−ディジタル混合(Hybrid)形の人工
神経環(Synapse)を提供して次世代コンピュー
タの具現が可能となるようにすることにある。
なアナログ−ディジタル混合(Hybrid)形の人工
神経環(Synapse)を提供して次世代コンピュー
タの具現が可能となるようにすることにある。
【0006】
【課題を解決するための手段】本発明のMOSFET乗
算演算器は、対称形入力電圧および電流ミラーによって
MOSFETのオフセット電圧を相殺させて全体電流が
線形的に変化するようにするMOSFET線形手段と、
MOSFET線形手段と接地間に接続されるインピーダ
ンス素子とを備える。
算演算器は、対称形入力電圧および電流ミラーによって
MOSFETのオフセット電圧を相殺させて全体電流が
線形的に変化するようにするMOSFET線形手段と、
MOSFET線形手段と接地間に接続されるインピーダ
ンス素子とを備える。
【0007】
【実施例】以下、添付の図面を参照して本発明を詳細に
説明することにする。
説明することにする。
【0008】図1(a)はMOSFETのシンボルを、
図1(b)はMOSFETの非飽和領域での等価モデル
を各々示すが、非飽和領域でのドレイン電流特性は次の
式で示される。
図1(b)はMOSFETの非飽和領域での等価モデル
を各々示すが、非飽和領域でのドレイン電流特性は次の
式で示される。
【0009】 I=(COX・W・μ)・(−Vds 2 )/(2・L) …(1) となり、 1/R=(COX・W・μ)・(Vgs−Vt )/L …(2) となる。
【0010】ここで、μは多数キャリアの移動度、COX
は単位面積当りのゲートキャパシタンス、Lはチャンネ
ルの長さ、Wはチャンネルの幅(Lに垂直方向)、Vds
はドレインおよびソース端子間の電圧、Vgsはゲートお
よびソース端子間の電圧、V t は限界電圧である。
は単位面積当りのゲートキャパシタンス、Lはチャンネ
ルの長さ、Wはチャンネルの幅(Lに垂直方向)、Vds
はドレインおよびソース端子間の電圧、Vgsはゲートお
よびソース端子間の電圧、V t は限界電圧である。
【0011】図2は本発明のMOSFETの線形手段の
基本構造図で、電圧VX の演算入力用の供給電圧源は第
1の抵抗性素子10、MOSFET M1および第2の
抵抗性素子20を経由して電圧−VX の演算入力用の供
給電圧源に接続される。また、電圧VX の供給電圧源は
第1の定電流源30、ノードAおよび第2の定電流源4
0を経由して電圧−VX の供給電源に接続され、MOS
FET M1のゲート端子に演算入力用電圧Vg が供給
されるように構成されるがその動作説明は次のとおりで
ある。
基本構造図で、電圧VX の演算入力用の供給電圧源は第
1の抵抗性素子10、MOSFET M1および第2の
抵抗性素子20を経由して電圧−VX の演算入力用の供
給電圧源に接続される。また、電圧VX の供給電圧源は
第1の定電流源30、ノードAおよび第2の定電流源4
0を経由して電圧−VX の供給電源に接続され、MOS
FET M1のゲート端子に演算入力用電圧Vg が供給
されるように構成されるがその動作説明は次のとおりで
ある。
【0012】抵抗性MOSFET M1に流れる電流I
1は、 I1=(COX・W・μ)/L{(Vgs−Vt )・Vds 2 −Vds/2} =a・{(Vg +VX −Vt )・2VX −4VX 2 /2} =a・(Vg −Vt )・2VX =a・Vg ・Vgs−β …(3) になる。
1は、 I1=(COX・W・μ)/L{(Vgs−Vt )・Vds 2 −Vds/2} =a・{(Vg +VX −Vt )・2VX −4VX 2 /2} =a・(Vg −Vt )・2VX =a・Vg ・Vgs−β …(3) になる。
【0013】ただし、a=(COX・W・μ)/L Vd =VX Vs =−VX Vds=2VX であり、βはオフセット項である。
【0014】それで、式(3)よりオフセット除去用の
電流源とI1のような大きさの電流源(電流−ミラー等
の利用)を利用してβ項を相殺させると式(1)での2
次項が除去され、最終電流IはVg とVdsの積に比例す
るので乗算演算器に利用することができる。
電流源とI1のような大きさの電流源(電流−ミラー等
の利用)を利用してβ項を相殺させると式(1)での2
次項が除去され、最終電流IはVg とVdsの積に比例す
るので乗算演算器に利用することができる。
【0015】図3は本発明によるMOSFET乗算演算
器の回路図で、電圧VX の供給電圧源は、ゲートおよび
ドレイン端子が互いに接続されたMOSFET M4
と、ゲート電圧Vg が印加されるMOSFET M1
と、ドレインおよびゲート端子が互いに接続されたMO
SFET M5とを経由して電圧−VX の供給電圧源に
接続される。また電圧VX の供給電圧源はオフセット制
御用電流源として動作し、ゲート端子に基準電圧Vr が
印加されるMOSFET M3と、ノードAと、ゲート
端子がMOSFET M5のゲート端子に接続される電
流ミラー用MOSFET M2とを経由して、電圧−V
X の供給電圧源に接続され、MOSFET線形手段1を
形成する。そして、ノードAと接地間にインピーダンス
素子Zが接続され、ノードAが出力VO になるように構
成されるが、この動作説明は次のとおりである。
器の回路図で、電圧VX の供給電圧源は、ゲートおよび
ドレイン端子が互いに接続されたMOSFET M4
と、ゲート電圧Vg が印加されるMOSFET M1
と、ドレインおよびゲート端子が互いに接続されたMO
SFET M5とを経由して電圧−VX の供給電圧源に
接続される。また電圧VX の供給電圧源はオフセット制
御用電流源として動作し、ゲート端子に基準電圧Vr が
印加されるMOSFET M3と、ノードAと、ゲート
端子がMOSFET M5のゲート端子に接続される電
流ミラー用MOSFET M2とを経由して、電圧−V
X の供給電圧源に接続され、MOSFET線形手段1を
形成する。そして、ノードAと接地間にインピーダンス
素子Zが接続され、ノードAが出力VO になるように構
成されるが、この動作説明は次のとおりである。
【0016】MOSFET M1に流れる電流を、電流
ミラー用MOSFET M2による電流I1と、オフセ
ット制御用電流源として動作されるMOSFET M3
に流れる電流I2とによって電流Iが線形的に流れるよ
うになるので、インピーダンス素子Zによる出力電圧V
O が出力されるが、出力電圧VO はVX およびVg の積
に比例する値で出力される。このような乗算演算機能は
MOSFETの非飽和領域での1次線形関係だけを浮か
ばせた新たな回路である。
ミラー用MOSFET M2による電流I1と、オフセ
ット制御用電流源として動作されるMOSFET M3
に流れる電流I2とによって電流Iが線形的に流れるよ
うになるので、インピーダンス素子Zによる出力電圧V
O が出力されるが、出力電圧VO はVX およびVg の積
に比例する値で出力される。このような乗算演算機能は
MOSFETの非飽和領域での1次線形関係だけを浮か
ばせた新たな回路である。
【0017】図4は本発明の第1の実施例であり、図3
のMOSFET線形手段1のノードAおよびインピーダ
ンス素子Z間に神経状態を入力することができるように
MOSFET M8を接続して、MOSFET神経環回
路として動作できるが、VXを固定させVg が神経網の
Synapse Weightの役割を行なうように
し、MOSFET M8のゲート端子に神経状態(Ne
utral State)をパルス形態で印加して帰還
キャパシタで神経状態を蓄積させる神経網環の基本構造
を実現させるための回路である。したがって、少ない数
のトランジスタで神経環を構成することができ、動作ま
た完全な非同期式の高速動作が可能なハイブリッド神経
環回路を具現することができる。
のMOSFET線形手段1のノードAおよびインピーダ
ンス素子Z間に神経状態を入力することができるように
MOSFET M8を接続して、MOSFET神経環回
路として動作できるが、VXを固定させVg が神経網の
Synapse Weightの役割を行なうように
し、MOSFET M8のゲート端子に神経状態(Ne
utral State)をパルス形態で印加して帰還
キャパシタで神経状態を蓄積させる神経網環の基本構造
を実現させるための回路である。したがって、少ない数
のトランジスタで神経環を構成することができ、動作ま
た完全な非同期式の高速動作が可能なハイブリッド神経
環回路を具現することができる。
【0018】図5は本発明の第2の実施例で、図3の電
圧VX および−VX の対称入力端子の各々にMOSFE
T M6およびMOSFET M7を各々従属接続し、
MOSFET M6およびMOSFET M7の各ゲー
ト端子を互いに接続させ神経状態の信号が入力できるよ
うにして、入力電圧がない場合はMOSFET M1お
よびMOSFET M2で消費される消費電流が除去さ
れ、高集積化時に電力消費を極少化させるための神経環
の他の具現回路である。
圧VX および−VX の対称入力端子の各々にMOSFE
T M6およびMOSFET M7を各々従属接続し、
MOSFET M6およびMOSFET M7の各ゲー
ト端子を互いに接続させ神経状態の信号が入力できるよ
うにして、入力電圧がない場合はMOSFET M1お
よびMOSFET M2で消費される消費電流が除去さ
れ、高集積化時に電力消費を極少化させるための神経環
の他の具現回路である。
【0019】
【発明の効果】上述のように本発明によると高い精密度
の乗算演算機能を遂行することができるだけでなく、神
経網の具現に効果的なアナログ−ディジタル混合型の人
工神経環を提供して次世代コンピュータの具現が可能と
なる。
の乗算演算機能を遂行することができるだけでなく、神
経網の具現に効果的なアナログ−ディジタル混合型の人
工神経環を提供して次世代コンピュータの具現が可能と
なる。
【図1】(a)はMOSFETのシンボル図、(b)は
MOSFETの非飽和領域での等価モデル図である。
MOSFETの非飽和領域での等価モデル図である。
【図2】本発明の基本構成図である。
【図3】本発明によるMOSFET乗算演算器の回路図
である。
である。
【図4】本発明の第1の実施例の図である。
【図5】本発明の第2の実施例の図である。
10 第1の抵抗性素子 20 第2の抵抗素子 30 第1の定電流源 40 第2の定電流源
Claims (6)
- 【請求項1】 対称形入力電圧および電流ミラーによっ
てMOSFETオフセット電圧を相殺させ全体の電流が
線形的に変化するようにさせるMOSFET線形手段
と、 前記MOSFET線形手段と接地間に接続されるインピ
ーダンス素子と、を備えたMOSFET乗算演算器。 - 【請求項2】 前記MOSFET線形手段は電圧VX の
第1の供給電圧源より並列接続される第1の抵抗性素子
および第1の定電流源と、 前記第1の抵抗性素子から接続され自体のゲート端子に
ゲート電圧Vg が印加される第1のMOSFETと、 前記第1のMOSFETと電圧−VX の第2の供給電圧
源との間に接続される第2の抵抗性素子と、 前記第1の定電流源と前記第2の供給電圧源との間に接
続される第2の定電流源と、を備えた請求項1記載のM
OSFET乗算演算器。 - 【請求項3】 前記MOSFET線形手段とインピーダ
ンス素子との間に接続されるが自体のゲート端子に神経
状態が入力され神経網環として動作できるようにする第
2のMOSFETを備えた請求項1記載のMOSFET
乗算演算器。 - 【請求項4】 前記MOSFET線形手段の対称形入力
端子から各々従属接続され、それらの各ゲート端子が互
いに接続されたまま神経状態を入力して神経環として作
動できるようにする第3のMOSFETおよび第4のM
OSFETを備えた請求項1記載のMOSFET乗算演
算器。 - 【請求項5】 前記第1の抵抗性素子および第2の抵抗
性素子として、自体のゲートおよびドレイン端子が互い
に接続された第5のMOSFETおよび第6のMOSF
ETを備えた請求項2記載のMOSFET乗算演算器。 - 【請求項6】 前記第1の定電流源および第2の定電流
源として、第7のMOSFETおよび第8のMOSFE
Tを備えた請求項2記載のMOSFET乗算演算器。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019910019375A KR940004430B1 (ko) | 1991-11-01 | 1991-11-01 | Mosfet 저항성 제어형 곱셈연산기 |
KR19375 | 1991-11-01 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05225365A JPH05225365A (ja) | 1993-09-03 |
JPH0690736B2 true JPH0690736B2 (ja) | 1994-11-14 |
Family
ID=19322149
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4292340A Expired - Fee Related JPH0690736B2 (ja) | 1991-11-01 | 1992-10-30 | Mosfet乗算演算器 |
Country Status (18)
Country | Link |
---|---|
US (1) | US5237289A (ja) |
JP (1) | JPH0690736B2 (ja) |
KR (1) | KR940004430B1 (ja) |
AT (1) | AT398010B (ja) |
BE (1) | BE1005270A5 (ja) |
CH (1) | CH684665A5 (ja) |
DE (1) | DE4222846C2 (ja) |
DK (1) | DK81992A (ja) |
ES (1) | ES2040659B1 (ja) |
FR (1) | FR2683353B1 (ja) |
GB (1) | GB2261093B (ja) |
GR (1) | GR1002150B (ja) |
IT (1) | IT1255431B (ja) |
LU (1) | LU88148A1 (ja) |
MC (1) | MC2322A1 (ja) |
NL (1) | NL9201248A (ja) |
PT (1) | PT100693A (ja) |
SE (1) | SE9201883L (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0548354A (ja) * | 1991-08-19 | 1993-02-26 | Matsushita Electric Ind Co Ltd | 利得制御回路および半導体装置 |
DE69524220T2 (de) * | 1995-09-27 | 2002-07-11 | Stmicroelectronics S.R.L., Agrate Brianza | Vierquadrantenmultiplizierer mit niedrigem Verbrauch und niedriger Spannung, insbesondere für neuronale Anwendungen |
US5720004A (en) * | 1995-09-29 | 1998-02-17 | United Microelectronics Corporation | Current-mode hamming neural network |
US5917368A (en) * | 1996-05-08 | 1999-06-29 | Telefonatiebolaget Lm Ericsson | Voltage-to-current converter |
KR100219036B1 (ko) * | 1996-09-30 | 1999-09-01 | 이계철 | 저전압형 모스펫 콘트롤링 곱셈기 |
KR100219037B1 (ko) * | 1996-10-01 | 1999-09-01 | 이계철 | 선형화된 저항성을 이용한 모스펫 아날로그 곱셈기 |
JP3545142B2 (ja) * | 1996-11-25 | 2004-07-21 | 三菱電機株式会社 | 差動増幅器 |
FR2769388B1 (fr) * | 1997-10-07 | 2001-08-03 | Korea Telecomm Authority | Multiplieur et synapse de reseau neuronal utilisant un miroir de courant comportant des transistors a effet de champ mos de faible puissance |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US4156923A (en) * | 1977-10-17 | 1979-05-29 | Westinghouse Electric Corp. | Method and apparatus for performing matrix multiplication or analog signal correlation |
US4760349A (en) * | 1986-08-19 | 1988-07-26 | Regents Of The University Of Minnesota | CMOS analog standard cell arrays using linear transconductance elements |
US4837527A (en) * | 1987-12-23 | 1989-06-06 | Rca Licensing Corporation | Switched capacitor arrangement |
US4825174A (en) * | 1988-06-20 | 1989-04-25 | American Telephone And Telegraph Company, At&T Bell Laboratories | Symmetric integrated amplifier with controlled DC offset voltage |
US4931674A (en) * | 1988-11-16 | 1990-06-05 | United States Of America As Represented By The Secretary Of The Navy | Programmable analog voltage multiplier circuit means |
US4906873A (en) * | 1989-01-12 | 1990-03-06 | The United States Of America As Represented By The Secretary Of The Navy | CMOS analog four-quadrant multiplier |
JPH02287670A (ja) * | 1989-04-27 | 1990-11-27 | Mitsubishi Electric Corp | 半導体神経回路網 |
JPH02311972A (ja) * | 1989-05-29 | 1990-12-27 | Matsushita Electric Ind Co Ltd | ニューロン素子回路 |
DE69021997T2 (de) * | 1989-06-15 | 1996-03-28 | Gen Electric | Neuronales netz mit differentialen kapzitiv gekoppelten eingangs- und ausgangslinien. |
US4978873A (en) * | 1989-10-11 | 1990-12-18 | The United States Of America As Represented By The Secretary Of The Navy | CMOS analog four-quadrant multiplier |
US5061866A (en) * | 1990-08-06 | 1991-10-29 | The Ohio State University Research Foundation | Analog, continuous time vector scalar multiplier circuits and programmable feedback neural network using them |
US5097156A (en) * | 1991-04-11 | 1992-03-17 | The United States Of America As Represented By The Secretary Of The Navy | Circuitry for compensating for transistor parameter mismatches in a CMOS analog four-quadrant multiplier |
-
1991
- 1991-11-01 KR KR1019910019375A patent/KR940004430B1/ko not_active IP Right Cessation
-
1992
- 1992-06-12 MC MC922230A patent/MC2322A1/xx unknown
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- 1992-06-18 US US07/900,330 patent/US5237289A/en not_active Expired - Lifetime
- 1992-06-22 DK DK081992A patent/DK81992A/da not_active Application Discontinuation
- 1992-06-24 GB GB9213382A patent/GB2261093B/en not_active Expired - Fee Related
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- 1992-07-09 FR FR9208504A patent/FR2683353B1/fr not_active Expired - Fee Related
- 1992-07-10 NL NL9201248A patent/NL9201248A/nl active Search and Examination
- 1992-07-11 DE DE4222846A patent/DE4222846C2/de not_active Expired - Fee Related
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- 1992-07-15 PT PT100693A patent/PT100693A/pt not_active Application Discontinuation
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