JPH0690532A - Exciting current control device of dynamo for vehicle - Google Patents
Exciting current control device of dynamo for vehicleInfo
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- JPH0690532A JPH0690532A JP23972592A JP23972592A JPH0690532A JP H0690532 A JPH0690532 A JP H0690532A JP 23972592 A JP23972592 A JP 23972592A JP 23972592 A JP23972592 A JP 23972592A JP H0690532 A JPH0690532 A JP H0690532A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は車両用発電機の励磁電流
制御装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an exciting current controller for a vehicle generator.
【0002】[0002]
【従来の技術】従来の車両用発電機では、トルクが細い
エンジン低回転時に大きな電気負荷を投入した場合に発
電機の発電量が急増してエンジン負荷が過大となり、エ
ンジンストールが発生するという問題があり、この対策
のために特開昭63−206126号公報は、エンジン
低回転時に発電電流の増加率を一定の目標レベル以下に
制限することを開示している。2. Description of the Related Art In a conventional vehicular generator, when a large electric load is applied at low engine speed with a small torque, the amount of power generated by the generator suddenly increases, the engine load becomes excessive, and engine stall occurs. However, as a countermeasure against this, Japanese Patent Laid-Open No. 63-206126 discloses that the increase rate of the generated current is limited to a certain target level or less when the engine is running at low speed.
【0003】[0003]
【発明が解決しようとする課題】しかしながら上記した
公報の技術では、エンジン低回転域における発電電流の
増加率を一定の目標レベル以下とするため、安全率を見
込んでこの目標レベルを比較的小さく設定する場合には
エンジンストール発生は充分抑制できるものの、バッテ
リからの持ち出し電流が大きくなり、バッテリ電圧が低
下するという不具合が生じる。一方、目標レベルを比較
的大きく設定する場合にはバッテリへの負担を軽減でき
るものの、エンジンストールが発生しやすくなる。However, in the technique disclosed in the above publication, the rate of increase in the generated current in the engine low speed region is set to a certain target level or less, and therefore the target level is set relatively small in consideration of the safety factor. In such a case, the occurrence of engine stall can be sufficiently suppressed, but the carry-out current from the battery increases and the battery voltage drops. On the other hand, when the target level is set to be relatively large, the load on the battery can be reduced, but engine stall is likely to occur.
【0004】また他の問題として、エンジン温度が高い
場合には与えられた目標レベルでエンジンストールが生
じない場合でも、エンジン温度が低い場合にはエンジン
ストールが生じる場合があり、この低エンジン温度に対
する安全率を見込んで目標レベルを低く設定すると、上
記と同様にバッテリからの持ち出し電流が大きくなり、
バッテリ電圧が低下するという不具合が生じる。Another problem is that even if the engine stall does not occur at a given target level when the engine temperature is high, the engine stall occurs when the engine temperature is low. If the target level is set low considering the safety factor, the carry-out current from the battery will increase as described above.
A problem occurs that the battery voltage drops.
【0005】本発明は上記問題点に鑑みなされたもので
あり、バッテリの電圧低下をできるだけ回避しつつエン
ジンストールを良好に抑止可能な車両用発電機の励磁電
流制御装置を提供することを、その目的としている。The present invention has been made in view of the above problems, and it is an object of the present invention to provide an exciting current control device for a vehicle generator capable of suppressing engine stall satisfactorily while avoiding battery voltage drop as much as possible. Has an aim.
【0006】[0006]
【課題を解決するための手段】第1発明の車両用発電機
の励磁電流制御装置は、バッテリ電位を所定値と比較す
る比較手段と、エンジン回転数を検出するエンジン回転
数検出手段と、エンジン低回転域において発電電流の増
加率を目標レベル以下に規制する発電電流増加率規制手
段と、前記比較手段から出力される比較結果及び前記発
電電流増加率規制手段から出力される信号に基づいて車
両用発電機の励磁電流を断続制御するスイッチング手段
とを備える車両用発電機の励磁電流制御装置において、
前記発電電流増加率規制手段は、エンジン低回転域にお
いて前記目標レベルをエンジン回転数に正の相関をもつ
関数値とするものであることを特徴としている。According to a first aspect of the present invention, there is provided an exciting current control device for a vehicle generator, a comparing means comparing a battery potential with a predetermined value, an engine speed detecting means for detecting an engine speed, and an engine. A vehicle based on a generated current increase rate restricting means for restricting an increased rate of generated current in a low rotation range to a target level or less, a comparison result output from the comparing means, and a signal output from the generated current increase rate restricting means. In the exciting current control device for a vehicle generator, which comprises a switching means for intermittently controlling the exciting current of the generator for vehicle,
The power generation current increase rate regulating means is characterized in that the target level is a function value having a positive correlation with the engine speed in the low engine speed region.
【0007】第2発明の車両用発電機の励磁電流制御装
置は、バッテリ電位を所定値と比較する比較手段と、エ
ンジン回転数を検出するエンジン回転数検出手段と、エ
ンジン低回転域において発電電流の増加率を目標レベル
以下に規制する発電電流増加率規制手段と、前記比較手
段から出力される比較結果及び前記発電電流増加率規制
手段から出力される信号に基づいて車両用発電機の励磁
電流を断続制御するスイッチング手段とを備える車両用
発電機の励磁電流制御装置において、エンジン温度を検
出するエンジン温度検出手段を備えるとともに、前記発
電電流増加率規制手段は、エンジン低回転域において前
記目標レベルをエンジン温度に正の相関をもつ関数値と
するものであることを特徴としている。According to another aspect of the present invention, there is provided an exciting current control device for a vehicle generator, comprising: comparing means for comparing a battery potential with a predetermined value; engine speed detecting means for detecting an engine speed; and a generated current in a low engine speed region. Of the generator current for controlling the increase rate of the generator current to the target level or less, and the excitation current of the vehicle generator based on the comparison result output from the comparing means and the signal output from the generator current increase rate restricting means. In an exciting current control device for a vehicle generator comprising: switching means for intermittently controlling the engine temperature, an engine temperature detecting means for detecting an engine temperature is provided, and the generated current increase rate regulating means is the target level in an engine low speed region. Is a function value having a positive correlation with the engine temperature.
【0008】[0008]
【作用及び発明の効果】第1、第2発明において、比較
手段はバッテリ電位を所定値と比較した比較結果を出力
し、発電電流増加率規制手段はエンジン低回転域におい
て発電電流の増加率を目標レベル以下に規制する信号を
出力する。これら比較結果及び信号に基づいてスイッチ
ング手段が励磁電流を断続制御して発電電流を制御す
る。In the first and second aspects of the present invention, the comparison means outputs a comparison result of comparing the battery potential with a predetermined value, and the generation current increase rate regulating means displays the increase rate of the generation current in the engine low speed region. Outputs a signal to regulate below the target level. Based on these comparison results and signals, the switching means intermittently controls the exciting current to control the generated current.
【0009】特に、第1発明の発電電流増加率規制手段
はエンジン低回転域において前記目標レベルをエンジン
回転数に正の相関をもつ関数値とし、また第2発明の発
電電流増加率規制手段はエンジン低回転域において前記
目標レベルをエンジン温度に正の相関をもつ関数値とす
る。エンジンのトルクはエンジン低回転域において、エ
ンジン回転数及びエンジン温度の両方に対して正の相関
をもつので、目標レベルをエンジン回転数又はエンジン
温度に対して正の相関をもつ関数値とすれば、エンジン
低回転域の低回転側において目標レベルを低く設定して
エンジンストール発生を防止した場合でも、発生トルク
が増大するエンジン低回転域の高回転側において目標レ
ベルは高く設定でき、発電電流を増大してバッテリの負
担を軽減することができる。In particular, the power generation current increase rate regulating means of the first aspect of the invention makes the target level a function value having a positive correlation with the engine speed in the low engine speed region, and the power generation current increase rate regulating means of the second aspect of the invention is. The target level is a function value having a positive correlation with the engine temperature in the low engine speed region. Since the engine torque has a positive correlation with both the engine speed and the engine temperature in the low engine speed range, if the target level is a function value having a positive correlation with the engine speed or the engine temperature. Even if the target level is set low on the low speed side of the engine low speed range to prevent engine stall occurrence, the target level can be set high on the high speed side of the engine low speed range where the generated torque increases, and the generated current is increased. This can increase the load on the battery and reduce the burden on the battery.
【0010】[0010]
【実施例】本発明の車両用発電機の励磁電流制御装置の
一実施例を図1を参照して以下説明する。発電機2は車
両用のエンジン(図示せず)駆動の三相全波整流器22
内蔵の三相交流発電機であって、その低位出力端は接地
され、高位出力端はバッテリ3の+端子に接続され、ま
た電気負荷スイッチ6の導通により電気負荷5に給電可
能となっている。発電機2には励磁電流制御装置1が付
設されており、励磁電流制御装置1はバッテリ3の端子
電圧を検出する入力端と、発電機2の励磁巻線20の一
端に接続される出力端とを備え、励磁巻線20の他端は
発電機2の高位出力端に接続されている。また励磁電流
制御装置1はスイッチ4を通じてバッテリ3から給電さ
れる電源回路19を内蔵しており、電源回路19は不図
示の電源ラインを通じて各部に所定の電源電圧を給電し
ている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of an exciting current control device for a vehicle generator according to the present invention will be described below with reference to FIG. The generator 2 is a three-phase full-wave rectifier 22 driven by a vehicle engine (not shown).
It is a built-in three-phase AC generator, the low-order output end of which is grounded, the high-order output end thereof is connected to the + terminal of the battery 3, and the electric load switch 6 can be conducted to supply power to the electric load 5. . An excitation current control device 1 is attached to the generator 2, and the excitation current control device 1 has an input end for detecting the terminal voltage of the battery 3 and an output end connected to one end of the excitation winding 20 of the generator 2. And the other end of the excitation winding 20 is connected to the high-level output end of the generator 2. Further, the exciting current control device 1 has a built-in power supply circuit 19 which is supplied with power from the battery 3 through the switch 4, and the power supply circuit 19 supplies predetermined power supply voltage to each part through a power supply line (not shown).
【0011】励磁電流制御装置1の構成を以下に説明す
る。励磁電流制御装置1の入力端と接地ラインとの間に
互いに直列に接続された分圧抵抗R1、R2の接続節点
に現れる分圧Vsは比較器(本発明でいう比較手段)1
0により基準電圧Vrと比較され、比較器10の出力は
AND回路12に入力される。AND回路12は比較器
10の出力と後述のパルス発生回路15の出力との論理
積出力をエミッタ接地のパワートランジスタ(本発明で
いうスイッチング手段)11のベースに供給し、パワー
トランジスタ17のコレクタは励磁電流制御装置1の出
力端を通じて励磁巻線20に給電される励磁電流を断続
する。ここで、上記パルス発生回路15からAND回路
12への出力がハイレベル(1)である場合には、通常
の如くパワートランジスタ17は比較器10により開閉
制御され、分圧Vsが基準電圧Vrに等しくなるように
パワートランジスタ17のデューティ比(以下単にデュ
ーティともいう)が決定される。The structure of the exciting current controller 1 will be described below. The voltage division Vs appearing at the connection node of the voltage dividing resistors R1 and R2 connected in series between the input end of the exciting current control device 1 and the ground line is the comparator (comparing means in the present invention) 1
0 is compared with the reference voltage Vr, and the output of the comparator 10 is input to the AND circuit 12. The AND circuit 12 supplies the logical product output of the output of the comparator 10 and the output of the pulse generation circuit 15 described later to the base of the power transistor (switching means in the present invention) 11 whose emitter is grounded, and the collector of the power transistor 17 is The exciting current supplied to the exciting winding 20 through the output terminal of the exciting current controller 1 is interrupted. Here, when the output from the pulse generation circuit 15 to the AND circuit 12 is at high level (1), the power transistor 17 is controlled to be opened / closed by the comparator 10 as usual, and the divided voltage Vs becomes the reference voltage Vr. The duty ratio (hereinafter, also simply referred to as duty) of the power transistors 17 is determined so as to be equal.
【0012】また、励磁電流制御装置1は、デューティ
記憶加算回路11、パルス発生回路15、エンジン回転
数検出回路(本発明でいうエンジン回転数検出手段)1
6、基準クロック回路18を内蔵しており、デューティ
記憶加算回路11及びパルス発生回路15は本発明でい
う発電電流増加率規制手段を構成している。エンジン回
転数検出回路16は、発電機2の三相電機子コイルの所
定相のコイルから入力される単相交流電圧をパルス電圧
に変換するシュミットトリガ回路(図示せず)と、この
パルス電圧を分周する分周回路(図示せず)を内蔵して
おり、この分周パルス電圧(エンジン回転数信号)Sb
としてデューティ記憶加算回路11に出力する。Further, the exciting current control device 1 includes a duty storing and adding circuit 11, a pulse generating circuit 15, an engine speed detecting circuit (engine speed detecting means in the present invention) 1.
6, the reference clock circuit 18 is built in, and the duty storing / adding circuit 11 and the pulse generating circuit 15 constitute the power generation current increase rate regulating means in the present invention. The engine speed detection circuit 16 is a Schmitt trigger circuit (not shown) that converts a single-phase AC voltage input from a coil of a predetermined phase of the three-phase armature coil of the generator 2 into a pulse voltage, and this pulse voltage. A frequency dividing circuit (not shown) for frequency division is built in, and this frequency dividing pulse voltage (engine speed signal) Sb
Is output to the duty memory addition circuit 11.
【0013】基準クロック回路18はデューティ記憶加
算回路11、パルス幅発生回路15に所定周期のクロッ
ク信号を入力する回路である。デュ−ティ記憶加算回路
11は、AND回路12の出力を検出することによりパ
ワートランジスタ17のデューティを入力して記憶し、
記憶するデューティを分周パルス電圧(エンジン回転数
信号)Sbのエッジタイミングでラッチするとともに、
ラッチしたデューティに所定量のデューティを加算し、
加算したデューティをパルス発生回路15に出力する回
路である。The reference clock circuit 18 is a circuit for inputting a clock signal of a predetermined cycle to the duty storing and adding circuit 11 and the pulse width generating circuit 15. The duty memory adder circuit 11 detects the output of the AND circuit 12 to input and store the duty of the power transistor 17,
The duty to be stored is latched at the edge timing of the divided pulse voltage (engine speed signal) Sb, and
Add a predetermined amount of duty to the latched duty,
It is a circuit that outputs the added duty to the pulse generation circuit 15.
【0014】パルス幅発生回路15は、デューティ記憶
加算回路11の出力に基づいてそれがラッチするデュー
ティに応じたON時間を有するパルス信号をAND回路
12に出力する回路である。以下、全体作動について更
に説明する。 (電気負荷投入前)発電機2を通常運転していて電気負
荷5が投入される前において、パルス発生回路15はA
ND回路12に加算済みデューティ波形を出力してお
り、比較器10の出力との論理積をとった結果、パワー
トランジスタ17は、実質的に比較器10により断続制
御される。すなわち、デューティ記憶加算回路11はA
ND回路12の出力デューティαoに所定量Δαを加算
してこれをパルス発生回路15を通じてAND回路12
に出力するが、パルス発生回路15の出力デューティは
比較器10の出力デューティαoより所定量Δαだけ大
きいため、AND回路12のデューティは比較器10の
出力デューティαoに等しくなる。 (電気負荷投入後)電気負荷5を投入すると、バッテリ
3の電圧が低下し、比較器10の出力は最初、持続して
ハイレベルとなり、その結果、AND回路12はデュー
ティ記憶加算回路11の記憶デューティαoより所定量
Δαだけ大きなデューティαo+Δαを出力し、デュー
ティ記憶加算回路11はデューティαo+Δαを記憶
し、そして、エンジン回転数検出回路16の分周パルス
電圧Sbのエッジタイミングでこのデューティαo+Δ
αにΔαを加算してパルス発生回路15に出力し、パル
ス発生回路15はデューティαo+2Δαのパルス電圧
をAND回路12を通じて出力し、これを繰り返すこと
により、デューティ記憶加算回路11の記憶デューティ
及びAND回路12の出力デューティはエンジン回転数
に比例する加算周期(増加率)で増大する。The pulse width generation circuit 15 is a circuit for outputting to the AND circuit 12 a pulse signal having an ON time corresponding to the duty latched by the duty storage addition circuit 11 based on the output of the duty storage addition circuit 11. The overall operation will be further described below. (Before turning on the electric load) Before the electric load 5 is turned on while the generator 2 is operating normally, the pulse generating circuit 15 is set to A
The added duty waveform is output to the ND circuit 12, and as a result of performing a logical product with the output of the comparator 10, the power transistor 17 is substantially intermittently controlled by the comparator 10. That is, the duty storage addition circuit 11
A predetermined amount Δα is added to the output duty αo of the ND circuit 12, and this is added through the pulse generation circuit 15 to the AND circuit 12
However, since the output duty of the pulse generation circuit 15 is larger than the output duty αo of the comparator 10 by a predetermined amount Δα, the duty of the AND circuit 12 becomes equal to the output duty αo of the comparator 10. When the electric load 5 is turned on (after the electric load is turned on), the voltage of the battery 3 is lowered, and the output of the comparator 10 is maintained at a high level for the first time. As a result, the AND circuit 12 stores in the memory of the duty storing and adding circuit 11. A duty αo + Δα that is larger than the duty αo by a predetermined amount Δα is output, the duty storage addition circuit 11 stores the duty αo + Δα, and the duty αo + Δ is calculated at the edge timing of the divided pulse voltage Sb of the engine speed detection circuit 16.
Δα is added to α and output to the pulse generation circuit 15, the pulse generation circuit 15 outputs the pulse voltage of duty αo + 2Δα through the AND circuit 12, and by repeating this, the storage duty of the duty storage addition circuit 11 and the AND circuit. The output duty of 12 increases at an addition cycle (rate of increase) proportional to the engine speed.
【0015】その後、AND回路12の出力デューティ
増大による発電機2の発電電流増大分が電気負荷5の消
費電流分に等しくなれば、このデューティに等しい一定
デューティのパルス電圧を比較器10が出力し、デュー
ティ記憶加算回路11の記憶デューティはこの一定デュ
ーティを記憶し、パワートランジスタはこの一定デュー
ティで断続駆動される。Thereafter, if the increase in the generated current of the generator 2 due to the increase in the output duty of the AND circuit 12 becomes equal to the consumed current of the electric load 5, the comparator 10 outputs a pulse voltage of a constant duty equal to this duty. The storage duty of the duty storing and adding circuit 11 stores this constant duty, and the power transistor is intermittently driven at this constant duty.
【0016】ここで重要なことは、バッテリ電位低下時
(電気負荷投入時)の電流増加率がエンジン回転数に正
の相関(この実施例では正比例)関係をもつことであ
る。但し、この正の相関(この実施例では正比例)関係
は連続的でもよく段階的でもよい。このようにすれば、
エンジントルクが小さくエンジンストールが生じ易いエ
ンジン低回転域の低回転側においてエンジン負荷トルク
の急増を防止してエンジンのそれへの対応を容易とし、
また、エンジントルクが大きく多少のエンジン負荷の増
大ではエンジンストールが生じにくいエンジン低回転域
の高回転側において発電電流の増加率を高めてバッテリ
の負担を軽減することができる。当然、エンジンの中、
高回転域では発電電流の増加率は更に一層、増大し、バ
ッテリの負担は殆ど無視できるようになる。What is important here is that the current increase rate when the battery potential drops (when an electric load is applied) has a positive correlation (in this embodiment, a direct proportion) with the engine speed. However, this positive correlation (in this embodiment, the direct proportion) may be continuous or stepwise. If you do this,
The engine torque is small and the engine stall is likely to occur. On the low rotation side of the engine in the low rotation range, it is possible to prevent the engine load torque from rapidly increasing, and to make it easier for the engine to deal with it.
Further, it is possible to reduce the load on the battery by increasing the rate of increase of the generated current on the high rotation side of the engine low rotation range where engine stall is unlikely to occur when the engine torque is large and the engine load is slightly increased. Of course, in the engine,
In the high rotation speed range, the rate of increase in the generated current increases further, and the burden on the battery becomes almost negligible.
【0017】例えば、エンジン回転数検出回路16の分
周パルス電圧Sbの周波数はエンジン回転数800rp
mにおいて25Hzとされる。ここで、Δαを0.03
とすれば、AND回路12の出力デューティは1/25
秒毎に0.03だけ増大し、デューティ0から1まで
1.3秒かかる。また、500rpmでは約15.6H
zであるので、デューティ0から1まで約2.1秒かか
る。For example, the frequency of the divided pulse voltage Sb of the engine speed detection circuit 16 is 800 rpm of the engine speed.
It is set to 25 Hz at m. Where Δα is 0.03
If so, the output duty of the AND circuit 12 is 1/25
It increases by 0.03 every second and takes 1.3 seconds from duty 0 to duty 1. Also, at 500 rpm, about 15.6H
Since it is z, it takes about 2.1 seconds from the duty 0 to the duty 1.
【0018】次に、デューティ記憶加算回路11及びパ
ルス発生回路15の詳細を図2を参照して説明する。こ
のデューティ記憶加算回路11は、デューティ記憶回路
13、デューティ加算ラッチ回路14からなり、デュー
ティ記憶回路13が記憶するデューティは所定のラッチ
タイミングでデュ−ティ加算ラッチ回路14にラッチさ
れる。デューティ加算ラッチ回路14はラッチしたデュ
ーティに所定のデューティ加算量αを加えて加算済みデ
ューティを形成してそれをパルス幅発生回路15に出力
する。Next, details of the duty storing and adding circuit 11 and the pulse generating circuit 15 will be described with reference to FIG. The duty storage / addition circuit 11 includes a duty storage circuit 13 and a duty addition latch circuit 14. The duty stored in the duty storage circuit 13 is latched by the duty addition latch circuit 14 at a predetermined latch timing. The duty addition latch circuit 14 adds a predetermined duty addition amount α to the latched duty to form an added duty, and outputs it to the pulse width generation circuit 15.
【0019】デュ−ティ記憶回路13において、入力1
31はAND回路12の出力であり、入力132は基準
クロック回路18のクロック出力CL1であり、入力1
33は基準クロック回路18のクロック出力CL2であ
り、クロック出力CL1は計時用のクロック出力であ
り、クロック出力CL2はパルス発生回路15のパルス
周期に等しい周期となっている。デュ−ティ記憶回路1
3の出力134はビット数(分解能)に応じて出力本数
が決定され、例えば5ビット(分解能;1/25)の場
合は5出力となる。135はAND回路で、パワートラ
ンジスタ17のON時間をカウントするためのゲートと
して、AND回路12の出力がハイレベル(1)となっ
ている期間にだけ基準クロック回路18のクロック出力
CL1を最下位桁のカウンタ136に送り込み、カウン
タ136はそれをカウントする。これによりパワートラ
ンジスタ17のON時間はカウンタ136に計数され
る。ここで、カウンタの数は前述の出力134と同様、
5ビットの場合少なくとも5段必要となる。なお、本実
施例では1周期内でのON時間をカウントする回路構成
としたが、2周期分あるいは4周期分のON時間の和を
カウントすることもでき、またその平均値を算出して出
力してもよい。例えばカウンタ136を1乃至2個追設
して、カウントビット数を1乃至2ビット増加し、上位
ビットを出力すればよい。なお、137はNAND回路
であり、各カウンタ136の出力134が全てハイレベ
ル(1)となった時に、AND回路135の出力をロー
レベル(0)にクランプして、カウンタ136の作動を
停止させる。In the duty storage circuit 13, the input 1
31 is the output of the AND circuit 12, input 132 is the clock output CL1 of the reference clock circuit 18, input 1
Reference numeral 33 is a clock output CL2 of the reference clock circuit 18, clock output CL1 is a clock output for clocking, and clock output CL2 has a cycle equal to the pulse cycle of the pulse generation circuit 15. Duty memory circuit 1
The number of outputs of 3 is determined according to the number of bits (resolution). For example, in the case of 5 bits (resolution; 1/2 5 ), there are 5 outputs. An AND circuit 135 serves as a gate for counting the ON time of the power transistor 17, and uses the clock output CL1 of the reference clock circuit 18 as the least significant digit only while the output of the AND circuit 12 is at high level (1). To the counter 136, and the counter 136 counts it. As a result, the ON time of the power transistor 17 is counted by the counter 136. Here, the number of counters is the same as the output 134 described above.
In case of 5 bits, at least 5 stages are required. In the present embodiment, the circuit configuration that counts the ON time within one cycle is used. However, the sum of the ON times for two cycles or four cycles can be counted, and the average value thereof is calculated and output. You may. For example, one or two counters 136 may be additionally provided, the count bit number may be increased by one or two bits, and the upper bits may be output. A NAND circuit 137 clamps the output of the AND circuit 135 to a low level (0) and stops the operation of the counter 136 when the outputs 134 of the counters 136 are all at a high level (1). .
【0020】カウンタ136のリセットは基準クロック
回路18のクロック出力CL2をリセット入力133と
してR端子に入力して行う。なお、クロック出力CL2
は所定周期(パワートランジスタ17の断続周期)毎に
1パルス発生するようにしたものである。次に、デュー
ティ加算ラッチ回路14を説明する。The counter 136 is reset by inputting the clock output CL2 of the reference clock circuit 18 as a reset input 133 to the R terminal. The clock output CL2
Is to generate one pulse every predetermined period (intermittent period of the power transistor 17). Next, the duty addition latch circuit 14 will be described.
【0021】このデューティ加算ラッチ回路14はデュ
ーティ記憶回路13のカウンタ136の桁数だけ設けら
れたフリップフロップ144と、フリップフロップ14
4の出力に所定値(デューティ加算量Δα)を加算する
加算回路145とからなる。各フリップフロップ144
のCK端子の入力(以下、ラッチパルス(LP)入力と
いう)141はエンジン回転数検出回路16から入力さ
れる分周パルス電圧Sbであり、各フリップフロップ1
44のD端子入力142はデュ−ティ記憶回路13の各
カウンタ136の各桁出力により個別に構成される。フ
リップフロップ144の出力は加算回路145でデュー
ティ加算量Δαを加算されて所定本数(デューティ記憶
回路13の出力本数と同数)の出力143を加算済みデ
ューティとして出力する。出力143の本数は加算済み
デューティのバイナリ桁数(ビット数)に応じて変更で
きる。The duty addition latch circuit 14 includes flip-flops 144 provided by the number of digits of the counter 136 of the duty storage circuit 13 and the flip-flops 14.
4 is added to a predetermined value (duty addition amount Δα). Each flip-flop 144
An input (hereinafter, referred to as a latch pulse (LP) input) 141 of the CK terminal is a divided pulse voltage Sb input from the engine speed detection circuit 16, and each flip-flop 1
The D terminal input 142 of 44 is individually configured by each digit output of each counter 136 of the duty storage circuit 13. The output of the flip-flop 144 is added with the duty addition amount Δα in the adding circuit 145, and a predetermined number (the same number as the output number of the duty storage circuit 13) of outputs 143 are output as the added duty. The number of outputs 143 can be changed according to the binary digit number (bit number) of the added duty.
【0022】このデューティ加算ラッチ回路14の動作
を説明すると、各フリップフロップ144は入力141
(Sb)の周期でデュ−ティ記憶回路13の出力134
の各デ−タをビット毎にラッチする。各フリップフロッ
プ144の出力は入力141(Sb)がハイレベル
(1)の間、直前のラッチデ−タを保持している。加算
回路145は各フリップフロップ144にてラッチされ
たデ−タすなわち直前のデューティにデューティ加算量
Δαを加算して加算済みデューティ143として出力す
る。The operation of the duty addition latch circuit 14 will be described. Each flip-flop 144 has an input 141.
Output 134 of the duty storage circuit 13 at the cycle of (Sb)
Data of each bit are latched bit by bit. The output of each flip-flop 144 holds the immediately preceding latch data while the input 141 (Sb) is at high level (1). The adder circuit 145 adds the duty addition amount Δα to the data latched by each flip-flop 144, that is, the immediately preceding duty, and outputs the added duty 143.
【0023】加算回路145の一例を図3を参照して説
明する。この加算回路145は3ビット(分解能1/2
3 =0.125)を有しており、0から100%までの
デューティを8段階に区分された加算済みデューティを
出力する。加算回路145の入力1451〜1453は
フリップフロップ144の出力で個別に構成され、入力
1453は最上位桁のフリップフロップ144の出力が
入力され、入力1452はその次の桁のフリップフロッ
プ144の出力が入力され、入力1451はその次の桁
のフリップフロップ144の出力が入力される。入力1
451はNOT回路1451で反転されて最下位桁のO
R回路1458を通じて最下位桁の出力1431とな
り、入力1452は下位桁側の半加算器1455で入力
1451と加算されて、その桁上げしない加算値は次の
桁のOR回路1458を通じて中間桁の出力1432と
なり、入力1453は最上位桁側の半加算器1455で
下位桁側の半加算器1455のAND回路1457から
の桁上げ値と加算されて、その桁上げしない加算値は最
上位桁のOR回路1458を通じて最上位桁の出力14
33となる。半加算器1455は周知のようにEXOR
回路1456及びAND回路1457からなる。更に、
最上位桁の半加算器1455のAND回路1457から
桁上げが出力される場合は各OR回路1458を通じて
3ビット出力1431、1432、1433として(1
11)すなわちデューティ100%を出力する。このよ
うにすれば、3ビット入力1451、1452、145
3にデューティ加算量Δαとして(001=デューティ
12.5%)だけ加算することができる。An example of the adder circuit 145 will be described with reference to FIG. This adder circuit 145 has 3 bits (resolution 1/2).
3 = 0.125), and outputs the added duty divided into 8 stages from 0 to 100% duty. The inputs 1451 to 1453 of the adder circuit 145 are individually configured by the outputs of the flip-flops 144, the input 1453 is input with the output of the flip-flop 144 at the most significant digit, and the input 1452 is the output of the flip-flop 144 at the next digit. Input 1451 receives the output of the flip-flop 144 of the next digit. Input 1
451 is inverted by the NOT circuit 1451 and the least significant digit O
The least significant digit output 1431 is output through the R circuit 1458, the input 1452 is added to the input 1451 by the lower digit half adder 1455, and the addition value that is not carried is output through the next digit OR circuit 1458 to the intermediate digit output. 1432, the input 1453 is added by the half adder 1455 on the most significant digit side to the carry value from the AND circuit 1457 of the half adder 1455 on the least significant digit side, and the addition value which is not carried is OR of the most significant digit. The most significant digit output 14 through circuit 1458
33. The half adder 1455 is EXOR as well known.
It is composed of a circuit 1456 and an AND circuit 1457. Furthermore,
When a carry is output from the AND circuit 1457 of the most significant half adder 1455, 3-bit outputs 1431, 1432, and 1433 are output as (1
11) That is, a duty of 100% is output. In this way, the 3-bit inputs 1451, 1452, 145
3 can be added as the duty addition amount Δα (001 = duty 12.5%).
【0024】なお、最上位桁の半加算器1455のAN
D回路1457がハイレベル(1)となる(最上位桁の
半加算器1455で桁上げ信号が生じる)のは加算回路
145の3ビット入力1451、1452、1453が
(111=デューティ100%)となった場合、すなわ
ちNOT回路1454の出力及び各半加算器1455の
EXOR回路1456の出力は(000)となってしま
う場合であるが、この時に最上位桁の半加算器1455
の桁上げ値により加算回路145の出力を(000)で
なく(111)とする。It should be noted that the most significant digit half adder 1455 AN
The D circuit 1457 becomes high level (1) (a carry signal is generated in the half adder 1455 of the most significant digit) when the 3-bit inputs 1451, 1452, and 1453 of the adder circuit 145 (111 = duty 100%). In this case, that is, the output of the NOT circuit 1454 and the output of the EXOR circuit 1456 of each half adder 1455 become (000). At this time, the most significant digit half adder 1455 is output.
The output of the adder circuit 145 is set to (111) instead of (000) according to the carry value.
【0025】なお本実施例では加算回路145はラッチ
後に加算する構成としたが、当然ラッチ前に加算する構
成(図示せず)としてもよい。又、デュ−ティ記憶回路
13のカウンタ136にプリセット値としてデューティ
加算量Δαを与える構成とすれば加算回路145は不要
となる。次にパルス幅発生回路15を説明する。In the present embodiment, the adder circuit 145 is configured to perform addition after latching, but naturally it may be configured to perform addition before latching (not shown). Further, if the duty addition amount Δα is given to the counter 136 of the duty storage circuit 13 as a preset value, the addition circuit 145 becomes unnecessary. Next, the pulse width generation circuit 15 will be described.
【0026】その入力151、152はそれぞれ基準ク
ロック回路18のクロック出力CL1、CL2からな
り、入力154はデュ−ティ加算ラッチ回路14の出力
143からなり、153がパルス幅発生回路15の出力
として、AND回路12に送られる。155はプリセッ
ト付きのカウンタ、156はAND回路、157はNA
ND回路、158はNOT回路である。カウンタ155
はビット毎に個別に設けられており、デューティ加算ラ
ッチ回路14の出力143すなわち加算済みデューティ
がカウンタ155のプリセット端子に入力154として
個別にプリセット値として入力され、カウンタ155は
入力154を基準クロック回路18の出力CL1のタイ
ミングで前記プリセット値を初期値としてカウントUP
を開始する。NAND回路157は各カウンタ155の
出力Qが全てハイレベル(1)となった時に、AND回
路156の出力を“0”にクランプして、カウンタ15
5の作動を停止させる。したがって、カウンタ154は
プリセットされた加算済みデューティに相当するバイナ
リ値からカウントを開始するとともに、このカウント期
間の間、NAND回路157はNOT回路158を通じ
てAND回路12にローレベル(0)を出力し、パワー
トランジスタ17はオフされる。そして、各カウンタ1
55の出力Qが全てハイレベル(1)となれば、カウン
トが停止し、カウンタ155の出力は全て1にクランプ
されているので、NAND回路157はNOT回路15
8を通じてAND回路12にハイレベル(1)を出力
し、パワートランジスタ17はオンされる。その後、基
準クロック回路18からクロック出力CL2がハイレベ
ル(1)を出力すると、パルス幅発生回路15の各カウ
ンタ155は全てプリセットされ、デューティ記憶回路
13の各カウンタ136もまた全てリセットされる。そ
れ以後、電気負荷に応じた発電量に到達するまでクロッ
ク出力CL2の周期で前記作動を繰り返す。Inputs 151 and 152 thereof are clock outputs CL1 and CL2 of the reference clock circuit 18, an input 154 is an output 143 of the duty addition latch circuit 14, and 153 is an output of the pulse width generation circuit 15. It is sent to the AND circuit 12. 155 is a preset counter, 156 is an AND circuit, 157 is NA
The ND circuit and 158 are NOT circuits. Counter 155
Are provided individually for each bit, and the output 143 of the duty addition latch circuit 14, that is, the added duty is individually input as a preset value to the preset terminal of the counter 155 as the input 154, and the counter 155 inputs the input 154 to the reference clock circuit. Count up with the preset value as the initial value at the timing of the output CL1 of 18
To start. The NAND circuit 157 clamps the output of the AND circuit 156 to “0” when all the outputs Q of the counters 155 become high level (1), and the counter 15
Stop the operation of 5. Therefore, the counter 154 starts counting from the binary value corresponding to the preset added duty, and during this counting period, the NAND circuit 157 outputs the low level (0) to the AND circuit 12 through the NOT circuit 158, The power transistor 17 is turned off. And each counter 1
When all the outputs Q of 55 become high level (1), the counting is stopped and the outputs of the counter 155 are all clamped to 1, so that the NAND circuit 157 makes the NOT circuit 15
A high level (1) is output to the AND circuit 12 through 8 and the power transistor 17 is turned on. After that, when the clock output CL2 outputs the high level (1) from the reference clock circuit 18, all the counters 155 of the pulse width generating circuit 15 are preset and all the counters 136 of the duty storage circuit 13 are also reset. After that, the above operation is repeated at the cycle of the clock output CL2 until the amount of power generation according to the electric load is reached.
【0027】すなわち、パルス幅発生回路15は、入力
された加算済みデューティに相当するカウント値がカウ
ンタ155にプリセットされた時点からパワートランジ
スタ17をオフし、更にプリセット値からカウントが開
始されるカウンタ155のカウント値が最大値になった
時点でパワートランジスタ17をオンする。プリセット
がなされる周期(クロック出力CL2の周期)は一定で
あるので、パワートランジスタ17のオフ期間が減少
(デューティが徐々に増大)されることとなる。That is, the pulse width generation circuit 15 turns off the power transistor 17 from the time when the count value corresponding to the input added duty is preset in the counter 155, and the counter 155 starts counting from the preset value. The power transistor 17 is turned on when the count value of is the maximum value. Since the preset cycle (the cycle of the clock output CL2) is constant, the off period of the power transistor 17 is reduced (the duty is gradually increased).
【0028】上記実施例では、分周パルス電圧Sbはエ
ンジン回転数に比例するとしたが、その他、エンジン回
転数の指数関数に比例させることもできる。 (実施例2)本発明の他の実施例を図4に基づいて説明
する。この実施例は、図1のエンジン回転数検出回路1
6をシュミットトリガ回路31及びF/V変換回路32
に置換し、更にエンジン温度検出回路33、掛算器3
4、V/F変換回路35を付加したものである。Although the divided pulse voltage Sb is proportional to the engine speed in the above embodiment, it may be proportional to the exponential function of the engine speed. (Embodiment 2) Another embodiment of the present invention will be described with reference to FIG. This embodiment is based on the engine speed detection circuit 1 of FIG.
6 is a Schmitt trigger circuit 31 and an F / V conversion circuit 32.
To the engine temperature detection circuit 33 and the multiplier 3
4. A V / F conversion circuit 35 is added.
【0029】以下、上記変更回路部分の作動を説明す
る。シュミットトリガ回路31はエンジン回転数に比例
する周波数のパルス電圧を出力し、F/V変換回路32
はこのパルス電圧の周波数に比例するアナログ電圧V1
を出力する。一方、エンジン温度検出回路33は例え
ば、エンジン冷却水温を検出するサーミスタ及びその増
幅回路からなり、エンジン冷却水温に比例するアナログ
電圧V2を出力する。これらアナログ電圧V1、V2は
掛算器34で掛算され、その積出力電圧はマルチバイブ
レータ形式のV/F変換回路35に入力される。V/F
変換回路35は入力されるアナログ電圧V1×V2に比
例する周波数のパルス電圧をデューティ記憶加算回路1
1に出力する。The operation of the modified circuit portion will be described below. The Schmitt trigger circuit 31 outputs a pulse voltage having a frequency proportional to the engine speed, and the F / V conversion circuit 32
Is an analog voltage V1 proportional to the frequency of this pulse voltage
Is output. On the other hand, the engine temperature detection circuit 33 includes, for example, a thermistor that detects the engine cooling water temperature and its amplification circuit, and outputs an analog voltage V2 that is proportional to the engine cooling water temperature. These analog voltages V1 and V2 are multiplied by a multiplier 34, and the product output voltage is input to a multivibrator type V / F conversion circuit 35. V / F
The conversion circuit 35 outputs the pulse voltage having a frequency proportional to the input analog voltage V1 × V2 to the duty storing / adding circuit 1
Output to 1.
【0030】したがって、この実施例では、デューティ
記憶加算回路11のデューティ増加周期はアナログ電圧
V1×V2すなわちエンジン回転数とエンジン冷却水温
とに比例することになる。尚、エンジン温度検出回路3
3はエンジン冷却水温を検出するものに限らず、励磁電
流制御装置内に設けて該装置の温度を検出する等、エン
ジンの温度を間接的に検出するものでもよい。Therefore, in this embodiment, the duty increasing cycle of the duty storing and adding circuit 11 is proportional to the analog voltage V1 × V2, that is, the engine speed and the engine cooling water temperature. The engine temperature detection circuit 3
3 is not limited to detecting the engine cooling water temperature, but may be one that indirectly detects the engine temperature, such as being provided in the exciting current control device to detect the temperature of the device.
【0031】このようにすれば、エンジンが冷たくその
発生トルクが小さい場合には、デューティ増加率を小さ
くして発電電流の急激な増大を抑え、それによりエンジ
ンストールを防止し、更にエンジンが暖まりその発生ト
ルクが大きくなったらデューティ増加率を大きくしてバ
ッテリ3の負担を軽減し、バッテリ3の電圧低下及び寿
命劣化を抑止することができる。In this way, when the engine is cold and the generated torque is small, the duty increase rate is reduced to suppress a rapid increase in the generated current, thereby preventing engine stall and further warming the engine. When the generated torque increases, the duty increase rate can be increased to reduce the load on the battery 3 and prevent the voltage drop and life deterioration of the battery 3.
【図面の簡単な説明】[Brief description of drawings]
【図1】本発明の励磁電流制御装置の一実施例を示すブ
ロック回路図、FIG. 1 is a block circuit diagram showing an embodiment of an exciting current control device of the present invention,
【図2】図1のデューティ記憶加算回路を示す回路図、FIG. 2 is a circuit diagram showing a duty storage and addition circuit of FIG.
【図3】図2の回路の一部を示す回路図、3 is a circuit diagram showing a part of the circuit of FIG. 2;
【図4】他の実施例の励磁電流制御装置を示すブロック
回路図、FIG. 4 is a block circuit diagram showing an exciting current control device of another embodiment,
1…励磁電流制御装置、2…発電機、3…バッテリ、1
6…エンジン回転数検出回路(エンジン回転数検出手
段)、10…比較回路(比較手段)、11…デューティ
記憶加算回路(発電電流増加率規制手段)、15…パル
ス発生回路(発電電流増加率規制手段)、17…パワー
トランジスタ(スイッチング手段)1 ... Excitation current control device, 2 ... Generator, 3 ... Battery, 1
6 ... Engine speed detection circuit (engine speed detection means), 10 ... Comparison circuit (comparison means), 11 ... Duty memory addition circuit (generated current increase rate regulation means), 15 ... Pulse generation circuit (generated current increase rate regulation) Means), 17 ... power transistor (switching means)
Claims (2)
と、エンジン回転数を検出するエンジン回転数検出手段
と、エンジン低回転域において発電電流の増加率を目標
レベル以下に規制する発電電流増加率規制手段と、前記
比較手段から出力される比較結果及び前記発電電流増加
率規制手段から出力される信号に基づいて車両用発電機
の励磁電流を断続制御するスイッチング手段とを備える
車両用発電機の励磁電流制御装置において、 前記発電電流増加率規制手段は、エンジン低回転域にお
いて前記目標レベルをエンジン回転数に正の相関をもつ
関数値とするものであることを特徴とする車両用発電機
の励磁電流制御装置。1. A comparison means for comparing a battery potential with a predetermined value, an engine speed detecting means for detecting an engine speed, and a power generation current increase for restricting an increase rate of the power generation current to a target level or lower in a low engine speed region. A vehicular generator comprising rate limiting means and switching means for intermittently controlling the exciting current of the vehicular generator based on the comparison result output from the comparing means and the signal output from the generated current increase rate limiting means. In the exciting current control device, the generator current increase rate restricting means sets the target level to a function value having a positive correlation with the engine speed in the engine low speed region. Exciting current controller.
と、エンジン回転数を検出するエンジン回転数検出手段
と、エンジン低回転域において発電電流の増加率を目標
レベル以下に規制する発電電流増加率規制手段と、前記
比較手段から出力される比較結果及び前記発電電流増加
率規制手段から出力される信号に基づいて車両用発電機
の励磁電流を断続制御するスイッチング手段とを備える
車両用発電機の励磁電流制御装置において、 エンジン温度を検出するエンジン温度検出手段を備える
とともに、前記発電電流増加率規制手段は、エンジン低
回転域において前記目標レベルをエンジン温度に正の相
関をもつ関数値とするものであることを特徴とする車両
用発電機の励磁電流制御装置。2. Comparing means for comparing the battery potential with a predetermined value, engine speed detecting means for detecting the engine speed, and power generation current increase for restricting the rate of increase of power generation current to a target level or lower in the low engine speed region. A vehicular generator comprising rate limiting means and switching means for intermittently controlling the exciting current of the vehicular generator based on the comparison result output from the comparing means and the signal output from the generated current increase rate limiting means. In the exciting current control device, the engine temperature detecting means for detecting the engine temperature is provided, and the power generation current increase rate regulating means sets the target level to a function value having a positive correlation with the engine temperature in a low engine speed region. An exciting current control device for a vehicle generator, characterized in that
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