JPH0689937A - Semiconductor integrated circuit and its designing method - Google Patents

Abstract

PURPOSE:To eliminate the need of producing wiring channels used for connecting specific leaf cells to each other by using a CAD tool by providing in advance the wiring channels in the leaf cells and giving terminal names to the channels. CONSTITUTION:Wiring channels are provided in advance in leaf cells Cell-P and Cell-Q constituting a macro cell. As a result, the processing time can be shortened, because the need of producing the wiring channels by using a CAD tool is eliminated. In addition, the assigning order of the wiring channels against signal lines can be designated by using terminal names B0N-B2N and B0P-B2P given to the wiring channels in the cells Cell-P and Cell-Q. Therefore, the man- hours required for designing a semiconductor integrated circuit can be reduced, because the macro cell can be produced by arranging the leaf cells Cell-P and Cell-Q without clearance at the time of automating the production of the macro cell.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、半導体集積回路に関す
るものであり、特にリーフセルと呼ばれる機能単位をＣ
ＡＤ(Ｃomputer Ａided Ｄesign)ツールを用いて配置・
結線する場合に、人手で設計した場合と同等の高品質な
レイアウトを短い処理時間で実現できる、集積回路とそ
の設計方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit, and in particular, a functional unit called a leaf cell is C
Place using the AD (Computer Aided Design) tool
The present invention relates to an integrated circuit and a designing method thereof, which can realize a high quality layout in a short processing time, which is equivalent to a case of manually designing when connecting.

【０００２】[0002]

【従来の技術】従来のリーフセルの構成を図８に示す。
Cell-PとCell-Qは、それぞれひとつのリーフセルを表し
ている。Cell-Pに付けられた記号A0N,A0P,・・・,A2P
は、端子名である。記号N00,...,N72も同様である。こ
れらの端子名は、ＣＡＤツールを用いてリーフセル間を
結線する際に用いられる。すなわち、これらの端子名で
記述されたネットリストと呼ばれる接続関係を表すファ
イルを作成して、ＣＡＤツールに入力することによっ
て、図９に示すようなリーフセル間の結線が自動的に行
われる。図９は２層配線の例であり、実線と破線は異な
る配線層、正方形は上記のふたつの配線層を接続するス
ルーホールを表している。なお、適用するＣＡＤツール
の特質にも依るが、端子名は端子位置を示す特別な図形
を伴うことが多い。これは、本発明において本質ではな
いので以後の説明では省略する。2. Description of the Related Art The structure of a conventional leaf cell is shown in FIG.
Cell-P and Cell-Q each represent one leaf cell. Symbols attached to Cell-P A0N, A0P, ..., A2P
Is the terminal name. The same applies to symbols N00, ..., N72. These terminal names are used when connecting between leaf cells using a CAD tool. That is, by creating a file that represents a connection relationship called a netlist described by these terminal names and inputting it into the CAD tool, the connection between the leaf cells as shown in FIG. 9 is automatically performed. FIG. 9 is an example of two-layer wiring, in which solid lines and broken lines represent different wiring layers, and squares represent through holes which connect the above two wiring layers. Note that the terminal name is often accompanied by a special figure indicating the terminal position, depending on the characteristics of the CAD tool to be applied. This is not essential to the present invention, and will be omitted in the following description.

【０００３】[0003]

【発明が解決しようとする課題】さて、従来はリーフセ
ル間を接続する配線チャネルを全てＣＡＤツールによっ
て生成していたので、以下に述べるような不都合があっ
た。まず、ＣＡＤツールの負担が大きく、処理時間の長
いことが挙げられる。小形化の要請により、チャネル生
成プログラムには配線チャネルの本数を最小化するアル
ゴリズムを組み込むので、これが処理時間の増大につな
がる。第２に、自動生成された配線チャネルの形状(レ
イアウト品質)が、適用したＣＡＤツールの特質に大き
く依存することが挙げられる。メモリなどで用いられる
デコーダ回路を想定して、第６図のCell-Pを入力された
アドレス信号から相補信号を生成するリーフセル、Cell
-Qをデコード機能の主体となる多入力論理ゲートをアレ
イ配置したリーフセルとする。Cell-Pに付けられた端子
名の内、末尾の'N'/'P'は入力されたアドレス信号の反
転/非反転を表している。また、Cell-Qに付けられた端
子名のうち末尾の数字'0'/'1'/'2'は、この例では３入
力論理ゲートの各入力端子に接続されることを表してい
る。Cell-Pの出力をCell-Q内の論理ゲートの入力に結線
することで、３ビットのデコーダ回路となる。人手で結
線する場合は、目視検査の効率を考えて、チャネル内で
相補信号を隣接させると共に、端からアドレス順にチャ
ネルを割り当てるような配慮がなされる。このような、
配慮をＣＡＤツールに要請することは、処理時間の増大
につながるので、従来の技術では期待できない。その
為、リーフセルで構成されたマクロセル、特にその配線
チャネル部の目視検査が非効率的であった。また、図９
に示したように、蛇行配線が混入するなどＣＡＤツール
で生成した配線チャネルの品質が著しく悪い場合は、製
造歩留りの低下につながるという問題があった。本発明
の目的は、上述の問題点を解決するべく、人手で設計し
た場合と同等の高品質なレイアウトを短い処理時間で実
現できる、マクロセル向きの半導体集積回路とその設計
方法を提供することにある。By the way, conventionally, all the wiring channels for connecting the leaf cells have been generated by the CAD tool, so that there are the following inconveniences. First, the load on the CAD tool is heavy and the processing time is long. Due to the demand for miniaturization, an algorithm for minimizing the number of wiring channels is incorporated in the channel generation program, which leads to an increase in processing time. Secondly, the shape (layout quality) of the automatically generated wiring channel largely depends on the characteristics of the applied CAD tool. Assuming a decoder circuit used in a memory or the like, a leaf cell, Cell, which generates a complementary signal from an input address signal of Cell-P in FIG.
-Q is a leaf cell in which an array of multi-input logic gates, which are the main components of the decoding function, are arranged. Of the terminal names given to Cell-P, the last'N '/' P 'represents the inversion / non-inversion of the input address signal. The terminal numbers "0" / "1" / "2" in the terminal names attached to the Cell-Q indicate that they are connected to the respective input terminals of the 3-input logic gate in this example. By connecting the output of Cell-P to the input of the logic gate in Cell-Q, a 3-bit decoder circuit is formed. In the case of manual connection, in consideration of the efficiency of visual inspection, consideration should be given to arranging the complementary signals adjacent to each other in the channel and allocating the channels in order from the end to the address. like this,
Requesting consideration to the CAD tool leads to an increase in processing time, and cannot be expected with conventional techniques. Therefore, the visual inspection of the macrocell constituted by the leaf cells, particularly the wiring channel portion thereof, is inefficient. In addition, FIG.
As shown in FIG. 2, when the quality of the wiring channel generated by the CAD tool is remarkably poor, such as when the meandering wiring is mixed, there is a problem that the manufacturing yield is reduced. An object of the present invention is to provide a semiconductor integrated circuit for a macro cell and a method for designing the semiconductor integrated circuit, which can realize a high-quality layout equivalent to the case of designing by hand in a short processing time in order to solve the above problems. is there.

【０００４】[0004]

【課題を解決するための手段】本発明は、特定のリーフ
セル間の結線に用いられる配線チャネルを予めリーフセ
ル内に設け端子名を付与すること、ＣＡＤツールの入力
データとなるリーフセル間の接続関係を表すネットリス
トに上記の配線チャネルに付けられた端子名が含まれる
こと、ＣＡＤツールを用いてそれぞれのリーフセル内の
端子を上記の配線チャネルに接続すると共に、リーフセ
ルを隙間無く配置することにより、リーフセル間の結線
を行うことを特徴とする。According to the present invention, a wiring channel used for connection between specific leaf cells is provided in advance in a leaf cell and a terminal name is given, and a connection relation between leaf cells which is input data of a CAD tool is set. The netlist to be represented includes the terminal name given to the above wiring channel, and the terminals in each leaf cell are connected to the above wiring channel by using a CAD tool, and the leaf cells are arranged without any gaps, whereby the leaf cell It is characterized by connecting between.

【０００５】[0005]

【作用】マクロセルを構成するリーフセル内に予め配線
チャネルを設けることにより、ＣＡＤツールによる配線
チャネルの生成を不要にできるので、処理時間を著しく
短縮でき、信号線に対する配線チャネルの割当て順序を
リーフセル内の配線チャネルに付与した端子名で指定で
きるので人手設計と同等の高品質なレイアウトをＣＡＤ
ツールで実現できる。By providing the wiring channel in the leaf cell which constitutes the macro cell in advance, the generation of the wiring channel by the CAD tool can be eliminated, so that the processing time can be remarkably shortened, and the wiring channel can be assigned to the signal lines in the order of the leaf cells. Since it can be specified by the terminal name given to the wiring channel, a high quality layout equivalent to manual design can be CAD.
Can be realized with tools.

【０００６】[0006]

【実施例】（実施例１）本発明の第１の実施例として、
まずリーフセルの構成を図１に示す。Cell-PとCell-Qは
それぞれひとつのリーフセルを表しており、いずれもリ
ーフセル内に埋め込まれた配線チャネルを有している。
Cell-Pはリーフセルに埋め込まれた配線チャネルとの結
線を予め完了しているセルの例である。図８中の端子群
A0N,A0P,...,A2Pとの対応関係を示す目的と以下の説明
の都合から、A0N,A0P,...,A2P等の記号を付与している
が、端子名としては本来不要である。一方、Cell-Qは埋
め込まれた配線チャネルと未結線状態のリーフセルの例
である。セル内の記号N00,...,N72は端子名、B0N,B0
P,...,B2Pは配線チャネルに付けたられた端子名であ
る。これらの端子名は、ＣＡＤツールを用いて、ユーザ
の希望に応じて自動結線する際に利用される。ＣＡＤツ
ールによる自動結線の例を図２に示す。まず、Cell-Q内
において、配線チャネルとの接続は、これと直交するよ
うに異なる配線層を用いて設けられた端子上に、スルー
ホールを配置することで実現される。次に、Cell-Q内の
配線チャネルとCell-P内の端子、A0N,A0P,...,A2Pとの
接続は、ふたつのリーフセルCell-PとCell-Qを隙間無く
配置することで実現される。(Example 1) As a first example of the present invention,
First, the structure of a leaf cell is shown in FIG. Cell-P and Cell-Q each represent one leaf cell, and each has a wiring channel embedded in the leaf cell.
Cell-P is an example of a cell that has already been connected to a wiring channel embedded in a leaf cell. Terminal group in Figure 8
For the purpose of showing the correspondence with A0N, A0P, ..., A2P and the convenience of the following explanation, symbols such as A0N, A0P, ..., A2P are added, but they are not actually required as pin names. is there. On the other hand, Cell-Q is an example of a leaf cell that is in an unconnected state with an embedded wiring channel. Symbols N00, ..., N72 in the cell are terminal names, B0N, B0
P, ..., B2P are terminal names attached to the wiring channels. These terminal names are used when a CAD tool is used for automatic connection according to the user's request. FIG. 2 shows an example of automatic wiring using a CAD tool. First, in Cell-Q, connection with a wiring channel is realized by arranging a through hole on a terminal provided by using a different wiring layer so as to be orthogonal to this. Next, the connection between the wiring channel in Cell-Q and the terminals in Cell-P, A0N, A0P, ..., A2P is realized by arranging the two leaf cells Cell-P and Cell-Q without any gap. To be done.

【０００７】（実施例２）本発明の第２の実施例とし
て、リーフセルの構成を図３に示す。第１の実施例と
は、Cell-Q'のリーフセルに関して、配線チャネルが両
端まで貫通していることが異なる。このような構成を採
ることにより、図４に示すように、ふたつ以上のリーフ
セルを配線チャネルに接続したような構造を実現でき
る。図４では、Cell-Q'を繰り返し配置しているが、配
線チャネルの位置を隣接するリーフセルで整合させるこ
とにより、３種類以上のリーフセルを同一の配線チャネ
ル(バス)に接続することも可能である。(Embodiment 2) As a second embodiment of the present invention, the structure of a leaf cell is shown in FIG. The leaf cell of Cell-Q ′ differs from that of the first embodiment in that the wiring channel penetrates to both ends. By adopting such a configuration, as shown in FIG. 4, a structure in which two or more leaf cells are connected to the wiring channel can be realized. In FIG. 4, Cell-Q ′ is repeatedly arranged, but it is also possible to connect three or more types of leaf cells to the same wiring channel (bus) by matching the positions of the wiring channels with adjacent leaf cells. is there.

【０００８】（実施例３）本発明の第３の実施例を図５
に示す。これは、配線チャネルと未結線状態のリーフセ
ルの構成を示したものである。同図中に影を付けた領域
は配線禁止領域を表している。適用するＣＡＤツールが
配線禁止領域を指定できる場合は、結線の可能性のある
部分を除いて、他の領域を配線禁止領域とすることによ
り、自動結線の処理時間を短縮できる。ＣＡＤツールの
特質(アルゴリズム)にも依るが、一般に探索領域の増大
と共に処理時間は増大する性質がある為である。 （実施例４）本発明の第４の実施例を図６に示す。これ
は、配線チャネルと未結線状態のリーフセルの構成を示
したものである。適用するＣＡＤツールが座標値を指定
できる場合は、同図中に影を付けた領域毎に、×印の位
置に選択的にスルーホールを配置するだけで、第１〜３
の実施例と同等の結果を得ることができる。本発明のリ
ーフセルを用いたマクロセルの構成例を図７に示す。同
図は２ポートメモリマクロセルの例である。リーフセル
間の結線に用いる配線チャネルを予め個々のリーフセル
に埋め込んであるので、６種類のリーフセルを必要個数
並べ、リーフセル内の配線チャネルと結線するだけで、
所望の規模のマクロセルを自動生成できる。(Embodiment 3) FIG. 5 shows a third embodiment of the present invention.
Shown in. This shows the configuration of the leaf cells that are not connected to the wiring channels. The shaded area in the figure represents the wiring prohibited area. When the CAD tool to be applied can specify the wiring prohibited area, the processing time of the automatic wiring can be shortened by setting the other area as the wiring prohibited area except the portion where the wiring may possibly occur. This is because the processing time generally increases as the search area increases, although it depends on the characteristics (algorithm) of the CAD tool. (Embodiment 4) A fourth embodiment of the present invention is shown in FIG. This shows the configuration of the leaf cells that are not connected to the wiring channels. If the CAD tool to be applied can specify the coordinate value, it is possible to selectively arrange the through holes at the positions marked with “X” for each of the shaded areas in FIG.
It is possible to obtain a result equivalent to that of the embodiment. FIG. 7 shows a configuration example of a macro cell using the leaf cell of the present invention. The figure shows an example of a 2-port memory macro cell. Since the wiring channels used for connecting the leaf cells are embedded in the individual leaf cells in advance, it is only necessary to arrange the required number of six types of leaf cells and connect the wiring channels in the leaf cells.
A macro cell of a desired scale can be automatically generated.

【０００９】[0009]

【発明の効果】以上説明したように、本発明の半導体集
積回路には、マクロセルを構成するリーフセル内に予め
配線チャネルを設け、ＣＡＤツールによる配線チャネル
の生成を不要にしたことにより、ＣＡＤツールによる自
動結線の処理時間を著しく短縮できる利点がある。従っ
て、マクロセルの生成を自動化する際に本発明の技術を
用いれば、リーフセル必要個数を隙間無く配置するだけ
でマクロセルを生成できるので、設計工数の削減という
点で効果大である。As described above, in the semiconductor integrated circuit of the present invention, the wiring channel is provided in advance in the leaf cell which constitutes the macro cell, and the generation of the wiring channel by the CAD tool is not required, so that the CAD tool can be used. There is an advantage that the processing time for automatic connection can be significantly shortened. Therefore, if the technique of the present invention is used in automating the generation of macrocells, macrocells can be generated simply by arranging the required number of leaf cells without gaps, which is effective in reducing the number of design steps.

【図面の簡単な説明】[Brief description of drawings]

【図１】実施例１のリーフセルの構成の概略図である。FIG. 1 is a schematic diagram of the configuration of a leaf cell of Example 1.

【図２】実施例１のリーフセルをＣＡＤツールによリ自
動結線した例の概略すである。FIG. 2 is a schematic diagram of an example in which the leaf cells of the first embodiment are automatically connected by a CAD tool.

【図３】実施例２のリーフセルの構成の概略図である。FIG. 3 is a schematic diagram of the configuration of a leaf cell of Example 2.

【図４】実施例２のふたつ以上のリーフセルを配線チャ
ネルに接続した構成の概略図である。FIG. 4 is a schematic diagram of a configuration in which two or more leaf cells of Example 2 are connected to a wiring channel.

【図５】実施例３の配線チャネルと未結線状態のリーフ
セルの構成の概略図である。FIG. 5 is a schematic diagram of a configuration of a wiring channel and a leaf cell in an unconnected state according to a third embodiment.

【図６】実施例４の配線チャネルと未結線状態のリーフ
セルの構成の概略図である。FIG. 6 is a schematic diagram of a configuration of a wiring cell and a leaf cell in an unconnected state of Example 4.

【図７】本発明のリーフセルを用いた２ポートメモリマ
クロセルの構成例を示す概略図である。FIG. 7 is a schematic diagram showing a configuration example of a 2-port memory macro cell using a leaf cell of the present invention.

【図８】従来のリーフセルの構成を示す概略図である。FIG. 8 is a schematic diagram showing a configuration of a conventional leaf cell.

【図９】従来のリーフセルの構成と、それらの結線方法
の説明図で、２層配線の例を示す例である。FIG. 9 is an explanatory diagram of a conventional leaf cell configuration and a wiring method thereof, and is an example showing an example of two-layer wiring.

【符号の説明】[Explanation of symbols]

Ａ０Ｎ〜Ａ２Ｎ，Ａ０Ｐ〜Ａ２Ｐ 端子名 Ｎ００〜Ｎ７２ 端子名 Ｂ０Ｎ〜Ｂ２Ｎ，Ｂ０Ｐ〜Ｂ２Ｐ 配線チャネル端子名 ＃１〜＃Ｑ ロウデコーダ ＃（１，１）〜＃（Ｐ，Ｑ） メモリセルアレイ ＣＳ−Ａ Ａポート制御信号 ＷＥ−Ａ Ａポート制御信号 ＣＳ−Ｂ Ｂポート制御信号 ＷＥ−Ｂ Ｂポート制御信号 A0N to A2N, A0P to A2P Terminal name N00 to N72 Terminal name B0N to B2N, B0P to B2P Wiring channel terminal name # 1 to #Q Row decoder # (1,1) to # (P, Q) Memory cell array CS-A A port control signal WE-A A port control signal CS-B B port control signal WE-B B port control signal

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】図形データで構成されたリーフセルと呼ば
れる機能単位をＣＡＤ(ＣomputerＡided Ｄesign)ツー
ルを用いて配置・結線することにより生成される半導体
集積回路において、リーフセル間の結線に必要な配線チ
ャネルがリーフセル内に設けられていることを特徴とす
る半導体集積回路。1. In a semiconductor integrated circuit generated by arranging and connecting a functional unit called a leaf cell composed of graphic data by using a CAD (Computer Aided Design) tool, a wiring channel required for connecting the leaf cells is provided. A semiconductor integrated circuit provided in a leaf cell. 【請求項２】図形データで構成されたリーフセルと呼ば
れる機能単位をＣＡＤ(ＣomputerＡided Ｄesign)ツー
ルを用いて配置・結線することにより生成される半導体
集積回路において、リーフセル間の結線に必要な配線チ
ャネルを予めリーフセル内に設け、上記のＣＡＤツール
を用いて該リーフセルの端子を上記の配線チャネルに接
続するのに必要な端子名を該配線チャネルに付与するこ
とを主要な特徴とする半導体集積回路の設計方法。2. In a semiconductor integrated circuit generated by arranging and connecting functional units called leaf cells composed of graphic data by using a CAD (Computer Aided Design) tool, a wiring channel required for connection between leaf cells is provided. Design of a semiconductor integrated circuit characterized in that it is provided in advance in a leaf cell and a terminal name necessary for connecting a terminal of the leaf cell to the wiring channel is given to the wiring channel by using the CAD tool. Method.