JPH0685628A - クロック断検出回路 - Google Patents
クロック断検出回路Info
- Publication number
- JPH0685628A JPH0685628A JP23685392A JP23685392A JPH0685628A JP H0685628 A JPH0685628 A JP H0685628A JP 23685392 A JP23685392 A JP 23685392A JP 23685392 A JP23685392 A JP 23685392A JP H0685628 A JPH0685628 A JP H0685628A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- clock
- detected
- clock signal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
- H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
Landscapes
- Manipulation Of Pulses (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【構成】被検出クロック信号１は、フリップフロップ４
によって被検出クロック信号２で保持され、１ビットカ
ウンタ６のクロック端子に入力される。１ビットカウン
タ６の出力は、信号５の低位レベルから高位レベルへの
遷移によって変化する交番信号７となる。交番信号７は
検出用クロック信号３によりフリップフロップ８で同期
化され、さらにフリップフロップ１０で遅延される。信
号９と信号１１は、排他的論理和回路１２で状態比較さ
れる。信号１または信号２が断した場合、信号５の遷移
が停止し信号７は固定レベルとなる。このとき信号９と
信号１１の状態が一致し、回路１２の出力１３は低位レ
ベルとなり被検出クロック信号の断状態を検出する。 【効果】クロック断検出回路を論理素子で構成でき、集
積回路によりクロック断検出回路を実現可能である。
によって被検出クロック信号２で保持され、１ビットカ
ウンタ６のクロック端子に入力される。１ビットカウン
タ６の出力は、信号５の低位レベルから高位レベルへの
遷移によって変化する交番信号７となる。交番信号７は
検出用クロック信号３によりフリップフロップ８で同期
化され、さらにフリップフロップ１０で遅延される。信
号９と信号１１は、排他的論理和回路１２で状態比較さ
れる。信号１または信号２が断した場合、信号５の遷移
が停止し信号７は固定レベルとなる。このとき信号９と
信号１１の状態が一致し、回路１２の出力１３は低位レ
ベルとなり被検出クロック信号の断状態を検出する。 【効果】クロック断検出回路を論理素子で構成でき、集
積回路によりクロック断検出回路を実現可能である。
Description
【０００１】
【産業上の利用分野】本発明は周波数の異なる２つの被
検出クロック信号と、前記２つのクロック信号のうち周
波数の低い被検出クロック信号と同一周波数の検出用ク
ロック信号の３つのクロック信号が入力するシステムに
おけるクロック断検出回路に関する。
検出クロック信号と、前記２つのクロック信号のうち周
波数の低い被検出クロック信号と同一周波数の検出用ク
ロック信号の３つのクロック信号が入力するシステムに
おけるクロック断検出回路に関する。
【０００２】
【従来の技術】従来、クロック断検出回路は一般的に、
単安定マルチバイブレータを使用し、単安定マルチバイ
ブレータの出力レベルが所定のレベルから遷移した事を
もってクロック信号入力が断した事を検出する回路が用
いられている。単安定マルチバイブレータを使用して回
路を構成する場合、断を監視するクロック信号の数に合
せて単安定マルチバイブレータが必要となる事で監視す
るクロック信号が増加するに従い回路規模が増加すると
いう第１の欠点がある。また、単安定マルチバイブレー
タは、回路の外部にコンデンサ、抵抗器というデジタル
論理素子以外の素子を使用するために、ゲートアレイ等
の論理素子を用いた集積回路には使用できないという第
２の欠点がある。
単安定マルチバイブレータを使用し、単安定マルチバイ
ブレータの出力レベルが所定のレベルから遷移した事を
もってクロック信号入力が断した事を検出する回路が用
いられている。単安定マルチバイブレータを使用して回
路を構成する場合、断を監視するクロック信号の数に合
せて単安定マルチバイブレータが必要となる事で監視す
るクロック信号が増加するに従い回路規模が増加すると
いう第１の欠点がある。また、単安定マルチバイブレー
タは、回路の外部にコンデンサ、抵抗器というデジタル
論理素子以外の素子を使用するために、ゲートアレイ等
の論理素子を用いた集積回路には使用できないという第
２の欠点がある。
【０００３】第１の欠点に対する対策として、特開昭６
３−２７８４１４号公報に示す例がある。
３−２７８４１４号公報に示す例がある。
【０００４】この従来例は、２つのクロック信号の一方
を他方のクロック信号で保持し、その保持結果を単安定
マルチバイブレータの入力信号とすることにより、監視
するクロック信号の数に対して必要な単安定マルチバイ
ブレータの数を少なくしている。
を他方のクロック信号で保持し、その保持結果を単安定
マルチバイブレータの入力信号とすることにより、監視
するクロック信号の数に対して必要な単安定マルチバイ
ブレータの数を少なくしている。
【０００５】
【発明が解決しようとする課題】上記従来例は、マルチ
バイブレータを使用しているという点からゲートアレイ
等の集積回路には使用することができない。
バイブレータを使用しているという点からゲートアレイ
等の集積回路には使用することができない。
【０００６】本発明は、２つの被検出クロック信号を、
２つの被検出クロック信号のうち周波数の低い一方と同
一周波数の検出用クロック信号により論理素子を使用し
て監視することで、集積回路で使用できるクロック断検
出回路を提供することを目的とする。
２つの被検出クロック信号のうち周波数の低い一方と同
一周波数の検出用クロック信号により論理素子を使用し
て監視することで、集積回路で使用できるクロック断検
出回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明のクロック断検出回路はフリップフロップに
て保持した被検出信号を１ビットカウンタのクロックと
し交番信号を作成し、検出クロック信号にて交番信号を
監視するように構成したものである。
に、本発明のクロック断検出回路はフリップフロップに
て保持した被検出信号を１ビットカウンタのクロックと
し交番信号を作成し、検出クロック信号にて交番信号を
監視するように構成したものである。
【０００８】
【作用】上記のクロック断検出回路は、交番信号の状態
を検出用クロック信号にて監視することで、論理素子の
みで回路を構成し、集積回路によりクロック断検出回路
を構成する事ができる。
を検出用クロック信号にて監視することで、論理素子の
みで回路を構成し、集積回路によりクロック断検出回路
を構成する事ができる。
【０００９】
【実施例】以下に本発明の実施例を図１及び図２により
説明する。
説明する。
【００１０】図１は本発明によるクロック断検出回路の
一実施例を示す構成のクロック図である。
一実施例を示す構成のクロック図である。
【００１１】図２は図１の実施例によるタイミングチャ
ートである。
ートである。
【００１２】図１において、１は被検出クロック信号
Ａ、２は１に比較して周波数の高い被検出クロック信号
Ｂ、３は１と同一周波数の検出用クロック信号である。
被検出クロック信号Ａは、フリップフロップ４によって
被検出クロック信号Ｂで保持され（信号ａ）、１ビット
カウンタ６のクロック端子に入力される。１ビットカウ
ンタ６の出力は、信号ａの低位レベルから高位レベルへ
の遷移によって変化する交番信号ｂとなる。交番信号ｂ
は３の検出用クロック信号によりフリップフロップ８で
同期化され（信号ｃ）、さらにフリップフロップ１０で
遅延される(信号ｄ)。信号ｃと信号ｄは、排他的論理和
回路１２で状態比較される。被検出クロック信号Ａまた
は被検出クロック信号Ｂが断した場合、信号ａの遷移が
停止し交番信号ｂは固定レベルとなる。このとき信号ｃ
と信号ｄの状態が一致し、排他的論理和回路１２の出力
１３（検出信号ｅ）は低位レベルとなり被検出クロック
信号の断状態を検出する。
Ａ、２は１に比較して周波数の高い被検出クロック信号
Ｂ、３は１と同一周波数の検出用クロック信号である。
被検出クロック信号Ａは、フリップフロップ４によって
被検出クロック信号Ｂで保持され（信号ａ）、１ビット
カウンタ６のクロック端子に入力される。１ビットカウ
ンタ６の出力は、信号ａの低位レベルから高位レベルへ
の遷移によって変化する交番信号ｂとなる。交番信号ｂ
は３の検出用クロック信号によりフリップフロップ８で
同期化され（信号ｃ）、さらにフリップフロップ１０で
遅延される(信号ｄ)。信号ｃと信号ｄは、排他的論理和
回路１２で状態比較される。被検出クロック信号Ａまた
は被検出クロック信号Ｂが断した場合、信号ａの遷移が
停止し交番信号ｂは固定レベルとなる。このとき信号ｃ
と信号ｄの状態が一致し、排他的論理和回路１２の出力
１３（検出信号ｅ）は低位レベルとなり被検出クロック
信号の断状態を検出する。
【００１３】
【発明の効果】以上説明したように本発明によればクロ
ック断検出回路を論理素子で構成でき、集積回路により
クロック断検出回路を実現可能である。
ック断検出回路を論理素子で構成でき、集積回路により
クロック断検出回路を実現可能である。
【図１】本発明によるクロック断検出回路の一実施例を
示すブロック図である。
示すブロック図である。
【図２】図１の実施例によるタイミングチャートであ
る。
る。
１…被検出クロック信号Ａ、２…被検出クロック信号
Ｂ、３…１と同一周波数の検出用クロック信号、４，
８，１０…フリップフロップ、６…１ビットカウンタ、
１２…排他的論理和回路。
Ｂ、３…１と同一周波数の検出用クロック信号、４，
８，１０…フリップフロップ、６…１ビットカウンタ、
１２…排他的論理和回路。
Claims (1)
- 【請求項１】周波数の異なる２つのクロック断被検出ク
ロック信号と、前記２つの被検出クロック信号のうち周
波数の低い被検出クロック信号と同一周波数の検出用ク
ロック信号の３つのクロック信号が入力するシステムに
おいて、２つの被検出クロック信号のうち周波数の低い
被検出クロック信号をデータ端子に入力し周波数の高い
被検出クロック信号をクロック端子に入力して、データ
端子に入力した被検出クロック信号をクロック端子に入
力した被検出クロック信号で保持するフリップフロップ
を設け、フリップフロップの出力を３つ目の検出用クロ
ック信号を用いて監視する事を特徴とするクロック断検
出回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23685392A JPH0685628A (ja) | 1992-09-04 | 1992-09-04 | クロック断検出回路 |
| KR1019930016357A KR940005068A (ko) | 1992-08-21 | 1993-08-21 | 시트처리장치와 이 장치와 결합된 팩시밀리 시스템 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23685392A JPH0685628A (ja) | 1992-09-04 | 1992-09-04 | クロック断検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685628A true JPH0685628A (ja) | 1994-03-25 |
Family
ID=17006775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23685392A Pending JPH0685628A (ja) | 1992-08-21 | 1992-09-04 | クロック断検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685628A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH088891A (ja) * | 1994-06-15 | 1996-01-12 | Nec Corp | 切替制御装置 |
-
1992
- 1992-09-04 JP JP23685392A patent/JPH0685628A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH088891A (ja) * | 1994-06-15 | 1996-01-12 | Nec Corp | 切替制御装置 |
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