JPH0685620A - Flip-flop circuit - Google Patents
Flip-flop circuitInfo
- Publication number
- JPH0685620A JPH0685620A JP4233227A JP23322792A JPH0685620A JP H0685620 A JPH0685620 A JP H0685620A JP 4233227 A JP4233227 A JP 4233227A JP 23322792 A JP23322792 A JP 23322792A JP H0685620 A JPH0685620 A JP H0685620A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- circuit
- flip
- input terminal
- flop circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明はフリップフロップ回路に
関し、特にセミカスタム型半導体集積回路により形成さ
れるフリップフロップ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flip-flop circuit, and more particularly to a flip-flop circuit formed by a semi-custom type semiconductor integrated circuit.
【0002】[0002]
【従来の技術】従来の、この種のフリップフロップ回路
は、図3に示されるように、データ入力端子58、クロ
ック入力端子59、データ出力端子60および61に対
応して、トランスファゲート17、18およびインバー
タ19、20を含むマスター側ラッチ回路合16と、ト
ランスファゲート22、23およびインバータ24、2
5を含むスレーブ側ラッチ回路21と、インバータ2
7、28を含むクロック・ドライバ回路26とを備えて
構成されている。2. Description of the Related Art A conventional flip-flop circuit of this type, as shown in FIG. 3, has transfer gates 17, 18 corresponding to a data input terminal 58, a clock input terminal 59, and data output terminals 60 and 61. And a master side latch circuit 16 including inverters 19 and 20, transfer gates 22 and 23, and inverters 24 and 2.
Slave side latch circuit 21 including 5 and inverter 2
And a clock driver circuit 26 including 7 and 28.
【0003】図3に示されるフリップフロップ回路を用
いて、単相クロックによるシフトレジスタ回路を構成し
た例が、図4のブロック図に示される。図4において、
2個のフリップフロップ回路29および30のクロック
入力端子は、シフトレジスタ自体のクロック入力端子6
3に共通接続され、また前段のフリップフロップ回路2
9のデータ入力端子は、シフトレジスタ自体のデータ入
力端子62に接続されている。フリップフロップ回路2
9のデータ出力端子は、後段のフリップフロップ回路3
0のデータ入力端子に接続され、フリップフロップ回路
30のデータ出力端子は、シフトレジスタの出力端子に
接続されている。なお、図4に示されるシフトレジスタ
の動作については一般によく知られており、また、本発
明の内容に直接関係することではないので、その説明は
省略する。FIG. 4 is a block diagram showing an example in which a shift register circuit using a single-phase clock is constructed by using the flip-flop circuit shown in FIG. In FIG.
The clock input terminals of the two flip-flop circuits 29 and 30 are the clock input terminals 6 of the shift register itself.
3 connected in common, and the flip-flop circuit 2 of the previous stage
The data input terminal 9 is connected to the data input terminal 62 of the shift register itself. Flip-flop circuit 2
The data output terminal 9 is connected to the flip-flop circuit 3 in the subsequent stage.
0 is connected to the data input terminal, and the data output terminal of the flip-flop circuit 30 is connected to the output terminal of the shift register. Note that the operation of the shift register shown in FIG. 4 is generally well known and is not directly related to the content of the present invention, so its explanation is omitted.
【0004】[0004]
【発明が解決しようとする課題】上述した従来のフリッ
プフロップ回路においては、図3に示されるように、ク
ロック信号に関する端子は、クロック入力端子59のみ
であるため、図4に示されるように単相クロックによる
シフトレジスタ回路を構成する場合に、フリップフロッ
プ回路29および30の、それぞれのフリップフロップ
回路のクロック入力端子は、上述したように、シフトレ
ジスタ回路のクロック入力端子63に共通接続されてい
るが、当該シフトレジスタ回路内において、後段のフリ
ップフロップ回路30のクロック入力端子に対する配線
長による負荷遅延が、前段のフリップフロップ回路29
のクロック入力端子に対する配線長による負荷遅延より
も大きい場合、前段のフリップフロップ回路29の出力
データの変化と後段のフリップフロップ回路30の入力
クロックが競合して、後段のフリップフロップ回路30
においては、データのホールド・タイムに不足が生じ、
シフトレジスタ回路が誤動作するという欠点がある。In the conventional flip-flop circuit described above, as shown in FIG. 3, since the only terminal related to the clock signal is the clock input terminal 59, the single terminal as shown in FIG. When configuring a shift register circuit using a phase clock, the clock input terminals of the flip-flop circuits 29 and 30 are commonly connected to the clock input terminal 63 of the shift register circuit, as described above. However, in the shift register circuit, the load delay due to the wiring length with respect to the clock input terminal of the flip-flop circuit 30 in the subsequent stage is caused by the flip-flop circuit 29 in the preceding stage
If the load delay due to the wiring length with respect to the clock input terminal is larger, the change in the output data of the front-stage flip-flop circuit 29 and the input clock of the rear-stage flip-flop circuit 30 compete with each other, and the rear-stage flip-flop circuit 30.
In, the data hold time becomes insufficient,
There is a drawback that the shift register circuit malfunctions.
【0005】また、セミカスタム型半導体集積回路にお
いては、前述のクロック入力端子に対する配線がコンピ
ュータによる自動配線により行われているために、予め
配線長を予測して上述の誤動作を防止することが困難で
あり、且つ、当該配線は幾つもの分岐を有しているため
に、配線長を調整する修正が困難であるという欠点があ
る。Further, in the semi-custom type semiconductor integrated circuit, it is difficult to predict the wiring length in advance and prevent the above-mentioned malfunction because the wiring for the clock input terminal is automatically performed by the computer. In addition, since the wiring has many branches, there is a drawback that it is difficult to correct the wiring length.
【0006】[0006]
【課題を解決するための手段】本発明のフリップフロッ
プ回路は、セミカスタム型半導体集積回路により形成さ
れるフリップフロップ回路において、所定のクロック入
力端子を介して外部より入力されるクロック信号に対応
して、当該クロック信号と同相または逆相のクロック信
号を外部に出力するクロック出力端子を、前記クロック
入力端子とは別に備えることを特徴としている。なお、
本発明のフリップフロップ回路は、所定のデータ入力端
子に対応するマスター側ラッチ回路と、所定の一対のデ
ータ出力端子に対応するスレーブ側ラッチ回路と、前記
クロック入力端子を介して入力されるクロック信号を受
けて前記マスター側ラッチ回路および前記スレーブ側ラ
ッチ回路に供給するクロック・ドライバ回路とを備え、
前記クロック・ドライバ回路の出力端を前記クロック出
力端子に接続して構成してもよい。A flip-flop circuit of the present invention is a flip-flop circuit formed by a semi-custom type semiconductor integrated circuit, which corresponds to a clock signal input from the outside through a predetermined clock input terminal. In addition to the clock input terminal, a clock output terminal for outputting a clock signal having the same or opposite phase to the clock signal to the outside is provided separately from the clock input terminal. In addition,
A flip-flop circuit of the present invention is a master side latch circuit corresponding to a predetermined data input terminal, a slave side latch circuit corresponding to a predetermined pair of data output terminals, and a clock signal input via the clock input terminal. And a clock driver circuit that receives and supplies the master side latch circuit and the slave side latch circuit,
An output terminal of the clock driver circuit may be connected to the clock output terminal.
【0007】[0007]
【実施例】次に、本発明について図面を参照して説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings.
【0008】図1は本発明の一実施例を示すブロック図
である。図1に示されるように、本実施例は、データ入
力端子51、クロック入力端子52、データ出力端子5
3、54およびクロック出力端子55に対応して、トラ
ンスファゲート2および3、インバータ4および5を含
むマスター側ラッチ回路1と、トランスファゲート7お
よび8、インバータ9および10を含むスレーブ側ラッ
チ回路6と、インバータ12および13を含み、トラン
スファゲート2、3、7および8を駆動するクロック・
ドライバ回路11とを備えて構成される。また、図2
は、本実施例によるフリップフロップ回路14および1
5を用いて構成された単相クロックのシフトレジスタ回
路を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the present invention. As shown in FIG. 1, this embodiment has a data input terminal 51, a clock input terminal 52, and a data output terminal 5.
A master-side latch circuit 1 including transfer gates 2 and 3, inverters 4 and 5, and a slave-side latch circuit 6 including transfer gates 7 and 8 and inverters 9 and 10 corresponding to 3, 54 and a clock output terminal 55. , A clock which includes inverters 12 and 13 and drives transfer gates 2, 3, 7 and 8.
And a driver circuit 11. Also, FIG.
Are flip-flop circuits 14 and 1 according to the present embodiment.
6 is a block diagram showing a single-phase clock shift register circuit configured by using FIG.
【0009】図1により明らかなように、本発明の従来
例との相違点は、インバータ12および13を介してク
ロック・ドライバ回路11より出力されるクロック信号
を、外部に出力するためのクロック出力端子55が新た
に設けられていることである。それ以外のフリップフロ
ップ回路自体の構成および動作は、従来例と全く同様で
ある。このように、クロック出力端子を設けることによ
り、図2に示される単相クロックのシフトレジスタ回路
を構成する場合に、当該シフトレジスタ回路における誤
動作が回避されるという効果が得られる。以下、図2の
シフトレジスタ回路の動作について説明する。As is apparent from FIG. 1, the difference from the conventional example of the present invention is that the clock signal output from the clock driver circuit 11 via the inverters 12 and 13 is output to the outside. That is, the terminal 55 is newly provided. Other than that, the configuration and operation of the flip-flop circuit itself are exactly the same as those of the conventional example. By providing the clock output terminal in this manner, when the single-phase clock shift register circuit shown in FIG. 2 is configured, it is possible to obtain the effect of avoiding a malfunction in the shift register circuit. The operation of the shift register circuit shown in FIG. 2 will be described below.
【0010】図2において、クロック入力端子56より
入力されるクロック信号は、配線101を経由してフリ
ップフロップ回路15のクロック入力端子52(図1参
照)に入力される。フリップフロップ回路15において
は、このクロック信号の立ち上がり変化を介して、フリ
ップフロップ回路14より出力されるデータ信号がセッ
トされ、続いてフリップフロップ回路15内のクロック
・ドライバ11(図1参照)を経由して出力されるクロ
ック信号が、フリップフロップ回路15のクロック出力
端子55(図1参照)より出力されて、配線102を経
由してフリップフロップ回路14のクロック入力端子5
2(図1参照)に入力される。フリップフロップ回路1
4においては、このクロック信号を受けて、シフトレジ
スタのデータ入力端子56より入力されるデータ信号が
当該フリップフロップ14内にセットされる。In FIG. 2, the clock signal input from the clock input terminal 56 is input to the clock input terminal 52 (see FIG. 1) of the flip-flop circuit 15 via the wiring 101. In the flip-flop circuit 15, the data signal output from the flip-flop circuit 14 is set through this rising change of the clock signal, and then the data signal is passed through the clock driver 11 (see FIG. 1) in the flip-flop circuit 15. Output from the clock output terminal 55 of the flip-flop circuit 15 (see FIG. 1) and the clock input terminal 5 of the flip-flop circuit 14 via the wiring 102.
2 (see FIG. 1). Flip-flop circuit 1
In 4, the data signal input from the data input terminal 56 of the shift register is set in the flip-flop 14 in response to this clock signal.
【0011】このように、前段ならびに後段の関係で隣
接する二つのフリップフロップ回路14および15にお
いて、クロック信号の立ち上がり変化を介して、それぞ
れのフリップフロップ回路において入力データ信号がセ
ットされる際には、当該クロック信号が先ず後段のフリ
ップフロップ回路15に入力され、続いて配線102を
経由し、当該配線102の負荷遅延分遅れて前段のフリ
ップフロップ回路14に入力される。このために、前段
のフリップフロップ回路14においてセットされて出力
されるデータ信号は、後段のフリップフロップ回路15
において入力データ信号がセットされて、十分のホール
ド・タイムが確保された状態において変化する。従っ
て、後段のフリップフロップ回路15においては、デー
タ信号のホールド・タイム不足という事態を生じるとい
うことはなくなり、シフトレジスタ回路の誤動作が防止
される。As described above, in the two flip-flop circuits 14 and 15 which are adjacent to each other in the preceding stage and the succeeding stage, when the input data signal is set in each flip-flop circuit through the rising change of the clock signal. , The clock signal is first input to the flip-flop circuit 15 in the subsequent stage, then passes through the wiring 102, and is input to the flip-flop circuit 14 in the previous stage after a delay of the load delay of the wiring 102. Therefore, the data signal that is set and output in the front-stage flip-flop circuit 14 is output to the rear-stage flip-flop circuit 15.
At, the input data signal is set and changes in a state where a sufficient hold time is secured. Therefore, in the flip-flop circuit 15 in the subsequent stage, the situation where the hold time of the data signal is insufficient does not occur, and malfunction of the shift register circuit is prevented.
【0012】また、配線102の配線長が伸びることに
より、フリップフロップ回路15のクロック入力端子に
対する配線の負荷遅延が大きくなっても、データ信号の
ホールド・タイムに対しては余裕が大きくなる方向にあ
るため、セミカスタム型半導体集積回路における自動配
線においては、当該配線長を気にするこ必要はなく、ま
た予め配線長を予測する必要もない。そして、更に、配
線102は、前段のフリップフロップ回路14のクロッ
ク入力端子と、後段のフリップフロップ回路15のクロ
ック出力端子とを接続するのみであり、他に分岐が存在
しないため、配線長を調整する修正を容易に行うことが
できる。Further, even if the load length of the wiring with respect to the clock input terminal of the flip-flop circuit 15 increases due to the increase in the wiring length of the wiring 102, the margin for the hold time of the data signal tends to increase. Therefore, in the automatic wiring in the semi-custom type semiconductor integrated circuit, it is not necessary to care about the wiring length and it is not necessary to predict the wiring length in advance. Further, the wiring 102 only connects the clock input terminal of the front stage flip-flop circuit 14 and the clock output terminal of the rear stage flip-flop circuit 15, and there is no other branch, so the wiring length is adjusted. Can be easily corrected.
【0013】なお、上記の説明によるフリップフロップ
回路においては、図1に示されるように、クロック出力
端子55が、クロック入力端子52に対して、インバー
タ12および13を含むクロック・ドライバ回路11を
経由して接続されているが、これによることなく、クロ
ック出力端子55が、クロック入力端子52に直接接続
されたり、または別途、遅延回路を経由して接続される
ようにしても同様の効果が得られる。In the flip-flop circuit described above, as shown in FIG. 1, the clock output terminal 55 is connected to the clock input terminal 52 via the clock driver circuit 11 including the inverters 12 and 13. However, the same effect can be obtained even if the clock output terminal 55 is directly connected to the clock input terminal 52 or is separately connected via a delay circuit. To be
【0014】また、更に上記の説明による単相クロック
のシフトレジスタ回路は、2組のフリップフロップ回路
により構成されたシフトレジスタを例としているが、ク
ロック端子に対する配線が同様であるものとすれば、こ
れによることなく、幾段のシフトレジスタ回路であって
も同様の効果が得られる。Further, the single-phase clock shift register circuit according to the above description is exemplified by a shift register composed of two sets of flip-flop circuits, but if the wiring for the clock terminal is the same, The same effect can be obtained regardless of the number of stages of shift register circuits without this.
【0015】[0015]
【発明の効果】以上説明したように、本発明のフリップ
フロップ回路は、クロック入力端子に入力されるクロッ
ク信号に対応する特定のクロック信号を出力するクロッ
ク出力端子を設けることにより、前段および後段の関係
において隣接するフリップフロップ回路を含み、後段の
フリップフロップ回路のクロック出力端子より出力され
るクロック信号を、前段のフリップフロップ回路のクロ
ック入力端子に入力するように構成されるシフトレジス
タに適用されて、当該シフトレジスタの誤動作を防止す
ることができるという効果がある。As described above, the flip-flop circuit of the present invention is provided with the clock output terminal for outputting a specific clock signal corresponding to the clock signal input to the clock input terminal. Applied to a shift register configured to input the clock signal output from the clock output terminal of the subsequent flip-flop circuit to the clock input terminal of the previous flip-flop circuit in relation to each other. Therefore, there is an effect that the malfunction of the shift register can be prevented.
【0016】また、各フリップフロップのクロック端子
間の配線長が長大となる状態においても、セミカスタム
型半導体集積回路においては、自動配線による配線長を
気にする必要がなく、また予め配線長を予測する必要が
なくなるという効果がある。Further, even in the state where the wiring length between the clock terminals of each flip-flop is long, in the semi-custom type semiconductor integrated circuit, it is not necessary to pay attention to the wiring length by the automatic wiring, and the wiring length is set in advance. This has the effect of eliminating the need for prediction.
【0017】更に、各フリップフロップ回路のクロック
入力端子およびクロック出力端子に対する配線が、各フ
リップフロップ回路のクロック入力端子とクロック出力
端子とを接続するだけの配線であるため分岐が介在せ
ず、従って、配線長を調整する修正を容易に行うことが
できるという効果がある。Furthermore, since the wirings for the clock input terminal and the clock output terminal of each flip-flop circuit are the wirings only connecting the clock input terminal and the clock output terminal of each flip-flop circuit, there is no branching, so that Therefore, there is an effect that the correction for adjusting the wiring length can be easily performed.
【図1】本発明の一実施例を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of the present invention.
【図2】本実施例により構成されるシフトレジスタを示
すブロック図である。FIG. 2 is a block diagram showing a shift register configured according to this embodiment.
【図3】従来例を示す回路図である。FIG. 3 is a circuit diagram showing a conventional example.
【図4】従来例により構成されるシフトレジスタを示す
ブロック図である。FIG. 4 is a block diagram showing a shift register configured by a conventional example.
1、16 マスター側ラッチ回路 2、3、7、8、17、18、22、23 トランス
ファゲート 4、5、9、10、12、13、19、20、24、2
5、27、28 インバータ 6、21 スレーブ側ラッチ回路 11、26 クロック・ドライバ回路 14、15、29、30 フリップフロップ回路1, 16 Master side latch circuit 2, 3, 7, 8, 17, 18, 22, 23 Transfer gate 4, 5, 9, 10, 12, 13, 19, 20, 24, 2
5, 27, 28 Inverter 6, 21 Slave side latch circuit 11, 26 Clock driver circuit 14, 15, 29, 30 Flip-flop circuit
Claims (2)
成されるフリップフロップ回路において、所定のクロッ
ク入力端子を介して外部より入力されるクロック信号に
対応して、当該クロック信号と同相または逆相のクロッ
ク信号を外部に出力するクロック出力端子を、前記クロ
ック入力端子とは別に備えることを特徴とするフリップ
フロップ回路。1. A flip-flop circuit formed by a semi-custom type semiconductor integrated circuit, which corresponds to a clock signal input from the outside through a predetermined clock input terminal, and which is in-phase or anti-phase with the clock signal. A flip-flop circuit comprising a clock output terminal for outputting a signal to the outside, separately from the clock input terminal.
ー側ラッチ回路と、所定の一対のデータ出力端子に対応
するスレーブ側ラッチ回路と、前記クロック入力端子を
介して入力されるクロック信号を受けて前記マスター側
ラッチ回路および前記スレーブ側ラッチ回路に供給する
クロック・ドライバ回路とを備えて構成され、前記クロ
ック・ドライバ回路の出力端が前記クロック出力端子に
接続される請求項1記載のフリップフロップ回路。2. A master side latch circuit corresponding to a predetermined data input terminal, a slave side latch circuit corresponding to a predetermined pair of data output terminals, and a clock signal input through the clock input terminal. The flip-flop circuit according to claim 1, further comprising: a clock driver circuit that supplies the master-side latch circuit and the slave-side latch circuit, wherein an output end of the clock driver circuit is connected to the clock output terminal. .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4233227A JPH0685620A (en) | 1992-09-01 | 1992-09-01 | Flip-flop circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4233227A JPH0685620A (en) | 1992-09-01 | 1992-09-01 | Flip-flop circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0685620A true JPH0685620A (en) | 1994-03-25 |
Family
ID=16951751
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4233227A Withdrawn JPH0685620A (en) | 1992-09-01 | 1992-09-01 | Flip-flop circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0685620A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006279621A (en) * | 2005-03-30 | 2006-10-12 | Yamaha Corp | Sequential circuit |
US8854033B2 (en) | 2010-06-04 | 2014-10-07 | Denso Corporation | Current sensor, inverter circuit, and semiconductor device having the same |
-
1992
- 1992-09-01 JP JP4233227A patent/JPH0685620A/en not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006279621A (en) * | 2005-03-30 | 2006-10-12 | Yamaha Corp | Sequential circuit |
US8854033B2 (en) | 2010-06-04 | 2014-10-07 | Denso Corporation | Current sensor, inverter circuit, and semiconductor device having the same |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3183260B2 (en) | Scan flip-flop circuit | |
US5748018A (en) | Data transfer system for an integrated circuit, capable of shortening a data transfer cycle | |
JP3374919B2 (en) | Circuit device for converting a serial data signal to a parallel data signal | |
JPH0685620A (en) | Flip-flop circuit | |
JPH11340794A (en) | Master-slave type flip-flop circuit | |
JPH0645879A (en) | Flip flop | |
JPH05206792A (en) | Flip-flop circuit | |
JPH05325586A (en) | Semiconductor integrated circuit and flip-flop | |
US5442801A (en) | Arithmetic and logic unit | |
JPH04306013A (en) | Latch circuit device | |
JP2001257566A (en) | Latch circuit with enable function | |
JPH0273713A (en) | Clock line buffer circuit for semiconductor integrated circuit | |
JP2735268B2 (en) | LSI output buffer | |
JPH05152904A (en) | Semiconductor device | |
JP3084856B2 (en) | Bidirectional buffer circuit | |
JP2964799B2 (en) | Semiconductor integrated circuit | |
JPH05259824A (en) | Semiconductor logic integrated circuit | |
JPH04304014A (en) | Flip-flop circuit | |
JPH04243313A (en) | Flip-flop | |
JPH01177116A (en) | Clock circuit and microprocessor | |
JPH05128889A (en) | Shift register | |
JPH0766695A (en) | Synchronous sequence circuit | |
JPH065705A (en) | Semiconductor integrated circuit | |
JPS62266645A (en) | Serial interface circuit | |
JPH06139790A (en) | Logic circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |