JPH0645879A - Flip flop - Google Patents
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- JPH0645879A JPH0645879A JP4197108A JP19710892A JPH0645879A JP H0645879 A JPH0645879 A JP H0645879A JP 4197108 A JP4197108 A JP 4197108A JP 19710892 A JP19710892 A JP 19710892A JP H0645879 A JPH0645879 A JP H0645879A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、高速動作を要求される
半導体集積回路（ＩＣまたはＬＳＩ）におけるフリップ
フロップに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flip-flop in a semiconductor integrated circuit (IC or LSI) which is required to operate at high speed.
【０００２】[0002]
【従来の技術】近年、高パフォーマンスが要求されるＬ
ＳＩにおいては、高速動作の要求に応じた設計が必要と
なる。この要求に答えるために、従来の組み合わせ論理
回路において、２つのデータのいずれか一方を選択し
て、フリップフロップ（以下、単にＦ／Ｆという）に取
り込むような場合は、例えば図５に示す構成の論理回路
が用いられていた。2. Description of the Related Art In recent years, L which requires high performance
In SI, a design that meets the demand for high-speed operation is required. In order to meet this request, in the conventional combinational logic circuit, when either one of the two data is selected and taken into a flip-flop (hereinafter, simply referred to as F / F), for example, the configuration shown in FIG. The logic circuit of was used.
【０００３】図５は、従来の半導体集積回路の一構成例
を示す回路図である。FIG. 5 is a circuit diagram showing a configuration example of a conventional semiconductor integrated circuit.
【０００４】同図に示すように、この半導体集積回路
は、クロックドインバータ１，２及びインバータ３，４
で構成されるマルチプレクサと、Ｆ／Ｆ５とで構成され
ている。クロックドインバータ１，２にそれぞれ入力し
たデータＤａ，Ｄｂは、イネーブル信号ｅｉ及びその反
転信号ｅｈにより、そのいずれか一方が選択され、イン
バータ４を介してＦ／Ｆ５へ取り込まれるようになって
いる。ここで、クロックドインバータ１の内部構成を示
す回路図を図６に示す。As shown in the figure, this semiconductor integrated circuit has clocked inverters 1 and 2 and inverters 3 and 4.
And a F / F5. One of the data Da and Db input to the clocked inverters 1 and 2 is selected by the enable signal ei and its inverted signal eh, and is taken into the F / F 5 via the inverter 4. . Here, a circuit diagram showing the internal configuration of the clocked inverter 1 is shown in FIG.
【０００５】図６において、このクロックドインバータ
１は、Ｐ−ＭＯＳ１ａ，１ｂ及びＮ−ＭＯＳ１ｃ，１ｄ
で構成されている。Ｐ−ＭＯＳ１ａのゲートにはイネー
ブル信号ｅｉが、またＮ−ＭＯＳ１ｄのゲートにはイネ
ーブル信号ｅｉの反転信号ｅｈがそれぞれ供給され、Ｐ
−ＭＯＳ１ｂ及びＮ−ＭＯＳ１ｃのゲートにはデータＤ
ａが供給されるようになっている。そして、Ｐ−ＭＯＳ
１ｂ及びＮ−ＭＯＳ１ｃのドレインが出力信号ｆ用の出
力端になっている。なお、クロックドインバータ２にお
いては、Ｐ−ＭＯＳ１ａに供給される信号ｅｉに代えて
信号ｅｈが、またＮ−ＭＯＳ１ｄに供給される信号ｅｈ
に代えて信号ｅｉが供給されるほか、クロックドインバ
ータ１と同様の構成となっている。In FIG. 6, the clocked inverter 1 includes P-MOSs 1a and 1b and N-MOSs 1c and 1d.
It is composed of. The enable signal ei is supplied to the gate of the P-MOS 1a, and the inverted signal eh of the enable signal ei is supplied to the gate of the N-MOS 1d.
Data D is applied to the gates of -MOS1b and N-MOS1c.
a is supplied. And P-MOS
The drains of 1b and the N-MOS 1c are output terminals for the output signal f. In the clocked inverter 2, the signal eh is supplied to the N-MOS 1d instead of the signal ei supplied to the P-MOS 1a.
Instead of being supplied with the signal ei, it has the same configuration as the clocked inverter 1.
【０００６】図７は、Ｆ／Ｆ５の内部構成を示す回路図
である。FIG. 7 is a circuit diagram showing the internal structure of the F / F 5.
【０００７】このＦ／Ｆ５は、図７に示すようにクロッ
クドインバータ５ａ，５ｂ，５ｃ，５ｄ及びインバータ
５ｅ，５ｆ，５ｇで構成され、クロックドインバータ５
ｂ及びインバータ５ｅと、クロックドインバータ５ｄ及
びインバータ５ｆとがラッチ回路を構成している。そし
て、クロックドインバータ５ａの入力側にデータ入力端
子Ｄが接続され、インバータ５ｇの出力側に出力端子Ｑ
が接続されている。なお、クロックドインバータ５ａ，
５ｂ，５ｃ及びインバータ５ｅでマスター部が、またク
ロックドインバータ５ｄ及びインバータ５ｆ，５ｇでス
レーブ部がそれそれ構成されている。The F / F 5 is composed of clocked inverters 5a, 5b, 5c, 5d and inverters 5e, 5f, 5g as shown in FIG.
b and the inverter 5e, and the clocked inverter 5d and the inverter 5f form a latch circuit. The data input terminal D is connected to the input side of the clocked inverter 5a, and the output terminal Q is connected to the output side of the inverter 5g.
Are connected. The clocked inverter 5a,
5b and 5c and the inverter 5e constitute a master unit, and the clocked inverter 5d and inverters 5f and 5g constitute a slave unit.
【０００８】また、これらクロックドインバータ５ａ〜
５ｄに供給される制御信号ＣＰ，ＣＰＮの生成回路は、
図８に示すように、クロックＣＫが入力される縦続接続
されたインバータ６ａ，６ｂで構成されている。Further, these clocked inverters 5a ...
The generation circuit of the control signals CP and CPN supplied to 5d is
As shown in FIG. 8, the inverters 6a and 6b are connected in cascade to receive the clock CK.
【０００９】以上のように構成される半導体集積回路
の、クロックＣＫが“Ｈ”レベルとなるアクティブな動
作は、イネーブル信号ｅｉが“Ｌ”レベルのときはデー
タＤａが、また“Ｈ”レベルのときはデータｂがそれぞ
れ選択される。選択されたデータがＦ／Ｆ５に取り込ま
れ、Ｆ／Ｆ５は、図１０に示す動作真理値表に基づいて
動作する。In the active operation of the semiconductor integrated circuit configured as described above, in which the clock CK is at "H" level, the data Da is at "H" level when the enable signal ei is at "L" level. At this time, the data b is selected. The selected data is taken into the F / F 5, and the F / F 5 operates based on the operation truth table shown in FIG.
【００１０】[0010]
【発明が解決しようとする課題】しかしながら、上記構
成の半導体集積回路では、例えばデータＤｂが選択され
てＦ／Ｆ５に取り込む場合において、図９のタイミング
チャートに示すように、データＤｂにおけるＡデータを
Ｆ／Ｆ５内に取り込むためには、Ｆ／Ｆ５のセットアッ
プ時間ｍに、マルチプレクサのディレイ時間ｎ（クロッ
クドインバータ１及びインバータ４のデレィ時間）を加
えた時間Ｚ以前にＡデータを確定する必要がある。間に
合わない場合は誤ったＢデータを取り込んでしまい誤動
作となってしなう。このように時間Ｚ以前にＡデータを
確定する必要がある点が高速動作を行う上で妨げになっ
ていた。However, in the semiconductor integrated circuit having the above configuration, for example, when the data Db is selected and fetched into the F / F5, as shown in the timing chart of FIG. In order to capture in the F / F5, it is necessary to determine the A data before the time Z which is the setup time m of the F / F5 plus the delay time n (delay time of the clocked inverter 1 and the inverter 4) of the multiplexer. is there. If it is not in time, wrong B data will be taken in and no malfunction will occur. As described above, the point that the A data needs to be determined before the time Z has been an obstacle to the high speed operation.
【００１１】さらに、データＤａあるいはデータＤｂを
選択するイネーブル信号ｅｉはデータＡよりも更に前に
確定していなくてはならず、制御が複雑化するという問
題もあった。Further, the enable signal ei for selecting the data Da or the data Db must be determined before the data A, which causes a problem that the control becomes complicated.
【００１２】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、高速動作が可
能となり、しかもデータの選択制御を簡単に行えるＦ／
Ｆを提供することである。The present invention has been made to solve the above-mentioned conventional problems, and an object of the present invention is to realize an F / F which enables high-speed operation and can easily control data selection.
Is to provide F.
【００１３】[0013]
【課題を解決するための手段】上記目的を達成するため
に、第１の発明の特徴は、クロックに同期して入力デー
タを取り込むマスター部と、該マスター部の出力データ
を前記クロックに同期した所定のタイミングで取り込む
スレーブ部とを備えたフリップフロップにおいて、前記
マスター部は、異なる複数の入力データのうち所定デー
タを選択し、該所定データを前記スレーブの出力データ
として前記スレーブ部へ供給する選択手段を備えたこと
を特徴とする。In order to achieve the above object, a feature of the first invention is that a master unit for taking in input data in synchronization with a clock and output data of the master unit for synchronizing with the clock. In a flip-flop provided with a slave unit that takes in at a predetermined timing, the master unit selects predetermined data from a plurality of different input data and supplies the predetermined data to the slave unit as output data of the slave. It is characterized by having means.
【００１４】第２の発明の特徴は、第１の発明における
前記選択手段が、トライステート回路で構成すると共
に、該トライステート回路を制御する制御信号が前記ク
ロックの上位または下位レベルの期間中その値を保持す
るように構成にしたことをを特徴とする。A feature of the second invention is that the selecting means in the first invention comprises a tri-state circuit, and a control signal for controlling the tri-state circuit is provided during an upper or lower level period of the clock. It is characterized in that it is configured to hold a value.
【００１５】[0015]
【作用】上述の如き構成の第１の発明によれば、マスタ
ー部内に設けられた選択手段が、入力データを選択する
データ選択機能を果たすため、Ｆ／Ｆは、本来のフリッ
プフロップ機能とデータ選択機能とを合わせ持つことに
なる。これにより、入力データを取り込む際のディレイ
時間は、フリップフロップのセットアップ時間だけ考慮
すればよくなる。また、トライステート回路を制御する
制御信号は、次のクロックの立上がり前に確定すればよ
くなる。これにより、データの選択制御を簡単に行え
る。According to the first aspect of the invention as described above, since the selecting means provided in the master section performs the data selecting function of selecting the input data, the F / F is the original flip-flop function and the data. It will also have a selection function. As a result, the delay time for fetching the input data only needs to be considered for the flip-flop setup time. Further, the control signal for controlling the tri-state circuit may be determined before the rising edge of the next clock. This makes it easy to control the selection of data.
【００１６】第２の発明によれば、イネーブル信号は、
クロックの上位または下位レベルの期間中その値が保持
されるので、この期間にイネーブル信号が変化しても問
題はなくなる。According to the second invention, the enable signal is
Since the value is held during the upper or lower level of the clock, there is no problem even if the enable signal changes during this period.
【００１７】[0017]
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は、本発明の第１の実施例を示すＦ／Ｆの回
路図である。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a circuit diagram of an F / F showing a first embodiment of the present invention.
【００１８】図１に示すが如く、このＦ／Ｆは、データ
を選択するマルチプレクサ機能を備えたＦ／Ｆであり、
該マルチプレクサ機能を備えたマスター部は、データＤ
ａ，Ｄｂがそれぞれ供給されるクロックドインバータ５
１，５２と、その出力側に接続されたクロックドインバ
ータ５３，５４と、該クロックドインバータ５１，５３
間に接続されクロックドインバータ５５及びインバータ
５６から成るラッチ回路と、該クロックドインバータ５
２，５４間に接続されクロックドインバータ５７及びイ
ンバータ５８から成るラッチ回路とで構成されている。As shown in FIG. 1, this F / F is an F / F having a multiplexer function for selecting data.
The master unit having the multiplexer function is provided with the data D
Clocked inverter 5 to which a and Db are respectively supplied
1, 52, clocked inverters 53, 54 connected to the output side thereof, and the clocked inverters 51, 53
A latch circuit connected between the clocked inverter 55 and the inverter 56, and the clocked inverter 5
The latch circuit is composed of a clocked inverter 57 and an inverter 58, which is connected between 2 and 54.
【００１９】また、スレーブ部は、クロックドインバー
タ５９及びインバータ６０から成るラッチ回路と、その
出力側に接続された出力データＱ出力用のインバータ６
１とで構成されている。The slave section includes a latch circuit composed of a clocked inverter 59 and an inverter 60, and an output data Q output inverter 6 connected to the output side thereof.
It is composed of 1 and 1.
【００２０】クロックドインバータ５１，５２，５５，
５７，５９は制御信号ＣＰ及びその反転信号ＣＰＮで制
御され、クロックドインバータ５３は制御信号ＣＡ及び
その反転信号ＣＡＮで制御される。また、クロックドイ
ンバータ５４は、制御信号ＣＢ及びその反転信号ＣＢＮ
で制御される。Clocked inverters 51, 52, 55,
57 and 59 are controlled by the control signal CP and its inverted signal CPN, and the clocked inverter 53 is controlled by the control signal CA and its inverted signal CAN. The clocked inverter 54 also controls the control signal CB and its inverted signal CBN.
Controlled by.
【００２１】図２は、上記クロックドインバータに供給
する制御信号を生成する制御信号生成回路の回路図であ
る。FIG. 2 is a circuit diagram of a control signal generation circuit for generating a control signal to be supplied to the clocked inverter.
【００２２】この制御信号生成回路は、インバータ７
１，７２，７３，７４，７５及び２入力ＮＯＲゲート７
６，７７で構成されている。インバータ７１の出力側に
は、インバータ７３の入力側及びＮＯＲゲート７６，７
７の一方の入力側が接続され、さらにインバータ７２の
出力側がＮＯＲゲート７６の他方の入力側に接続されて
いる。また、インバータ７２の入力側はＮＯＲゲート７
７の他方の入力側に接続され、ＮＯＲゲート７６，７７
の出力側が、インバータ７４，７５の入力側にそれぞれ
接続されている。そして、クロックＣＫがインバータ７
１に、イネーブル信号（制御信号）ｅｉがインバータ７
２にそれぞれ供給され、インバータ７１の出力側から制
御信号ＣＰＮが、またインバータ７３の出力側から制御
信号ＣＰがそれぞれ出力されるようになっている。さら
に、ＮＯＲゲート７６，７７の出力側から制御信号ＣＡ
Ｎ，ＣＢＮがそれぞれ出力され、インバータ７４，７５
の出力側から制御信号ＣＡ，ＣＢがそれぞれ出力される
ようになっている。This control signal generating circuit is composed of an inverter 7
1, 72, 73, 74, 75 and 2-input NOR gate 7
It is composed of 6,77. The output side of the inverter 71 is connected to the input side of the inverter 73 and the NOR gates 76, 7
One input side of 7 is connected, and the output side of the inverter 72 is connected to the other input side of the NOR gate 76. The input side of the inverter 72 is the NOR gate 7
NOR gates 76, 77 connected to the other input side of
The output side of is connected to the input sides of the inverters 74 and 75, respectively. The clock CK is the inverter 7
1, the enable signal (control signal) ei is the inverter 7
The control signal CPN is output from the output side of the inverter 71, and the control signal CP is output from the output side of the inverter 73. Further, the control signal CA is output from the output side of the NOR gates 76 and 77.
N and CBN are output respectively, and the inverters 74 and 75 are output.
The control signals CA and CB are respectively output from the output side of.
【００２３】図１の回路によれば、データＤａは、クロ
ックドインバータ５１を介してクロックドインバータ５
５及びインバータ５６でラッチされ、同様にデータＤｂ
は、クロックドインバータ５２を介してクロックドイン
バータ５７及びインバータ５８でラッチされる。そし
て、ラッチされたデータＤａ，Ｄｂは、クロックドイン
バータ５３，５４によりそのいずれか一方が選択され、
その選択結果がクロックドインバータ５９，６０に取り
込まれた後、インバータ６１を介して出力データＱとし
て出力される。According to the circuit of FIG. 1, the data Da is transferred to the clocked inverter 5 via the clocked inverter 51.
5 and the inverter 56, and similarly data Db
Are latched by the clocked inverter 57 and the inverter 58 via the clocked inverter 52. Then, one of the latched data Da and Db is selected by the clocked inverters 53 and 54,
The selection result is fetched by the clocked inverters 59 and 60, and then output as output data Q via the inverter 61.
【００２４】より具体的に説明すると、クロックＣＫの
後半（“Ｌ”レベル）で、データＤａ，Ｄｂ共に各ラッ
チ回路にそれぞれ取り込む。そして、クロックの前半
（“Ｈ”レベル）で且つイネーブル信号ｅｉが“Ｌ”レ
ベルの時には、制御信号ＣＡが活性化され、データＤａ
が出力データＱとして出力される。また、クロックの前
半（“Ｈ”レベル）で且つイネーブル信号ｅｉが“Ｈ”
レベルの時には、制御信号ＣＢが活性化され、データＤ
ｂが出力データＱとして出力される。例えばイネーブル
信号ｅｉが“Ｌ”レベルから“Ｈ”レベルに変化し、デ
ータＤｂが選択される場合のタイミング例を図３のタイ
ミングチャートに示す。More specifically, in the latter half (“L” level) of the clock CK, both the data Da and Db are taken into each latch circuit. Then, in the first half of the clock (“H” level) and when the enable signal ei is at “L” level, the control signal CA is activated and the data Da
Is output as output data Q. In the first half of the clock (“H” level) and the enable signal ei is “H”.
At the level, the control signal CB is activated and the data D
b is output as output data Q. For example, the timing chart of FIG. 3 shows a timing example when the enable signal ei changes from the “L” level to the “H” level and the data Db is selected.
【００２５】この図３より明らかなように、従来は、ク
ロックＣＫの立上がりよりマルチプレクサのディレイｎ
とＦ／Ｆのセットアップタイムｍを加えた時間Ｚ以前に
データが確定していなくてはならなかったものが、本実
施例では、前記ディレイｎがなくなり、同一の論理回路
においてクロックＣＫ分だけ速めることを可能にしてい
るので、システムの高速化に寄与できる。As is apparent from FIG. 3, in the conventional case, the delay n of the multiplexer is delayed by the rise of the clock CK.
Although the data had to be settled before the time Z, which is the sum of the F / F setup time m, in the present embodiment, the delay n is eliminated, and the same logic circuit accelerates by the clock CK. It is possible to contribute to the speeding up of the system.
【００２６】さらに、イネーブル信号ｅｉに関しても、
従来はデータＤａが確定する前までにイネーブル信号ｅ
ｉが確定してなくてはならなかったが、本実施例では、
クロックＣＫの立上がりまで確定していればよいことに
より、イネーブル信号ｅｉがタイミング的に楽になり、
設計の幅が広がる。Further, regarding the enable signal ei,
Conventionally, the enable signal e is set before the data Da is determined.
i had to be determined, but in this embodiment,
Since it is only necessary to determine the rise of the clock CK, the enable signal ei becomes easier in terms of timing,
Wider range of design.
【００２７】図４は、本発明の第２の実施例を示すＦ／
Ｆの要部回路図である。FIG. 4 shows F / which shows the second embodiment of the present invention.
It is a principal part circuit diagram of F.
【００２８】本実施例が上記第１の実施例と異なる点
は、クロックドインバータに供給する制御信号を生成す
る制御信号生成回路を図２に示すものに代えて図４に示
すものにした点である。The present embodiment is different from the first embodiment in that the control signal generating circuit for generating the control signal to be supplied to the clocked inverter is changed from that shown in FIG. 2 to that shown in FIG. Is.
【００２９】上記第１の実施例では、クロックＣＫが
“Ｈ”レベルの期間内はイネーブル信号ｅｉが変化して
はならないといった制約がつくが、本実施例では、この
点を改善したものである。In the first embodiment, there is a constraint that the enable signal ei should not change during the period when the clock CK is at "H" level, but this embodiment improves this point. .
【００３０】図４に示すが如く、本実施例の制御信号生
成回路は、上記第１の実施例におけるインバータ７２に
代えて、クロックドインバータ８１と、クロックドイン
バータ８２及びインバータ８３から成るラッチ回路とを
設け、クロックドインバータ８１の入力側にイネーブル
信号ｅｉを供給するようにしたものである。なお、クロ
ックドインバータ８１，８２は、制御信号ＣＰ及びその
反転信号ＣＰＮで制御される。As shown in FIG. 4, the control signal generating circuit of the present embodiment is a latch circuit including a clocked inverter 81, a clocked inverter 82 and an inverter 83 instead of the inverter 72 in the first embodiment. And the enable signal ei is supplied to the input side of the clocked inverter 81. The clocked inverters 81 and 82 are controlled by the control signal CP and its inverted signal CPN.
【００３１】このように構成することにより、イネーブ
ル信号ｅｉは、クロックＣＫが“Ｈ”レベルの期間でラ
ッチされるので、この期間にイネーブル信号ｅｉが変化
してもよく、先に述べた第１の実施例の問題は改善され
る。With this configuration, the enable signal ei is latched during the period in which the clock CK is at "H" level, so the enable signal ei may change during this period. The problem of the embodiment is improved.
【００３２】[0032]
【発明の効果】以上詳細に説明したように、第１の発明
では、クロックに同期して入力データを取り込むマスタ
ー部と、該マスター部の出力データを前記クロックに同
期した所定のタイミングで取り込むスレーブ部とを備え
たフリップフロップにおいて、前記マスター部は、異な
る複数の入力データのうち所定データを選択し、該所定
データを前記スレーブの出力データとして前記スレーブ
部へ供給する選択手段を備えたので、従来、外部に設け
られていた例えばマルチプレクサ等のデータ選択手段が
不要となる。これにより、入力データを取り込む際のデ
ィレイ時間が、フリップフロップのセットアップ時間だ
け考慮すればよくなり、高速動作が可能となる。また、
データの選択制御を簡単に行える。As described in detail above, according to the first aspect of the present invention, a master unit that takes in input data in synchronization with a clock and a slave that takes in output data of the master unit at a predetermined timing synchronized with the clock are provided. In the flip-flop having a section, the master section includes selection means for selecting predetermined data from a plurality of different input data and supplying the predetermined data to the slave section as output data of the slave. Conventionally, data selection means such as a multiplexer, which is provided outside, is not required. As a result, the delay time for fetching input data only needs to be considered for the flip-flop setup time, and high-speed operation is possible. Also,
Easy data selection control.
【００３３】第２の発明では、第１の発明における前記
選択手段は、トライステート回路で構成すると共に、該
トライステート回路を制御する制御信号が前記クロック
の上位または下位レベルの期間中その値を保持するよう
に構成にしたので、第１の発明の効果がより顕著とな
る。In a second invention, the selecting means in the first invention comprises a tri-state circuit, and a control signal for controlling the tri-state circuit keeps its value during an upper or lower level period of the clock. Since the constitution is such that the first invention is held, the effect of the first invention becomes more remarkable.
【図１】本発明の第１の実施例を示すＦ／Ｆの回路図で
ある。FIG. 1 is a circuit diagram of an F / F showing a first embodiment of the present invention.
【図２】第１の実施例におけるクロックドインバータに
供給する制御信号を生成する制御信号生成回路の回路図
である。FIG. 2 is a circuit diagram of a control signal generation circuit that generates a control signal to be supplied to the clocked inverter in the first embodiment.
【図３】第１の実施例の動作を説明するためのタイミン
グチャートである。FIG. 3 is a timing chart for explaining the operation of the first embodiment.
【図４】本発明の第２の実施例を示すＦ／Ｆの要部回路
図である。FIG. 4 is a circuit diagram of a main part of an F / F showing a second embodiment of the present invention.
【図５】従来の半導体集積回路の一構成例を示す回路図
である。FIG. 5 is a circuit diagram showing a configuration example of a conventional semiconductor integrated circuit.
【図６】クロックドインバータの内部構成を示す回路図
である。FIG. 6 is a circuit diagram showing an internal configuration of a clocked inverter.
【図７】従来のＦ／Ｆの内部構成を示す回路図である。FIG. 7 is a circuit diagram showing an internal configuration of a conventional F / F.
【図８】制御信号の生成回路を示す図である。FIG. 8 is a diagram showing a control signal generation circuit.
【図９】従来の半導体集積回路の動作を示すタイミング
チャートである。FIG. 9 is a timing chart showing an operation of a conventional semiconductor integrated circuit.
【図１０】従来のＦ／Ｆの動作真理値を示す図である。FIG. 10 is a diagram showing an operation truth value of a conventional F / F.
５１，５２，５３，５４，５５，５７，５９ クロック
ドインバータ ５６，５８，６０，６１，７１，７２，７３，７４，７
５ インバータ ｅｉ イネーブル信号（制御信号） ＣＫ クロック51, 52, 53, 54, 55, 57, 59 Clocked inverters 56, 58, 60, 61, 71, 72, 73, 74, 7
5 Inverter ei enable signal (control signal) CK clock
Claims (2)
むマスター部と、該マスター部の出力データを前記クロ
ックに同期した所定のタイミングで取り込むスレーブ部
とを備えたフリップフロップにおいて、前記マスター部
は、異なる複数の入力データのうち所定データを選択
し、該所定データを前記スレーブの出力データとして前
記スレーブ部へ供給する選択手段を備えたことを特徴と
するフリップフロップ。1. A flip-flop comprising a master unit for capturing input data in synchronization with a clock and a slave unit for capturing output data of the master unit at a predetermined timing in synchronization with the clock, wherein the master unit comprises: A flip-flop, comprising: selecting means for selecting predetermined data from a plurality of different input data and supplying the predetermined data to the slave section as output data of the slave.
構成すると共に、該トライステート回路を制御する制御
信号が前記クロックの上位または下位レベルの期間中そ
の値を保持するように構成にしたことをを特徴とする請
求項１記載のフリップフロップ。2. The selecting means comprises a tri-state circuit, and a control signal for controlling the tri-state circuit is configured to hold its value during a period of an upper level or a lower level of the clock. The flip-flop according to claim 1, wherein:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4197108A JPH0645879A (en) | 1992-07-23 | 1992-07-23 | Flip flop |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4197108A JPH0645879A (en) | 1992-07-23 | 1992-07-23 | Flip flop |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645879A true JPH0645879A (en) | 1994-02-18 |
Family
ID=16368868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4197108A Withdrawn JPH0645879A (en) | 1992-07-23 | 1992-07-23 | Flip flop |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0645879A (en) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1992
- 1992-07-23 JP JP4197108A patent/JPH0645879A/en not_active Withdrawn
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