JPH0685061A - Layout generating device - Google Patents
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- JPH0685061A JPH0685061A JP4257649A JP25764992A JPH0685061A JP H0685061 A JPH0685061 A JP H0685061A JP 4257649 A JP4257649 A JP 4257649A JP 25764992 A JP25764992 A JP 25764992A JP H0685061 A JPH0685061 A JP H0685061A
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- layout
- circuit
- circuit diagram
- cell
- symbol
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、半導体集積回路のレ
イアウト設計を自動化するためのレイアウト生成装置に
関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a layout generation device for automating a layout design of a semiconductor integrated circuit.
【０００２】[0002]
【従来の技術】半導体集積回路のレイアウト設計方式に
は、大別するとマニュアルレイアウト設計方式と自動レ
イアウト設計方式がある。2. Description of the Related Art The layout design methods for semiconductor integrated circuits are roughly classified into a manual layout design method and an automatic layout design method.
【０００３】マニュアルレイアウト設計方式では、設計
者がレイアウトデータを人手によりＣＡＤ装置に入力す
る方法であり、設計者の持っている知識、経験がレイア
ウトに反映できる反面、多大の設計時間・コストを要す
るものである。The manual layout design method is a method in which a designer manually inputs layout data into a CAD device, and although the knowledge and experience of the designer can be reflected in the layout, it requires a great deal of design time and cost. It is a thing.
【０００４】これに対し最近では、半導体集積回路の大
規模化・高密度化に伴い、自動レイアウト設計が主流に
なりつつある。On the other hand, in recent years, automatic layout design has become mainstream with the increase in the scale and density of semiconductor integrated circuits.
【０００５】図１５は、従来のレイアウト生成装置の構
成を示す機能ブロック図である。FIG. 15 is a functional block diagram showing the structure of a conventional layout generating apparatus.
【０００６】図１５において、１０１は回路図データ、
１０２は回路図を構成するために用いられるトランジス
タなどの基本素子シンボルデータ、１０３は基本素子シ
ンボルデータ１０２に対応してあらかじめ作成されたセ
ルレイアウトデータ、１０４は回路図データ１０１と基
本素子シンボルデータ１０２から回路接続情報を生成す
る回路接続情報生成部である。In FIG. 15, 101 is circuit diagram data,
Reference numeral 102 is basic element symbol data such as a transistor used for forming a circuit diagram, 103 is cell layout data created in advance corresponding to the basic element symbol data 102, and 104 is the circuit diagram data 101 and the basic element symbol data 102. It is a circuit connection information generation unit that generates circuit connection information from the.
【０００７】１０５は回路接続情報生成部１０４により
生成された回路接続情報データ、１０６はレイアウト上
での入出力端子に位置を指定する入出力端子データ、１
０７はセルレイアウトデータ１０３と回路接続情報デー
タ１０５と入出力端子データ１０６からセルレイアウト
のおおよその配置を行うセル初期配置部、１０８はセル
初期配置部１０７により自動配置された後のセル配置情
報データ、１０９は初期配置されたセルの位置を移動・
修正するセル配置情報編集部、１１０はセル配置の編集
完了後の各セル間の配線を行うセル間配線部、１１１は
最終的に生成されたレイアウトデータである。Reference numeral 105 is circuit connection information data generated by the circuit connection information generation unit 104, 106 is input / output terminal data for designating positions of input / output terminals on the layout, 1
Reference numeral 07 is a cell initial arrangement section that roughly arranges the cell layout based on the cell layout data 103, the circuit connection information data 105, and the input / output terminal data 106, and 108 is cell arrangement information data that is automatically arranged by the cell initial arrangement section 107. , 109 moves the position of the initially placed cell.
A cell layout information editing unit to be modified, 110 is an inter-cell wiring unit that performs wiring between cells after the cell layout editing is completed, and 111 is finally generated layout data.
【０００８】次に動作について説明する。Next, the operation will be described.
【０００９】回路図データ１０１は、基本シンボルデー
タ１０２に登録されている各種のシンボルにより記述さ
れている。The circuit diagram data 101 is described by various symbols registered in the basic symbol data 102.
【００１０】トランジスタや抵抗などのシンボルは、基
本素子シンボルデータ１０２内にライブラリとして登録
されている。Symbols such as transistors and resistors are registered in the basic element symbol data 102 as a library.
【００１１】図１６は回路図データ１０１を示してい
る。FIG. 16 shows the circuit diagram data 101.
【００１２】図１５に戻り回路接続情報生成部１０４
は、回路図データ１０１と基本素子シンボルデータ１０
２により回路接続情報データ１０５を生成する。この回
路接続情報データ１０５は、回路図に配置されている各
シンボルの属性、例えばトランジスタのサイズなどと各
シンボル間の接続関係をデータとして抽出したものであ
る。Returning to FIG. 15, the circuit connection information generator 104
Is the circuit diagram data 101 and the basic element symbol data 10
2, the circuit connection information data 105 is generated. The circuit connection information data 105 is obtained by extracting, as data, the attribute of each symbol arranged in the circuit diagram, for example, the size of the transistor and the connection relationship between the symbols.
【００１３】図１７に回路接続情報データ１０５のリス
トを示す。FIG. 17 shows a list of the circuit connection information data 105.
【００１４】入出力端子データ１０６は、最終的にレイ
アウトデータを生成したときの図示していない各入力端
子および電源端子の座標を与えるものである。The input / output terminal data 106 gives the coordinates of each input terminal and power supply terminal (not shown) when the layout data is finally generated.
【００１５】また、セルレイアウトデータ１０３は、基
本素子シンボルデータ１０２にライブラリとして登録さ
れている各シンボルに対応したレイアウトデータをセル
として登録したものである。The cell layout data 103 is data in which layout data corresponding to each symbol registered as a library in the basic element symbol data 102 is registered as a cell.
【００１６】このレイアウト生成装置では、回路接続情
報データ１０５と入出力端子データ１０６とセルレイア
ウトデータ１０３を用いてセル初期配置部１０７により
大まかなセルの配置情報データ１０８を作成する。In this layout generation device, the cell initial placement section 107 creates rough cell placement information data 108 using the circuit connection information data 105, the input / output terminal data 106, and the cell layout data 103.
【００１７】そして、各セルの配置関係は、回路図デー
タ１０１の各素子のシンボルの位置関係をある程度維持
し、かつ、各セル間を結ぶ仮想配線長が短くなるように
配置を行う。As for the layout relationship of the cells, the layout is performed such that the positional relationship of the symbols of the respective elements of the circuit diagram data 101 is maintained to some extent and the virtual wiring length connecting the cells is shortened.
【００１８】セル初期配置部１０７により生成されたセ
ル配置情報データ１０８を図１８に示す。FIG. 18 shows the cell placement information data 108 generated by the cell initial placement unit 107.
【００１９】図１８に示すように、セル初期配置部１０
７により大まかな配置が行われた後で、設計者がセル配
置情報編集部１０９により適当な位置にセルを移動・修
正し、セル間配線部１１０により配線を行う。As shown in FIG. 18, the cell initial arrangement unit 10
After the rough placement is performed by 7, the designer moves / corrects the cell to an appropriate position by the cell placement information editing unit 109, and performs the wiring by the inter-cell wiring unit 110.
【００２０】このセル間配線部１１０による配線は、通
常２つの層を用いて行い、一定の配線幅で配線を行うの
であれば自動配線手段を用いることができる。The wiring by the inter-cell wiring section 110 is usually performed by using two layers, and if the wiring is performed with a constant wiring width, an automatic wiring means can be used.
【００２１】この自動配線手段の例としてはチャネル配
線手法が一般的であり、この手法は、２つのセルにはさ
まれた長方形の領域（チャネル）に配線を通し、このチ
ャネルの面積を小さくするような配線経路を選択する方
法である。A channel wiring method is generally used as an example of this automatic wiring means. In this method, wiring is passed through a rectangular region (channel) sandwiched between two cells to reduce the area of this channel. This is a method of selecting such a wiring route.
【００２２】ただし、図１６に示した回路図では、差動
増幅器（破線で囲まれた２つのＦＥＴ）が構成されたり
しているので配線幅を一定とするのは周波数特性や出力
インピーダンスなどの設計条件上適当でない。However, in the circuit diagram shown in FIG. 16, since a differential amplifier (two FETs surrounded by a broken line) is configured, it is necessary to keep the wiring width constant because of the frequency characteristic and the output impedance. Not suitable for design conditions.
【００２３】従ってこのような場合には、自動配線手段
を用いないで設計者が自ら人手を用いて、すなわちマニ
ュアルにより配線を行うことになる。Therefore, in such a case, the designer does the wiring manually without using the automatic wiring means, that is, manually.
【００２４】[0024]
【発明が解決しようとする課題】従来のレイアウト生成
装置は以上のように構成されているので、図１６に示す
ようなトランジスタなどの基本素子のレイアウト配置に
おいて、その位置関係によって電気的な特性が大きく変
わってしまうような回路（例えば、差動増幅回路）には
適用しにくい問題点がある。Since the conventional layout generating apparatus is configured as described above, in the layout arrangement of basic elements such as transistors as shown in FIG. 16, the electrical characteristics are different depending on the positional relationship. There is a problem that it is difficult to apply to a circuit that changes drastically (for example, a differential amplifier circuit).
【００２５】すなわち、図１６の回路図を用いて初期配
置を行った図１８では、差動入力用のトランジスタＭ１
とトランジスタＭ２のそれぞれのセルの位置関係は、ト
ランジスタＭ２がトランジスタＭ１の右上となってお
り、これは同じ高さ、同じ向きで左右対称にセルを配置
しなければ、トランジスタＭ１とトランジスタＭ２とに
より構成される差動増幅回路のオフセット電圧を大きく
してしまう結果となる。That is, in FIG. 18 in which the initial arrangement is performed using the circuit diagram of FIG. 16, the transistor M1 for differential input is used.
Regarding the positional relationship between the cells of the transistor M2 and the cell of the transistor M2, the transistor M2 is located at the upper right of the transistor M1. This means that if the cells are not symmetrically arranged at the same height and the same direction, As a result, the offset voltage of the configured differential amplifier circuit is increased.
【００２６】また、回路図に記述されないレイアウトデ
ータ、例えばトランジスタの周囲に配置するガイドリン
グなどを書き込むのは、セルの初期配置後にマニュアル
で行うなどの種々の作業が必要である問題点があった。In addition, writing layout data not described in the circuit diagram, for example, a guide ring to be arranged around the transistor, requires various operations such as manual operation after initial cell arrangement. .
【００２７】請求項１の発明は上記のような問題点を解
消するためになされたもので、レイアウトを生成する際
に設計者がマニュアルにより行うレイアウト編集作業の
負担を軽減し設計時間を短縮すると共に、レイアウトを
生成する過程において回路の特性などを考慮して柔軟に
対応でき、また作成したレイアウトデータの品質を向上
させることのできるレイアウト生成装置を得ることを目
的とする。The invention of claim 1 has been made to solve the above problems, and reduces the burden of layout editing work manually performed by a designer when generating a layout and shortens the design time. At the same time, it is an object of the present invention to obtain a layout generation device which can flexibly cope with the characteristics of a circuit in the process of generating a layout and can improve the quality of the created layout data.
【００２８】また、請求項２の発明は、レイアウトを生
成する場合に、生成されたレイアウトの外周上に半導体
基板の基板電位をとるためのコンタクトセルのレイアウ
トを自動的に生成するようにして、レイアウトを生成す
る際に設計者がマニュアルにより行う上記コンタクトセ
ルのレイアウトを設計するためのレイアウト編集作業の
負担を軽減し設計時間を短縮すると共に、作成したレイ
アウトデータの品質を向上させることのできるレイアウ
ト生成装置を得ることを目的とする。According to a second aspect of the present invention, when a layout is generated, a layout of contact cells for taking the substrate potential of the semiconductor substrate on the outer periphery of the generated layout is automatically generated, A layout that can reduce the load of layout editing work for designing the layout of the contact cells manually performed by the designer when generating the layout, shorten the design time, and improve the quality of the created layout data. The purpose is to obtain a generator.
【００２９】さらに、請求項３の発明は、レイアウトを
生成する場合に、回路接続情報を編集し指定した領域内
の指定シンボルを分割して記述できるようにして、レイ
アウトを生成する際に設計者がマニュアルにより行うレ
イアウト編集作業の負担を軽減し設計時間を短縮すると
共に、作成したレイアウトデータの品質を向上させるこ
とのできるレイアウト生成装置を得ることを目的とす
る。Further, according to the invention of claim 3, when the layout is generated, the circuit connection information is edited so that the designated symbol in the designated area can be divided and described so that the designer can generate the layout. It is an object of the present invention to provide a layout generation device capable of reducing the load of layout editing work manually performed by the designer and reducing the design time, and improving the quality of the created layout data.
【００３０】[0030]
【課題を解決するための手段】請求項１の発明に係るレ
イアウト生成装置は、トランジスタ等の基本素子の記号
を用いて作成・編集した回路図内の一部の領域を指定
し、その領域内にある上記トランジスタ等の基本素子の
記号と配線を別の回路図に作成する指定領域内回路作成
手段と、上記指定した領域を横切る配線に対し入出力端
子名を改めて設定する入出力端子名設定手段と、上記別
の回路図と上記入出力端子名設定手段により改めて設定
された端子名を用いてその回路図に対応するシンボルを
作成するシンボル作成手段と、そのシンボル作成手段に
より作成されたシンボルを用いて元の回路図を再度編集
して階層的な回路図を作成する階層的回路図作成手段と
を備えたものである。According to a first aspect of the present invention, there is provided a layout generation device which designates a part of an area in a circuit diagram created / edited by using a symbol of a basic element such as a transistor, and within the area. In the designated area circuit creating means for creating the symbols and wirings of the basic elements such as the above-mentioned transistors in another circuit diagram, and the input / output terminal name setting for newly setting the input / output terminal names for the wirings crossing the designated area Means, symbol creating means for creating a symbol corresponding to the circuit diagram by using the different circuit diagram and the terminal name newly set by the input / output terminal name setting means, and the symbol created by the symbol creating means. And a hierarchical circuit diagram creating means for creating a hierarchical circuit diagram by editing the original circuit diagram again using.
【００３１】請求項２の発明に係るレイアウト生成装置
は、トランジスタ等の基本素子の記号を用いて作成・編
集した回路図内の一部の領域を指定し、その領域内にあ
る上記トランジスタ等の基本素子の記号と配線を別の回
路図に作成する指定領域内回路作成手段と、上記指定し
た領域を横切る配線に対し入出力端子名を改めて設定す
る入出力端子名設定手段と、上記別の回路図と上記入出
力端子名設定手段により改めて設定された端子名を用い
てその回路図に対応するシンボルを作成するシンボル作
成手段と、そのシンボル作成手段により作成されたシン
ボルを用いて元の回路図を再度編集して階層的な回路図
を作成する階層的回路図作成手段と、上記別の回路図に
対してレイアウトを生成する場合に、生成されたレイア
ウトの外周上に半導体基板の基板電位をとるためのコン
タクトセルのレイアウトを自動的に生成するコンタクト
セル自動生成手段とを備えたものである。According to a second aspect of the layout generating apparatus, a partial area in a circuit diagram created / edited by using a symbol of a basic element such as a transistor is designated, and the transistor or the like in the area is designated. A circuit for creating a circuit within a designated area for creating the symbol and wiring of the basic element in another circuit diagram, an input / output terminal name setting means for newly setting an input / output terminal name for the wiring crossing the designated area, and another above Symbol creating means for creating a symbol corresponding to the circuit diagram by using the circuit diagram and the terminal name newly set by the input / output terminal name setting means, and the original circuit using the symbol created by the symbol creating means When a layout is created for a different schematic, the hierarchical schematic creation means for editing the diagram again to create a hierarchical schematic, and a half on the outer circumference of the created layout. It is obtained by a contact cell automatic generation means for automatically generating a layout of the contact cell to take the substrate potential of the body substrate.
【００３２】請求項３の発明に係るレイアウト生成装置
は、トランジスタ等の基本素子の記号を用いて作成・編
集した回路図内の一部の領域を指定し、その領域内にあ
る上記トランジスタ等の基本素子の記号と配線を別の回
路図に作成する指定領域内回路作成手段と、上記指定し
た領域を横切る配線に対し入出力端子名を改めて設定す
る入出力端子名設定手段と、上記別の回路図と上記入出
力端子名設定手段により改めて設定された端子名を用い
てその回路図に対応するシンボルを作成するシンボル作
成手段と、そのシンボル作成手段により作成されたシン
ボルを用いて元の回路図を再度編集して階層的な回路図
を作成する階層的回路図作成手段と、上記別の回路図に
対してレイアウトを生成する場合に、上記回路接続情報
生成手段により生成した回路接続情報を編集し、上記領
域内の指定されたシンボルを分割して記述する分割記述
手段とを備えたものである。According to a third aspect of the present invention, there is provided a layout generation device which designates a part of an area in a circuit diagram created / edited by using a symbol of a basic element such as a transistor and specifies the area of the transistor or the like in the area. A circuit for creating a circuit within a designated area for creating the symbol and wiring of the basic element in another circuit diagram, an input / output terminal name setting means for newly setting an input / output terminal name for the wiring crossing the designated area, and another above Symbol creating means for creating a symbol corresponding to the circuit diagram by using the circuit diagram and the terminal name newly set by the input / output terminal name setting means, and the original circuit using the symbol created by the symbol creating means Hierarchical circuit diagram creating means for editing the diagram again to create a hierarchical circuit diagram and the circuit connection information creating means for creating a layout for another circuit diagram. To edit the circuit connection information is obtained by a describing division described means by dividing the specified symbol in the area.
【００３３】[0033]
【作用】請求項１の発明におけるレイアウト生成装置
は、トランジスタ等の基本素子の記号を用いて作成・編
集した回路図内の一部の領域を指定し、その領域内にあ
る上記トランジスタ等の基本素子の記号と配線を別の回
路図に作成し、さらに上記指定した領域を横切る配線に
はその領域に対し入出力を行う入出力端子名を改めて設
定し、上記別の回路図と上記改めて設定された入出力端
子名を用いてその回路図に対応するシンボルを作成し、
そのシンボルを用いて元の回路図を再度編集して自動的
に階層化された回路図を作成する。According to the layout generating apparatus of the present invention, a part of an area in a circuit diagram created or edited by using a symbol of a basic element such as a transistor is designated, and the basic area of the transistor or the like in the area is designated. Create the device symbol and wiring in another circuit diagram, and for wiring that crosses the specified area, set the input / output terminal name that performs input / output to that area again. Create a symbol corresponding to the schematic using the input / output terminal name
The original circuit diagram is edited again using the symbol to automatically create a layered circuit diagram.
【００３４】請求項２の発明におけるレイアウト生成装
置は、トランジスタ等の基本素子の記号を用いて作成・
編集した回路図内の一部の領域を指定し、その領域内に
ある上記トランジスタ等の基本素子の記号と配線を別の
回路図に作成し、上記指定した領域を横切る配線にはそ
の領域に対し入出力を行う入出力端子名を改めて設定
し、上記別の回路図と上記改めて設定された入出力端子
名を用いてその回路図に対応するシンボルを作成し、そ
のシンボルを用いて元の回路図を再度編集して自動的に
階層化された回路図を作成し、さらに上記別の回路図に
対してレイアウトを生成する場合に、生成されたレイア
ウトの外周上に半導体基板の基板電位をとるためのコン
タクトセルのレイアウトを自動的に生成する。The layout generating apparatus according to the invention of claim 2 is created by using symbols of basic elements such as transistors.
Designate a part of the area in the edited schematic, create the symbol and wiring of the basic element such as the transistor in that area in another schematic, and specify the area for the wiring crossing the designated area. The name of the input / output terminal for input / output is newly set, the symbol corresponding to the circuit diagram is created using the above-mentioned another circuit diagram and the input / output terminal name newly set, and the original symbol is created using the symbol. If you edit the schematic again to automatically create a layered schematic and then generate a layout for another schematic above, set the substrate potential of the semiconductor substrate on the outer periphery of the generated layout. Automatically generate a layout of contact cells for taking.
【００３５】請求項３の発明におけるレイアウト生成装
置は、トランジスタ等の基本素子の記号を用いて作成・
編集した回路図内の一部の領域を指定し、その領域内に
ある上記トランジスタ等の基本素子の記号と配線を別の
回路図に作成し、上記指定した領域を横切る配線にはそ
の領域に対し入出力を行う入出力端子名を改めて設定
し、上記別の回路図と上記改めて設定された入出力端子
名を用いてその回路図に対応するシンボルを作成し、そ
のシンボルを用いて元の回路図を再度編集して自動的に
階層化された回路図を作成し、さらに上記別の回路図に
対するレイアウトを生成する場合に、回路接続情報を編
集して上記領域内の指定されたシンボルを分割して記述
できるようにする。The layout generation device according to the invention of claim 3 is created using symbols of basic elements such as transistors.
Designate a part of the area in the edited schematic, create the symbol and wiring of the basic element such as the transistor in that area in another schematic, and specify the area for the wiring crossing the designated area. The name of the input / output terminal for input / output is newly set, the symbol corresponding to the circuit diagram is created using the above-mentioned another circuit diagram and the input / output terminal name newly set, and the original symbol is created using the symbol. If you edit the schematic again to automatically create a layered schematic and then generate a layout for another schematic above, edit the circuit connection information to change the specified symbol in the above area. Make it possible to describe by dividing.
【００３６】[0036]
実施例１．以下、この発明の実施例１を図について説明
する。図１はこの実施例１のレイアウト生成装置の構成
を示す機能ブロック図である。Example 1. Embodiment 1 of the present invention will be described below with reference to the drawings. FIG. 1 is a functional block diagram showing the configuration of the layout generating apparatus according to the first embodiment.
【００３７】図１において、１は回路図データ、２は回
路図を構成するために用いられるトランジスタなどの基
本素子シンボルデータ、３は基本素子シンボルデータ２
に対応してあらかじめ作成されたセルレイアウトデー
タ、４は回路図データ１と基本素子シンボルデータ２か
ら回路接続情報を生成する回路接続情報生成部である。In FIG. 1, 1 is circuit diagram data, 2 is basic element symbol data such as a transistor used to construct a circuit diagram, 3 is basic element symbol data 2
Cell layout data 4 created in advance corresponding to the above is a circuit connection information generation unit that generates circuit connection information from the circuit diagram data 1 and the basic element symbol data 2.
【００３８】５は回路接続情報生成部４により生成され
た回路接続情報データ、７はセルレイアウトデータ３，
回路接続情報データ５，およびレイアウト上での入出力
端子の位置を指定する入出力端子データからセルレイア
ウトのおおよその配置を行うセル初期配置部（セル初期
設定部）、８はセル初期配置部７により自動配置された
後のセル配置情報データ、９は初期配置されたセルの位
置を移動・修正するセル配置情報編集部、１０はセル配
置の編集完了後の各セル間の配線を行うセル間配線部、
１１は前記回路図データに対応して最終的に生成された
レイアウトデータである。Reference numeral 5 is circuit connection information data generated by the circuit connection information generation unit 4, 7 is cell layout data 3,
A cell initial arrangement unit (cell initial setting unit) 8 for roughly arranging the cell layout from the circuit connection information data 5 and the input / output terminal data designating the positions of the input / output terminals on the layout, and 8 is the cell initial arrangement unit 7. Cell placement information data after being automatically placed by, 9 is a cell placement information editing unit that moves / corrects the position of the initially placed cell, and 10 is an inter-cell that performs wiring between cells after the cell placement editing is completed. Wiring part,
Reference numeral 11 is layout data finally generated corresponding to the circuit diagram data.
【００３９】１２は回路図内で領域を指定するための領
域指定部、１３は領域指定部１２により指定した領域を
横切る配線に対して新たな入出力端子を設定して、その
入出力端子のレイアウト上での座標を指定するための入
出力端子データである。Reference numeral 12 designates an area designating section for designating an area in the circuit diagram, and 13 designates a new input / output terminal for a wiring which crosses the area designated by the area designating section 12, and Input / output terminal data for designating coordinates on the layout.
【００４０】１４は領域指定部１２により指定された指
定領域内の回路図データ、１５は指定領域内の回路図デ
ータに対応するシンボルを自動的に生成するシンボル自
動生成部、１６はシンボル自動生成部１５により生成さ
れたシンボルデータ、１７はシンボル自動生成部１５に
より生成したシンボルを使用して回路図データを再編集
し、階層的な回路図データを作成する回路図編集部であ
る。Reference numeral 14 is a circuit diagram data in the designated area designated by the area designating unit 12, 15 is a symbol automatic generation unit for automatically generating a symbol corresponding to the circuit diagram data in the designated region, and 16 is a symbol automatic generation. Symbol data generated by the unit 15 is a circuit diagram editing unit 17 that re-edits the circuit diagram data using the symbols generated by the symbol automatic generation unit 15 and creates hierarchical circuit diagram data.
【００４１】なお、回路接続情報生成部４は回路接続情
報生成手段に、セル初期配置部７はセルレイアウト自動
配置手段に、セル配置情報編集部９はセルレイアウト移
動・編集手段に、セル間配線部１０は配線手段に、領域
指定部１２と回路図データ１４は指定領域内回路作成手
段、入出力端子データ１３は入出力端子名設定手段に、
シンボル自動生成部１５はシンボル生成手段に、回路図
編集部１７は階層的回路図作成手段に対応している。The circuit connection information generation unit 4 is used as circuit connection information generation means, the cell initial placement unit 7 is used as cell layout automatic placement means, the cell placement information editing unit 9 is used as cell layout movement / editing means, and inter-cell wiring is used. The section 10 is a wiring means, the area designation section 12 and the circuit diagram data 14 is a designated area circuit creation means, and the input / output terminal data 13 is an input / output terminal name setting means.
The symbol automatic generation unit 15 corresponds to symbol generation means, and the circuit diagram editing unit 17 corresponds to hierarchical circuit diagram generation means.
【００４２】次に動作について説明する。図２に示す回
路図データのレイアウトデータを生成する場合には、ま
ず、差動入力用のトランジスタＭ１，Ｍ２を領域指定部
１２により破線で示す矩形状の領域で指定し、破線内の
素子および配線を選択する。指定された領域は別の回路
図上にコピーされ、また同時に領域指定部１２により指
定された領域の破線枠で横切られた配線には回路図デー
タ上で新たな入出力端子を設定する。Next, the operation will be described. When generating the layout data of the circuit diagram data shown in FIG. 2, first, the differential input transistors M1 and M2 are designated by the region designating unit 12 in a rectangular region indicated by a broken line, and the elements within the broken line are designated. Select the wiring. The designated area is copied onto another circuit diagram, and at the same time, a new input / output terminal is set on the circuit diagram data for the wiring crossed by the broken line frame of the area designated by the area designating unit 12.
【００４３】また、入出力端子名等の属性は、別途設計
者が入出力端子データ１３を作成し、この入出力端子デ
ータ１３により与えられる。The attributes such as the input / output terminal name are given by the input / output terminal data 13 after the designer separately creates the input / output terminal data 13.
【００４４】図３は、矩形状の破線で囲まれた指定領域
内の回路図データ１４を示している。FIG. 3 shows the circuit diagram data 14 in a designated area surrounded by a rectangular broken line.
【００４５】このようにして作成した指定領域の回路図
データ１４から対応するシンボルデータ１６をシンボル
自動生成部１５が生成する。The automatic symbol generator 15 generates the corresponding symbol data 16 from the circuit diagram data 14 of the designated area thus created.
【００４６】図４にこのシンボル自動生成部１５により
生成されたシンボルデータ１６を示す。FIG. 4 shows the symbol data 16 generated by the symbol automatic generation unit 15.
【００４７】この場合、シンボル自動生成部１５により
生成されるシンボルの大きさは、破線で囲まれ領域指定
された矩形と同一サイズとし、各端子に関するシンボル
（ＰＡＩＲ１，ＰＡＩＲ２，ＰＡＩＲ３，ＰＡＩＲ４，
ＰＡＩＲ５）の位置も図３に示す回路図データと一致す
るように自動的に調整され生成される。In this case, the size of the symbol generated by the automatic symbol generator 15 is the same as the size of the rectangle enclosed by the broken line and designated by the area, and the symbols (PAIR1, PAIR2, PAIR3, PAIR4,
The position of PAIR 5) is also automatically adjusted and generated so as to match the circuit diagram data shown in FIG.
【００４８】そして、図３に示す回路図データに対応す
るレイアウトデータを作成する。Then, layout data corresponding to the circuit diagram data shown in FIG. 3 is created.
【００４９】この回路図データに対応するレイアウトデ
ータの作成の工程は、まず回路接続情報生成部４が、回
路図データ１と基本素子シンボルデータ２により、回路
図に配置されている各シンボルの属性、たとえばトラン
ジスタのサイズなどと各シンボル間の接続関係をデータ
として抽出した回路接続情報データ５を生成し、さらに
回路接続情報データ５と入出力端子データ１３とセルレ
イアウトデータ３を用いてセル初期設定部７により大ま
かなセルの配置情報データを作成する。In the process of creating layout data corresponding to the circuit diagram data, the circuit connection information generating unit 4 first uses the circuit diagram data 1 and the basic element symbol data 2 to attribute the symbols of each symbol arranged in the circuit diagram. , For example, circuit connection information data 5 in which the size of the transistor and the connection relation between each symbol are extracted as data, and the cell initial setting is performed using the circuit connection information data 5, the input / output terminal data 13, and the cell layout data 3. The section 7 creates rough cell arrangement information data.
【００５０】そして、回路図データ１の各素子のシンボ
ルの位置関係をある程度維持し、かつ、各セル間を結ぶ
仮想配線長が短くなるように各セルの配置を行う。Then, the cells are arranged so that the positional relationship of the symbols of the respective elements of the circuit diagram data 1 is maintained to some extent and the virtual wiring length connecting the cells is shortened.
【００５１】このようにしてセル初期設定部７により大
まかな配置が行われた後で、設計者がセル配置情報編集
部９により適当な位置にセルを移動・修正し、セル間配
線部１０により配線を行い、レイアウトデータを作成す
る。After the cell initial setting section 7 roughly arranges the cells in this way, the designer moves / corrects the cells to an appropriate position by the cell arrangement information editing section 9, and the inter-cell wiring section 10 Wiring is done and layout data is created.
【００５２】図５は指定領域の回路図データについての
回路接続情報のリスト、図６は前記破線で囲まれた矩形
の指定領域内の回路図データに対応して最終的に作成さ
れたレイアウトデータである。FIG. 5 is a list of circuit connection information about the circuit diagram data in the designated area, and FIG. 6 is the layout data finally created corresponding to the circuit diagram data in the rectangular designated area surrounded by the broken line. Is.
【００５３】図６に示すように、トランジスタＭ１，Ｍ
２のセルの位置は回路図データに応じて左右対称に配置
されており、トランジスタＭ１，Ｍ２のセルの位置を容
易に揃えたレイアウトを作成することが可能となる。As shown in FIG. 6, transistors M1 and M
The positions of the cells of No. 2 are symmetrically arranged according to the circuit diagram data, and it is possible to easily create a layout in which the positions of the cells of the transistors M1 and M2 are aligned.
【００５４】さらに、図２に示す破線で囲まれた指定領
域のシンボルデータ１６を用いて回路図データ１を階層
的に書き換えた回路図が回路図編集部１７により編集作
成される。Further, the circuit diagram editing unit 17 edits and creates a circuit diagram in which the circuit diagram data 1 is hierarchically rewritten by using the symbol data 16 in the designated area surrounded by the broken line shown in FIG.
【００５５】この場合、図２内の破線で囲まれた指定領
域内部を消去して、図４に示す指定領域と同一サイズに
生成された入出力端子のシンボルデータ１６を置換する
ことにより回路図データ１を階層的に書き換えた回路図
を編集作成する。In this case, the inside of the designated area surrounded by the broken line in FIG. 2 is erased, and the symbol data 16 of the input / output terminal generated in the same size as the designated area shown in FIG. A circuit diagram in which data 1 is hierarchically rewritten is edited and created.
【００５６】このようにして編集作成された階層化され
て書き換えられた回路図データを図７に示す。FIG. 7 shows the hierarchical and rewritten circuit diagram data edited and created in this manner.
【００５７】図７に示す回路図データから、この回路図
に対応したレイアウトデータを生成する工程は、まず回
路接続情報生成部４が、この回路図データ１と基本素子
シンボルデータ２により、回路図に配置されている各シ
ンボルの属性、たとえばトランジスタのサイズなどと各
シンボル間の接続関係をデータとして抽出した回路接続
情報データ５を生成し、さらに回路接続情報データ５と
入出力端子データ１３とセルレイアウトデータ３を用い
てセル初期設定部７により大まかなセルの配置情報デー
タを作成する。In the process of generating layout data corresponding to this circuit diagram from the circuit diagram data shown in FIG. 7, the circuit connection information generating section 4 first uses the circuit diagram data 1 and the basic element symbol data 2 to generate the circuit diagram. The circuit connection information data 5 is generated by extracting, as data, the attributes of each symbol arranged in, for example, the size of the transistor and the connection relationship between each symbol, and further, the circuit connection information data 5, the input / output terminal data 13, and the cell. The cell initial setting unit 7 uses the layout data 3 to create rough cell placement information data.
【００５８】そして、回路図データ１の各素子のシンボ
ルの位置関係をある程度維持し、かつ各セル間を結ぶ仮
想配線長が短くなるように各セルの配置を行う。Then, the respective cells are arranged so that the positional relationship of the symbols of the respective elements of the circuit diagram data 1 is maintained to some extent and the virtual wiring length connecting the respective cells is shortened.
【００５９】このようにしてセル初期配置部７により大
まかな配置が行われた後で、設計者がセル配置情報編集
部９により適当な位置にセルを移動・修正し、セル間配
線部１０により配線を行い、レイアウトデータを作成す
る。After the rough placement is performed by the cell initial placement unit 7 in this way, the designer moves / corrects the cell to an appropriate position by the cell placement information editing unit 9 and the inter-cell wiring unit 10 Wiring is done and layout data is created.
【００６０】図８は、図７に示す回路図データから生成
したセル配置情報データを示している。FIG. 8 shows cell arrangement information data generated from the circuit diagram data shown in FIG.
【００６１】以上説明したようにこの実施例では、元の
回路図の一部を領域指定し、この指定領域内の回路を別
の回路図として作成し、この別の回路図と前記元の回路
図間での入出力を行うための入出力端子やその入出力端
子名を新たに設定し、前記別の回路図と前記新たな入出
力端子名によりその別の回路図に対応したシンボルを作
成し、このシンボルを用いて前記元の回路図を再度編集
し階層的な回路図を作成するように構成したので、レイ
アウトを生成する際に設計者がマニュアルにより行うレ
イアウト編集作業の負担を軽減し設計時間を短縮できる
と共に、レイアウトを生成する過程において回路の特性
などを考慮したレイアウトを作成でき、また作成したレ
イアウトデータの品質を向上させることができる。As described above, in this embodiment, a part of the original circuit diagram is designated as a region, the circuit in this designated region is created as another circuit diagram, and the other circuit diagram and the original circuit diagram are created. I / O terminals for inputting / outputting between figures and their I / O terminal names are newly set, and a symbol corresponding to the other circuit diagram is created by the other circuit diagram and the new I / O terminal name. However, since the original schematic was edited again using this symbol to create a hierarchical schematic, the burden of layout editing work manually performed by the designer when generating a layout is reduced. The design time can be shortened, a layout considering the characteristics of the circuit can be created in the process of creating the layout, and the quality of the created layout data can be improved.
【００６２】実施例２．次に、この発明のレイアウト生
成装置の実施例２について説明する。Example 2. Next, a second embodiment of the layout generating apparatus of the present invention will be described.
【００６３】図９はこの実施例のレイアウト生成装置の
構成を示す機能ブロック図であり、図１と同一または相
当の部分については同一の符号を付し説明を省略する。FIG. 9 is a functional block diagram showing the configuration of the layout generating apparatus of this embodiment. The same or corresponding parts as in FIG. 1 are designated by the same reference numerals and the description thereof will be omitted.
【００６４】図９において、セル初期配置部１８は、上
述した実施例１におけるセル初期配置部と同一のもので
あるが、回路図データ１の基本素子シンボルに対応する
セルを初期配置した後で、回路図データ１にはないコン
タクトセルデータ１９を、領域指定部１２により指定さ
れた指定領域の最外周に自動的に配置する機能を有して
いる。In FIG. 9, the cell initial placement unit 18 is the same as the cell initial placement unit in the first embodiment described above, but after initial placement of the cells corresponding to the basic element symbols of the circuit diagram data 1. It has a function of automatically arranging the contact cell data 19 which is not included in the circuit diagram data 1 at the outermost periphery of the designated area designated by the area designating unit 12.
【００６５】このコンタクトセルは、図示していないウ
エハプロセスの拡散層、第１層アルミとコンタクトのレ
イヤにより作成される。This contact cell is formed by a diffusion layer of a wafer process (not shown), a first aluminum layer and a contact layer.
【００６６】この実施例により生成される指定領域のレ
イアウトデータを図１０に示す。FIG. 10 shows layout data of a designated area generated by this embodiment.
【００６７】このレイアウトデータにより、図１０に示
すトランジスタＭ１，Ｍ２に対応したセルを含む指定領
域の最外周にコンタクトセル１９をバッティングするこ
とにより配置する。Based on this layout data, the contact cells 19 are placed by batting on the outermost periphery of the designated area including the cells corresponding to the transistors M1 and M2 shown in FIG.
【００６８】そして、図１０に示す最外周に配置された
コンタクトセル１９のうち、配線上に配置されているコ
ンタクトセルに対しては、配線ショートの防止のために
アルミ、コンタクトレイヤのない異なった構造のコンタ
クトセルに置き換える。Among the contact cells 19 arranged on the outermost periphery shown in FIG. 10, the contact cells arranged on the wiring are different from each other without aluminum or a contact layer in order to prevent a wiring short circuit. Replace with contact cell of structure.
【００６９】最終的には、図１０に示すレイアウトデー
タを用いてその指定領域の回路を含む全体回路について
のレイアウトデータを生成する。Finally, the layout data shown in FIG. 10 is used to generate layout data for the entire circuit including the circuit in the designated area.
【００７０】この場合、設計者はセル間配線部１０を用
いて前記配線上に配置されているコンタクトセル以外の
コンタクトセルを電源・グランド配線に接続し、ガード
リングを構成する。In this case, the designer uses the inter-cell wiring portion 10 to connect the contact cells other than the contact cells arranged on the wiring to the power / ground wiring to form the guard ring.
【００７１】以上説明したように、この実施例によれ
ば、コンタクトセルデータ１９とセル初期配置部１８に
より指定領域の最外周にガードリングのレイアウトを自
動的に配置することができる。As described above, according to this embodiment, the layout of the guard ring can be automatically arranged at the outermost periphery of the designated area by the contact cell data 19 and the cell initial arrangement section 18.
【００７２】実施例３．次に、この発明のレイアウト生
成装置の実施例３について説明する。Example 3. Next, a third embodiment of the layout generating apparatus of the present invention will be described.
【００７３】図１１はこの実施例のレイアウト生成装置
の構成を示す機能ブロック図であり、図１と同一または
相当の部分については同一の符号を付し説明を省略す
る。FIG. 11 is a functional block diagram showing the structure of the layout generating apparatus of this embodiment. The same or corresponding parts as in FIG. 1 are designated by the same reference numerals and the description thereof will be omitted.
【００７４】図１１において、回路接続情報編集部２０
では、回路接続情報生成部４により生成した回路接続情
報データを設計者が必要に応じて編集し、領域指定部１
２により指定した領域内で指定したシンボルを分割して
記述することができる。この回路接続情報編集部２０は
分割記述手段に対応している。In FIG. 11, the circuit connection information editing unit 20
Then, the designer edits the circuit connection information data generated by the circuit connection information generation unit 4 as necessary, and the area designation unit 1
The specified symbol can be divided and described in the area specified by 2. The circuit connection information editing unit 20 corresponds to division description means.
【００７５】図１２は、回路接続情報生成部４により生
成した回路接続情報のリストを示しており、また図１３
は図１２に示す回路接続情報のリストを回路接続情報編
集部２０により編集し直した結果得られたリストであ
る。FIG. 12 shows a list of circuit connection information generated by the circuit connection information generating section 4, and FIG.
Is a list obtained as a result of re-editing the circuit connection information list shown in FIG. 12 by the circuit connection information editing unit 20.
【００７６】図１２と図１３に示すリストを比較して明
らかなように、図１３に示したリストでは、図１２に示
すリスト中のトランジスタＭ１をＭ１−１，Ｍ１−２の
２つのトランジスタに、またトランジスタＭ２をＭ２−
１，Ｍ２−２の２つのトランジスタに分割して記述して
いる。As is clear from comparison between the lists shown in FIGS. 12 and 13, in the list shown in FIG. 13, the transistor M1 in the list shown in FIG. 12 is replaced with two transistors M1-1 and M1-2. , And transistor M2 to M2-
The description is divided into two transistors 1 and M2-2.
【００７７】図１３に示す回路接続情報編集部２０によ
り編集された結果得られたリストに示されている回路接
続情報を基に、セル初期配置部７により行われる初期配
置処理、セル配置情報編集部９により行われる配置情報
の編集処理、さらにはセル間配線部１０により行われる
セル間の配線処理などを経て生成されたレイアウトデー
タを図１４に示す。Based on the circuit connection information shown in the list obtained as a result of being edited by the circuit connection information editing unit 20 shown in FIG. 13, initial placement processing and cell placement information editing performed by the cell initial placement unit 7 are performed. FIG. 14 shows layout data generated through the layout information editing process performed by the unit 9 and the inter-cell wiring process performed by the inter-cell wiring unit 10.
【００７８】図１４に示すレイアウトデータは、図６に
示すレイアウトデータに比べ分割して得られたそれぞれ
のトランジスタをたすきがけに配置して構成することに
より、差動入力用トランジスタのペアリング性をより改
善したものになっている。The layout data shown in FIG. 14 is formed by arranging the respective transistors obtained by dividing the layout data shown in FIG. It is an improved version.
【００７９】以上説明したようにこの実施例では、回路
接続情報生成部４により生成した回路接続情報データを
設計者が必要に応じて回路接続情報編集部２０により編
集し、領域内で指定したシンボルを分割して記述し、回
路の特性などを考慮した最適なレイアウトデータを生成
することができる。As described above, in this embodiment, the designer edits the circuit connection information data generated by the circuit connection information generation unit 4 by the circuit connection information editing unit 20 as needed, and the symbol specified in the area is designated. Can be divided and described, and optimum layout data can be generated in consideration of circuit characteristics and the like.
【００８０】[0080]
【発明の効果】以上のように、請求項１の発明によれ
ば、トランジスタ等の基本素子の記号を用いて作成・編
集した回路図内の一部の領域を指定し、その領域内にあ
る上記トランジスタ等の基本素子の記号と配線を別の回
路図に作成し、さらに上記指定した領域を横切る配線に
はその領域に対する入出力端子名を改めて設定し、上記
別の回路図と上記改めて設定された入出力端子名を用い
てその回路図に対応するシンボルを作成し、そのシンボ
ルを用いて元の回路図を再度編集して自動的に階層化さ
れた回路図を作成するように構成したので、レイアウト
を生成する際にマニュアルにより設計者が行うレイアウ
ト編集作業の負担を軽減し設計時間を短縮すると共に、
レイアウトを生成する過程において回路の特性などを考
慮しなければならない場合に対し適切に対応でき、作成
したレイアウトデータの品質を向上させることのできる
効果がある。As described above, according to the first aspect of the invention, a part of the area in the circuit diagram created / edited by using the symbol of the basic element such as a transistor is designated and the area is within the area. Create the symbols and wiring of the basic elements such as the above transistor in another circuit diagram, and set the input / output terminal name for that area again in the wiring that crosses the specified area. A symbol corresponding to the schematic is created using the input / output terminal name created, and the original schematic is edited again using the symbol to automatically create a hierarchical schematic. Therefore, while reducing the load of layout editing work manually performed by the designer when generating the layout and shortening the design time,
There is an effect that it is possible to appropriately cope with the case where the characteristics of the circuit must be taken into consideration in the process of generating the layout, and to improve the quality of the created layout data.
【００８１】また、請求項２の発明によれば、指定領域
内の回路図に対してレイアウトを生成する場合に、生成
されたレイアウトの外周上に半導体基板の基板電位をと
るためのコンタクトセルのレイアウトを自動的に生成す
るように構成したので、生成されたレイアウトの外周上
に半導体基板の基板電位をとるためのコンタクトセルの
レイアウトを生成する作業が削減でき、レイアウトを生
成する際にマニュアルにより設計者が行うコンタクトセ
ルのレイアウトを設計するためのレイアウト編集作業の
負担を軽減し設計時間を短縮することができる効果があ
る。According to the second aspect of the invention, when the layout is generated for the circuit diagram in the designated area, the contact cell for taking the substrate potential of the semiconductor substrate on the outer periphery of the generated layout is formed. Since the layout is automatically generated, it is possible to reduce the work of generating the layout of the contact cell for taking the substrate potential of the semiconductor substrate on the outer periphery of the generated layout. There is an effect that the burden of layout editing work for designing the layout of contact cells performed by the designer can be reduced and the design time can be shortened.
【００８２】さらに、請求項３の発明によれば、レイア
ウトを生成する場合に、回路接続情報を編集して上記領
域内の指定されたシンボルを分割して記述できるように
したので、回路の特性などを考慮しなければならないよ
うな場合に柔軟に対応できるようになり、最適なレイア
ウトデータを生成し作成したレイアウトデータの品質を
向上させることのできる効果がある。Further, according to the third aspect of the invention, when the layout is generated, the circuit connection information is edited so that the designated symbol in the area can be divided and described. It becomes possible to flexibly deal with such a case where it is necessary to consider, and it is possible to improve the quality of the layout data created by generating the optimum layout data.
【図１】この発明の実施例１のレイアウト生成装置の構
成を示す機能ブロック図である。FIG. 1 is a functional block diagram showing a configuration of a layout generation device according to a first embodiment of the present invention.
【図２】この発明の実施例１のレイアウト生成装置にお
ける回路図データを示す説明図である。FIG. 2 is an explanatory diagram showing circuit diagram data in the layout generating apparatus according to the first embodiment of the present invention.
【図３】この発明の実施例１のレイアウト生成装置にお
ける指定領域内の回路図データを示す説明図である。FIG. 3 is an explanatory diagram showing circuit diagram data in a designated area in the layout generating apparatus according to the first embodiment of the present invention.
【図４】この発明の実施例１のレイアウト生成装置にお
けるシンボル自動生成部により生成されたシンボルデー
タを示す説明図である。FIG. 4 is an explanatory diagram showing symbol data generated by an automatic symbol generation unit in the layout generation device according to the first embodiment of the present invention.
【図５】指定領域の回路図データについての回路接続情
報のリストを示す説明図である。FIG. 5 is an explanatory diagram showing a list of circuit connection information regarding circuit diagram data of a designated area.
【図６】指定領域内の回路図データに対応して最終的に
作成されたレイアウトデータによるセルの配置図であ
る。FIG. 6 is a layout diagram of cells based on layout data finally created corresponding to circuit diagram data in a designated area.
【図７】回路図編集部により階層化されて書き換えられ
た回路図データを示す説明図である。FIG. 7 is an explanatory diagram showing circuit diagram data that is hierarchized and rewritten by a circuit diagram editing unit.
【図８】図７に示す回路図データから生成されたセル配
置情報データを示す説明図である。8 is an explanatory diagram showing cell placement information data generated from the circuit diagram data shown in FIG. 7. FIG.
【図９】この発明の実施例２のレイアウト生成装置の構
成を示す機能ブロック図である。FIG. 9 is a functional block diagram showing a configuration of a layout generation device according to a second embodiment of the present invention.
【図１０】この発明の実施例２のレイアウト生成装置に
より生成される指定領域のレイアウトデータを示す説明
図である。FIG. 10 is an explanatory diagram showing layout data of a designated area generated by the layout generating apparatus according to the second embodiment of the present invention.
【図１１】この発明の実施例３のレイアウト生成装置の
構成を示す機能ブロック図である。FIG. 11 is a functional block diagram showing a configuration of a layout generation device according to a third embodiment of the present invention.
【図１２】回路接続情報データのリストを示す説明図で
ある。FIG. 12 is an explanatory diagram showing a list of circuit connection information data.
【図１３】回路接続情報データを設計者が必要に応じて
再度編集して得られた回路接続情報データのリストを示
す説明図である。FIG. 13 is an explanatory diagram showing a list of circuit connection information data obtained by the designer re-editing the circuit connection information data as needed.
【図１４】この発明の実施例３のレイアウト生成装置に
より生成されるレイアウトデータによるセルの配置図で
ある。FIG. 14 is a layout diagram of cells based on layout data generated by the layout generating device according to the third embodiment of the present invention.
【図１５】従来のレイアウト生成装置の構成を示す機能
ブロック図である。FIG. 15 is a functional block diagram showing a configuration of a conventional layout generation device.
【図１６】従来のレイアウト生成装置における回路図デ
ータを示す説明図である。FIG. 16 is an explanatory diagram showing circuit diagram data in a conventional layout generation device.
【図１７】従来のレイアウト生成装置における回路接続
情報データのリストを示す説明図である。FIG. 17 is an explanatory diagram showing a list of circuit connection information data in a conventional layout generation device.
【図１８】従来のレイアウト生成装置における配置情報
データを示す説明図である。FIG. 18 is an explanatory diagram showing layout information data in a conventional layout generation device.
４ 回路接続情報生成部（回路接続情報生成手段） ７ セル初期配置部（セルレイアウト自動配置手段） ９ セル配置情報編集部（セルレイアウト移動・編集手
段） １０ セル間配線部（配線手段） １２ 領域指定部（指定領域内回路作成手段） １３ 入出力端子データ（入出力端子名設定手段） １４ 回路図データ（指定領域内回路作成手段） １５ シンボル自動生成部（シンボル作成手段） １７ 回路図編集部（階層的回路図作成手段） １８ セル初期配置部（セルレイアウト自動配置手段） １９ コンタクトセルデータ（コンタクトセル自動生成
手段） ２０ 回路接続情報編集部（分割記述手段）4 circuit connection information generation unit (circuit connection information generation means) 7 cell initial placement unit (cell layout automatic placement unit) 9 cell placement information editing unit (cell layout moving / editing unit) 10 inter-cell wiring unit (wiring unit) 12 area Designating section (designated area circuit creation means) 13 Input / output terminal data (input / output terminal name setting means) 14 Circuit diagram data (designated area circuit creation means) 15 Symbol automatic generation section (symbol creation means) 17 Circuit diagram editing section (Hierarchical circuit diagram creating means) 18 Cell initial placement section (cell layout automatic placement means) 19 Contact cell data (contact cell automatic generation means) 20 Circuit connection information editing section (division description means)
Claims (3)
て作成・編集した回路図からの回路接続情報を生成する
回路接続情報生成手段と、その回路接続情報生成手段に
より生成した回路接続情報を基にトランジスタ等の基本
素子の記号に対応して作成したセルのレイアウトおよび
回路図の入出力端子の配置情報を用いてセルのレイアウ
トを自動的に配置するセルレイアウト自動配置手段と、
そのセルレイアウト自動配置手段により配置されたセル
のレイアウトを上記回路接続情報を失わない状態で移動
・編集するセルレイアウト移動・編集手段と、そのセル
レイアウト移動・編集手段により移動・編集した後にセ
ル間を配線する配線手段を有したレイアウト生成装置に
おいて、上記トランジスタ等の基本素子の記号を用いて
作成・編集した回路図内の一部の領域を指定し、その領
域内にある上記トランジスタ等の基本素子の記号と配線
を別の回路図に作成する指定領域内回路作成手段と、上
記指定した領域を横切る配線に対し入出力端子名を改め
て設定する入出力端子名設定手段と、上記別の回路図と
上記入出力端子名設定手段により改めて設定された端子
名を用いてその回路図に対応するシンボルを作成するシ
ンボル作成手段と、そのシンボル作成手段により作成さ
れたシンボルを用いて元の回路図を再度編集して階層的
な回路図を作成する階層的回路図作成手段とを備えたこ
とを特徴とするレイアウト生成装置。1. A circuit connection information generating means for generating circuit connection information from a circuit diagram created / edited using symbols of basic elements such as transistors, and circuit connection information generated by the circuit connection information generating means. A cell layout automatic placement means for automatically placing the cell layout using the layout information of the cell created corresponding to the symbols of the basic elements such as transistors and the placement information of the input / output terminals of the circuit diagram,
Cell layout moving / editing means for moving / editing the layout of the cells arranged by the cell layout automatic arranging means without losing the circuit connection information, and inter-cell movement after moving / editing by the cell layout moving / editing means In a layout generation device having a wiring means for wiring, a part of the circuit diagram created / edited using the symbols of the basic elements such as the above-mentioned transistors is designated, and the basics of the above-mentioned transistors etc. in the area are specified. A circuit for creating a circuit in a designated area for creating a symbol of an element and a wiring in another circuit diagram, an input / output terminal name setting means for newly setting an input / output terminal name for a wiring crossing the designated area, and a circuit for the other circuit And a symbol creating means for creating a symbol corresponding to the circuit diagram by using the figure and the terminal name newly set by the input / output terminal name setting means. The layout generating apparatus being characterized in that a hierarchical circuit diagram creating means for creating a hierarchical circuit diagram edit the original circuit diagram again using the symbols created by the symbol creation unit.
て作成・編集した回路図からの回路接続情報を生成する
回路接続情報生成手段と、その回路接続情報生成手段に
より生成した回路接続情報を基にトランジスタ等の基本
素子の記号に対応して作成したセルのレイアウトおよび
回路図の入出力端子の配置情報を用いてセルのレイアウ
トを自動的に配置するセルレイアウト自動配置手段と、
そのセルレイアウト自動配置手段により配置されたセル
のレイアウトを上記回路接続情報を失わない状態で移動
・編集するセルレイアウト移動・編集手段と、そのセル
レイアウト移動・編集手段により移動・編集した後にセ
ル間を配線する配線手段を有したレイアウト生成装置に
おいて、上記トランジスタ等の基本素子の記号を用いて
作成・編集した回路図内の一部の領域を指定し、その領
域内にある上記トランジスタ等の基本素子の記号と配線
を別の回路図に作成する指定領域内回路作成手段と、上
記指定した領域を横切る配線に対し入出力端子名を改め
て設定する入出力端子名設定手段と、上記別の回路図と
上記入出力端子名設定手段により改めて設定された端子
名を用いてその回路図に対応するシンボルを作成するシ
ンボル作成手段と、そのシンボル作成手段により作成さ
れたシンボルを用いて元の回路図を再度編集して階層的
な回路図を作成する階層的回路図作成手段と、上記別の
回路図に対してレイアウトを生成する場合に、生成され
たレイアウトの外周上に半導体基板の基板電位をとるた
めのコンタクトセルのレイアウトを自動的に生成するコ
ンタクトセル自動生成手段とを備えたことを特徴とする
レイアウト生成装置。2. A circuit connection information generation means for generating circuit connection information from a circuit diagram created / edited using symbols of basic elements such as transistors, and circuit connection information generated by the circuit connection information generation means. A cell layout automatic placement means for automatically placing the cell layout using the layout information of the cell created corresponding to the symbols of the basic elements such as transistors and the placement information of the input / output terminals of the circuit diagram,
Cell layout moving / editing means for moving / editing the layout of the cells arranged by the cell layout automatic arranging means without losing the circuit connection information, and inter-cell movement after moving / editing by the cell layout moving / editing means In a layout generation device having a wiring means for wiring, a part of the circuit diagram created / edited using the symbols of the basic elements such as the above-mentioned transistors is designated, and the basics of the above-mentioned transistors etc. in the area are specified. A circuit for creating a circuit in a designated area for creating a symbol of an element and a wiring in another circuit diagram, an input / output terminal name setting means for newly setting an input / output terminal name for a wiring crossing the designated area, and a circuit for the other circuit And a symbol creating means for creating a symbol corresponding to the circuit diagram by using the figure and the terminal name newly set by the input / output terminal name setting means. Hierarchical schematic creation means for creating a hierarchical schematic by editing the original schematic again using the symbols created by the symbol creating means, and a case of generating a layout for the other schematic. In addition, the layout generation device further comprises: a contact cell automatic generation means for automatically generating a layout of a contact cell for taking the substrate potential of the semiconductor substrate on the outer periphery of the generated layout.
て作成・編集した回路図からの回路接続情報を生成する
回路接続情報生成手段と、その回路接続情報生成手段に
より生成した回路接続情報を基にトランジスタ等の基本
素子の記号に対応して作成したセルのレイアウトおよび
回路図の入出力端子の配置情報を用いてセルのレイアウ
トを自動的に配置するセルレイアウト自動配置手段と、
そのセルレイアウト自動配置手段により配置されたセル
のレイアウトを上記回路接続情報を失わない状態で移動
・編集するセルレイアウト移動・編集手段と、そのセル
レイアウト移動・編集手段により移動・編集した後にセ
ル間を配線する配線手段を有したレイアウト生成装置に
おいて、上記トランジスタ等の基本素子の記号を用いて
作成・編集した回路図内の一部の領域を指定し、その領
域内にある上記トランジスタ等の基本素子の記号と配線
を別の回路図に作成する指定領域内回路作成手段と、上
記指定した領域を横切る配線に対し入出力端子名を改め
て設定する入出力端子名設定手段と、上記別の回路図と
上記入出力端子名設定手段により改めて設定された端子
名を用いてその回路図に対応するシンボルを作成するシ
ンボル作成手段と、そのシンボル作成手段により作成さ
れたシンボルを用いて元の回路図を再度編集して階層的
な回路図を作成する階層的回路図作成手段と、上記別の
回路図に対してレイアウトを生成する場合に、上記回路
接続情報生成手段により生成した回路接続情報を編集
し、上記領域内の指定されたシンボルを分割して記述す
る分割記述手段とを備えたことを特徴とするレイアウト
生成装置。3. A circuit connection information generating means for generating circuit connection information from a circuit diagram created / edited using symbols of basic elements such as transistors, and circuit connection information generated by the circuit connection information generating means. A cell layout automatic placement means for automatically placing the cell layout using the layout information of the cell created corresponding to the symbols of the basic elements such as transistors and the placement information of the input / output terminals of the circuit diagram,
Cell layout moving / editing means for moving / editing the layout of the cells arranged by the cell layout automatic arranging means without losing the circuit connection information, and inter-cell movement after moving / editing by the cell layout moving / editing means In a layout generation device having a wiring means for wiring, a part of the circuit diagram created / edited using the symbols of the basic elements such as the above-mentioned transistors is designated, and the basics of the above-mentioned transistors etc. in the area are specified. A circuit for creating a circuit in a designated area for creating a symbol of an element and a wiring in another circuit diagram, an input / output terminal name setting means for newly setting an input / output terminal name for a wiring crossing the designated area, and a circuit for the other circuit And a symbol creating means for creating a symbol corresponding to the circuit diagram by using the figure and the terminal name newly set by the input / output terminal name setting means. Hierarchical schematic creation means for creating a hierarchical schematic by editing the original schematic again using the symbols created by the symbol creating means, and a case of generating a layout for the other schematic. In addition, the layout generation device further comprises: division description means for editing the circuit connection information generated by the circuit connection information generation means and dividing and describing the designated symbol in the area.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4257649A JPH0685061A (en) | 1992-09-02 | 1992-09-02 | Layout generating device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4257649A JPH0685061A (en) | 1992-09-02 | 1992-09-02 | Layout generating device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685061A true JPH0685061A (en) | 1994-03-25 |
Family
ID=17309186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4257649A Pending JPH0685061A (en) | 1992-09-02 | 1992-09-02 | Layout generating device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685061A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4844126A (en) * | 1987-01-30 | 1989-07-04 | Nissan Motor Co., Ltd. | Rotary control valve for power assist steering system |
| US4846296A (en) * | 1987-01-30 | 1989-07-11 | Nissan Motor Co., Ltd. | Hydraulic fluid pressure control system for use with power assist steering |
| US4875542A (en) * | 1987-06-29 | 1989-10-24 | Nissan Motor Co., Ltd. | Hydraulic system for variable assist power steering system |
-
1992
- 1992-09-02 JP JP4257649A patent/JPH0685061A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4844126A (en) * | 1987-01-30 | 1989-07-04 | Nissan Motor Co., Ltd. | Rotary control valve for power assist steering system |
| US4846296A (en) * | 1987-01-30 | 1989-07-11 | Nissan Motor Co., Ltd. | Hydraulic fluid pressure control system for use with power assist steering |
| US4875542A (en) * | 1987-06-29 | 1989-10-24 | Nissan Motor Co., Ltd. | Hydraulic system for variable assist power steering system |
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