JPH0683762A - バスシステム及び通信用ボード - Google Patents
バスシステム及び通信用ボードInfo
- Publication number
- JPH0683762A JPH0683762A JP4232045A JP23204592A JPH0683762A JP H0683762 A JPH0683762 A JP H0683762A JP 4232045 A JP4232045 A JP 4232045A JP 23204592 A JP23204592 A JP 23204592A JP H0683762 A JPH0683762 A JP H0683762A
- Authority
- JP
- Japan
- Prior art keywords
- asynchronous system
- rack
- signal
- output
- system bus
- Prior art date
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- Hardware Redundancy (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】
【目的】標準バス中、VMEバス等、データの転送を基
準クロックに対して非同期で行う同一規格の非同期シス
テムバスを内蔵してなる複数のラックを備えて構成され
るバスシステムに関し、信号伝送能力の低下を起こさ
ず、ラック間での信号の送受信を行うことができ、これ
を、例えば、集積回路の製造に使用される電子ビーム露
光装置の制御装置に適用する場合には、スループットの
向上を図ることができるようにする。 【構成】これらラック2、4に、それぞれ、ラック2、
4間の信号の送受信を非同期システムバス1、3のプロ
トコルに従ったタイミングで行う通信用ボード5、6を
格納する。
準クロックに対して非同期で行う同一規格の非同期シス
テムバスを内蔵してなる複数のラックを備えて構成され
るバスシステムに関し、信号伝送能力の低下を起こさ
ず、ラック間での信号の送受信を行うことができ、これ
を、例えば、集積回路の製造に使用される電子ビーム露
光装置の制御装置に適用する場合には、スループットの
向上を図ることができるようにする。 【構成】これらラック2、4に、それぞれ、ラック2、
4間の信号の送受信を非同期システムバス1、3のプロ
トコルに従ったタイミングで行う通信用ボード5、6を
格納する。
Description
【0001】
【産業上の利用分野】本発明は、標準バス中、VME
(Versa Module Euro-card)バス等、データの転送を基
準クロック(システム・クロック)に対して非同期で行
う同一規格の非同期システムバス(非同期標準バス)を
内蔵してなる複数のラック(ユニット・ラック)を備え
て構成されるバスシステム及び通信ボードに関する。
(Versa Module Euro-card)バス等、データの転送を基
準クロック(システム・クロック)に対して非同期で行
う同一規格の非同期システムバス(非同期標準バス)を
内蔵してなる複数のラック(ユニット・ラック)を備え
て構成されるバスシステム及び通信ボードに関する。
【0002】ここに、標準バスを活用する場合には、シ
ステムの構成をボード(基板)単位で行うことができる
ので、応用に合わせて柔軟にシステムを構築、拡張し、
小量多品種の要求に応えることができる。
ステムの構成をボード(基板)単位で行うことができる
ので、応用に合わせて柔軟にシステムを構築、拡張し、
小量多品種の要求に応えることができる。
【0003】ところで、コントロールする対象が小規模
であるバスシステムであれば、1台のラック中に全ての
機能を内蔵させることができるが、例えば、集積回路の
製造に使用される電子ビーム露光装置の制御装置に使用
されるバスシステム等では、1台のラックでは足りず、
複数のラックを必要とする。
であるバスシステムであれば、1台のラック中に全ての
機能を内蔵させることができるが、例えば、集積回路の
製造に使用される電子ビーム露光装置の制御装置に使用
されるバスシステム等では、1台のラックでは足りず、
複数のラックを必要とする。
【0004】ここに、標準バスがVMEバス等、データ
の転送を基準クロックに対して非同期で行う非同期シス
テムバスの場合には、ラック間の接続(通信)をいかに
して行うかが問題となる。
の転送を基準クロックに対して非同期で行う非同期シス
テムバスの場合には、ラック間の接続(通信)をいかに
して行うかが問題となる。
【0005】
【従来の技術】従来、非同期システムバス、例えば、V
MEバスを使用してなる複数のラックを備えて構成され
るバスシステムでは、ラック間の接続は、GPIB(ge
neralpurpose interface bus)や、RS232Cを使用
して行われていた。
MEバスを使用してなる複数のラックを備えて構成され
るバスシステムでは、ラック間の接続は、GPIB(ge
neralpurpose interface bus)や、RS232Cを使用
して行われていた。
【0006】
【発明が解決しようとする課題】ここに、GPIBや、
RS232Cは、VMEバスとプロトコルが全く異な
り、VMEバスよりも転送速度の遅いインタフェースで
あるため、ラック間での通信がシステムのスループット
の低下を招いてしまうという問題点があった。
RS232Cは、VMEバスとプロトコルが全く異な
り、VMEバスよりも転送速度の遅いインタフェースで
あるため、ラック間での通信がシステムのスループット
の低下を招いてしまうという問題点があった。
【0007】本発明は、かかる点に鑑み、信号伝送能力
の低下を起こさず、ラック間での信号の送受信を行うこ
とができ、これを、例えば、集積回路の製造に使用され
る電子ビーム露光装置の制御装置に適用する場合には、
スループットの向上を図ることができるようにしたバス
システム及び通信用ボードを提供することを目的とす
る。
の低下を起こさず、ラック間での信号の送受信を行うこ
とができ、これを、例えば、集積回路の製造に使用され
る電子ビーム露光装置の制御装置に適用する場合には、
スループットの向上を図ることができるようにしたバス
システム及び通信用ボードを提供することを目的とす
る。
【0008】
【課題を解決するための手段】図1は本発明によるバス
システムの原理説明図であり、本発明によるバスシステ
ムは、非同期システムバス1を内蔵してなるラック2
と、非同期システムバス1と同一規格の非同期システム
バス3を内蔵してなるラック4とを備え、これらラック
2、4には、それぞれ、これらラック2、4間の信号の
送受信を非同期システムバス1、3のプロトコルに従っ
たタイミングで行う通信用ボード5、6が格納されて構
成される。
システムの原理説明図であり、本発明によるバスシステ
ムは、非同期システムバス1を内蔵してなるラック2
と、非同期システムバス1と同一規格の非同期システム
バス3を内蔵してなるラック4とを備え、これらラック
2、4には、それぞれ、これらラック2、4間の信号の
送受信を非同期システムバス1、3のプロトコルに従っ
たタイミングで行う通信用ボード5、6が格納されて構
成される。
【0009】ここに、ラック2には、例えば、本発明に
よる第1の通信用ボード、即ち、非同期システムバス1
に出力された非同期システムバス3に転送すべき信号を
入力して非同期システムバス1、3のプロトコルに従っ
たタイミングに調整してラック4に対して出力する回路
部分5Aと、ラック4からラック2に対して非同期シス
テムバス1、3のプロトコルに従ったタイミングで出力
されたデータ信号を入力して非同期システムバス1、3
のプロトコルに従ったタイミングに調整して非同期シス
テムバス1に対して出力する回路部分5Bとを含んでな
る通信用ボード5が格納される。
よる第1の通信用ボード、即ち、非同期システムバス1
に出力された非同期システムバス3に転送すべき信号を
入力して非同期システムバス1、3のプロトコルに従っ
たタイミングに調整してラック4に対して出力する回路
部分5Aと、ラック4からラック2に対して非同期シス
テムバス1、3のプロトコルに従ったタイミングで出力
されたデータ信号を入力して非同期システムバス1、3
のプロトコルに従ったタイミングに調整して非同期シス
テムバス1に対して出力する回路部分5Bとを含んでな
る通信用ボード5が格納される。
【0010】また、ラック4には、例えば、本発明によ
る第2の通信用ボード、即ち、ラック2から非同期シス
テムバス1、3のプロトコルに従ったタイミングで出力
された非同期システムバス3に転送すべき信号を入力し
て非同期システムバス1、3のプロトコルに従ったタイ
ミングに調整して非同期システムバス3に対して出力す
る回路部分6Aと、非同期システムバス3に出力された
非同期システムバス1に転送すべきデータ信号を入力し
て非同期システムバス1、3のプロトコルに従ったタイ
ミングに調整してラック2に対して出力する回路部分6
Bとを含んでなる通信用ボード6が格納される。
る第2の通信用ボード、即ち、ラック2から非同期シス
テムバス1、3のプロトコルに従ったタイミングで出力
された非同期システムバス3に転送すべき信号を入力し
て非同期システムバス1、3のプロトコルに従ったタイ
ミングに調整して非同期システムバス3に対して出力す
る回路部分6Aと、非同期システムバス3に出力された
非同期システムバス1に転送すべきデータ信号を入力し
て非同期システムバス1、3のプロトコルに従ったタイ
ミングに調整してラック2に対して出力する回路部分6
Bとを含んでなる通信用ボード6が格納される。
【0011】なお、71、7nはラック2に格納された通
信用ボード5以外のボード、例えば、CPUボードやメ
モリボード、81、8nはラック4に格納された通信用ボ
ード6以外のボード、例えば、CPUボードやメモリボ
ードである。
信用ボード5以外のボード、例えば、CPUボードやメ
モリボード、81、8nはラック4に格納された通信用ボ
ード6以外のボード、例えば、CPUボードやメモリボ
ードである。
【0012】また、9は通信用ボード5と通信用ボード
6とを接続する通信路であり、通信路9と通信用のボー
ド5及び通信路9と通信用のボード6とはそれぞれコネ
クタ(図示せず)により接続される。
6とを接続する通信路であり、通信路9と通信用のボー
ド5及び通信路9と通信用のボード6とはそれぞれコネ
クタ(図示せず)により接続される。
【0013】
【作用】本発明では、ラック2、4には、それぞれ、ラ
ック2、4間の信号の送受信を非同期システムバス1、
3のプロトコルに従ったタイミングで行う通信用ボード
5、6が格納されているので、ラック2、4間の信号の
送受信を非同期システムバス1、3のプロトコルに従っ
たタイミングで行うことができる。
ック2、4間の信号の送受信を非同期システムバス1、
3のプロトコルに従ったタイミングで行う通信用ボード
5、6が格納されているので、ラック2、4間の信号の
送受信を非同期システムバス1、3のプロトコルに従っ
たタイミングで行うことができる。
【0014】したがって、ラック2、4間の信号伝送能
力の低下を起こさず、ラック2、4間で信号の送受信を
行うことができるので、これを、例えば、集積回路の製
造に使用される電子ビーム露光装置の制御装置に適用す
る場合には、スループットの向上を図ることができる。
力の低下を起こさず、ラック2、4間で信号の送受信を
行うことができるので、これを、例えば、集積回路の製
造に使用される電子ビーム露光装置の制御装置に適用す
る場合には、スループットの向上を図ることができる。
【0015】
【実施例】以下、図2〜図6を参照して、本発明による
バスシステム及び通信ボードの一実施例について、VM
Eバスを内蔵した2個のラックを備えてなるバスシステ
ムを例にして説明する。
バスシステム及び通信ボードの一実施例について、VM
Eバスを内蔵した2個のラックを備えてなるバスシステ
ムを例にして説明する。
【0016】図2は本発明によるバスシステムの一実施
例の要部を示すブロック図であり、10、11はラック
であり、これらラック10、11において、12、13
はVMEバス、14は本発明による第1の通信ボード
(以下、マスタボードという)の一実施例、15は本発
明による第2の通信ボード(以下、スレーブボードとい
う)の一実施例である。
例の要部を示すブロック図であり、10、11はラック
であり、これらラック10、11において、12、13
はVMEバス、14は本発明による第1の通信ボード
(以下、マスタボードという)の一実施例、15は本発
明による第2の通信ボード(以下、スレーブボードとい
う)の一実施例である。
【0017】なお、95はマスタボード14とスレーブ
ボード15とを接続する通信路であり、通信路95とマ
スタボード14及び通信路95とスレーブボード15と
はそれぞれコネクタ(図示せず)により接続される。
ボード15とを接続する通信路であり、通信路95とマ
スタボード14及び通信路95とスレーブボード15と
はそれぞれコネクタ(図示せず)により接続される。
【0018】ここに、マスタボード14において、16
はVMEバス12に出力されたVMEバス13に転送す
べきアドレス修飾信号を入力する入力ドライバ、17は
入力ドライバ16から出力されるアドレス修飾信号をV
MEバスのプロトコルに従ったタイミングに調整して出
力するタイミング調整回路、18はタイミング調整回路
17から出力されるアドレス修飾信号をスレーブボード
15に対して出力する出力ドライバである。
はVMEバス12に出力されたVMEバス13に転送す
べきアドレス修飾信号を入力する入力ドライバ、17は
入力ドライバ16から出力されるアドレス修飾信号をV
MEバスのプロトコルに従ったタイミングに調整して出
力するタイミング調整回路、18はタイミング調整回路
17から出力されるアドレス修飾信号をスレーブボード
15に対して出力する出力ドライバである。
【0019】また、スレーブボード15において、19
はマスタボード14から出力されたVMEバス13に転
送すべきアドレス修飾信号を入力する入力ドライバ、2
0は入力ドライバ19から出力されるアドレス修飾信号
をVMEバスのプロトコルに従ったタイミングに調整し
て出力するタイミング調整回路、21はタイミング調整
回路20から出力されるアドレス修飾信号をVMEバス
13に対して出力する出力ドライバである。
はマスタボード14から出力されたVMEバス13に転
送すべきアドレス修飾信号を入力する入力ドライバ、2
0は入力ドライバ19から出力されるアドレス修飾信号
をVMEバスのプロトコルに従ったタイミングに調整し
て出力するタイミング調整回路、21はタイミング調整
回路20から出力されるアドレス修飾信号をVMEバス
13に対して出力する出力ドライバである。
【0020】また、マスタボード14において、22は
VMEバス12に出力されたVMEバス13に転送すべ
きコントロール・ストローブ信号を入力する入力ドライ
バ、23は入力ドライバ22から出力されるコントロー
ル・ストローブ信号をVMEバスのプロトコルに従った
タイミングに調整して出力するタイミング調整回路、2
4はタイミング調整回路23から出力されるコントロー
ル・ストローブ信号をスレーブボード15に対して出力
する出力ドライバである。
VMEバス12に出力されたVMEバス13に転送すべ
きコントロール・ストローブ信号を入力する入力ドライ
バ、23は入力ドライバ22から出力されるコントロー
ル・ストローブ信号をVMEバスのプロトコルに従った
タイミングに調整して出力するタイミング調整回路、2
4はタイミング調整回路23から出力されるコントロー
ル・ストローブ信号をスレーブボード15に対して出力
する出力ドライバである。
【0021】また、スレーブボード15において、25
はマスタボード14から出力されたVMEバス13に転
送すべきコントロール・ストローブ信号を入力する入力
ドライバ、26は入力ドライバ25から出力されるコン
トロール・ストローブ信号をVMEバスのプロトコルに
従ったタイミングに調整して出力するタイミング調整回
路、27はタイミング調整回路26から出力されるコン
トロール・ストローブ信号をVMEバス13に対して出
力する出力ドライバである。
はマスタボード14から出力されたVMEバス13に転
送すべきコントロール・ストローブ信号を入力する入力
ドライバ、26は入力ドライバ25から出力されるコン
トロール・ストローブ信号をVMEバスのプロトコルに
従ったタイミングに調整して出力するタイミング調整回
路、27はタイミング調整回路26から出力されるコン
トロール・ストローブ信号をVMEバス13に対して出
力する出力ドライバである。
【0022】また、マスタボード14において、28は
VMEバス12に出力されたVMEバス13に転送すべ
きアドレス信号を入力する入力ドライバ、29は入力ド
ライバ28から出力されるアドレス信号をVMEバスの
プロトコルに従ったタイミングに調整して出力するタイ
ミング調整回路、30はタイミング調整回路29から出
力されるアドレス信号をスレーブボード15に対して出
力する出力ドライバである。
VMEバス12に出力されたVMEバス13に転送すべ
きアドレス信号を入力する入力ドライバ、29は入力ド
ライバ28から出力されるアドレス信号をVMEバスの
プロトコルに従ったタイミングに調整して出力するタイ
ミング調整回路、30はタイミング調整回路29から出
力されるアドレス信号をスレーブボード15に対して出
力する出力ドライバである。
【0023】また、スレーブボード15において、31
はマスタボード14から出力されたVMEバス13に転
送すべきアドレス信号を入力する入力ドライバ、32は
入力ドライバ31から出力されるアドレス信号をVME
バスのプロトコルに従ったタイミングに調整して出力す
るタイミング調整回路、33はタイミング調整回路32
から出力されるアドレス信号をVMEバス13に対して
出力する出力ドライバである。
はマスタボード14から出力されたVMEバス13に転
送すべきアドレス信号を入力する入力ドライバ、32は
入力ドライバ31から出力されるアドレス信号をVME
バスのプロトコルに従ったタイミングに調整して出力す
るタイミング調整回路、33はタイミング調整回路32
から出力されるアドレス信号をVMEバス13に対して
出力する出力ドライバである。
【0024】また、マスタボード14において、34は
VMEバス12に出力されたVMEバス13に転送すべ
きデータ信号の入力又はVMEバス12に転送すべきデ
ータ信号の出力を行う入出力ドライバ、35は入出力ド
ライバ34から出力されるデータ信号をVMEバスのプ
ロトコルに従ったタイミングに調整して出力するタイミ
ング調整回路である。
VMEバス12に出力されたVMEバス13に転送すべ
きデータ信号の入力又はVMEバス12に転送すべきデ
ータ信号の出力を行う入出力ドライバ、35は入出力ド
ライバ34から出力されるデータ信号をVMEバスのプ
ロトコルに従ったタイミングに調整して出力するタイミ
ング調整回路である。
【0025】また、36はタイミング調整回路35から
出力されるデータ信号のスレーブボード15に対する出
力又はスレーブボード15から出力されるVMEバス1
2に転送すべきデータ信号の入力を行う入出力ドライ
バ、37は入出力ドライバ36から出力されたデータ信
号をVMEバスのプロトコルに従ったタイミングに調整
して出力するタイミング調整回路である。
出力されるデータ信号のスレーブボード15に対する出
力又はスレーブボード15から出力されるVMEバス1
2に転送すべきデータ信号の入力を行う入出力ドライ
バ、37は入出力ドライバ36から出力されたデータ信
号をVMEバスのプロトコルに従ったタイミングに調整
して出力するタイミング調整回路である。
【0026】また、スレーブボード15において、38
はマスタボード14から出力されたVMEバス13に転
送すべきデータ信号の入力又はVMEバス12に転送す
べきデータ信号の出力を行う入出力ドライバ、39は入
出力ドライバ38から出力されるデータ信号をVMEバ
スのプロトコルに従ったタイミングに調整して出力する
タイミング調整回路である。
はマスタボード14から出力されたVMEバス13に転
送すべきデータ信号の入力又はVMEバス12に転送す
べきデータ信号の出力を行う入出力ドライバ、39は入
出力ドライバ38から出力されるデータ信号をVMEバ
スのプロトコルに従ったタイミングに調整して出力する
タイミング調整回路である。
【0027】また、40はタイミング調整回路39から
出力されるデータ信号のVMEバス13に対する出力又
はVMEバス13に出力されたVMEバス12に転送す
べきデータ信号の入力を行う入出力ドライバ、41は入
出力ドライバ40から出力されるデータ信号をVMEバ
スのプロトコルに従ったタイミングに調整して出力する
タイミング調整回路である。
出力されるデータ信号のVMEバス13に対する出力又
はVMEバス13に出力されたVMEバス12に転送す
べきデータ信号の入力を行う入出力ドライバ、41は入
出力ドライバ40から出力されるデータ信号をVMEバ
スのプロトコルに従ったタイミングに調整して出力する
タイミング調整回路である。
【0028】また、スレーブボード15において、42
はVMEバス13に出力されたVMEバス12に転送す
べき応答信号及び割込み信号を入力する入力ドライバ、
43は入力ドライバ42から出力される応答信号及び割
込み信号をマスタボード14に出力する出力ドライバで
ある。
はVMEバス13に出力されたVMEバス12に転送す
べき応答信号及び割込み信号を入力する入力ドライバ、
43は入力ドライバ42から出力される応答信号及び割
込み信号をマスタボード14に出力する出力ドライバで
ある。
【0029】また、マスタボード14において、44は
スレーブボード15から出力される応答信号及び割込み
信号を入力する入力ドライバ、45は入力ドライバ44
から出力される応答信号及び割込み信号をVMEバス1
2に出力する出力ドライバである。
スレーブボード15から出力される応答信号及び割込み
信号を入力する入力ドライバ、45は入力ドライバ44
から出力される応答信号及び割込み信号をVMEバス1
2に出力する出力ドライバである。
【0030】また、スレーブボード15において、46
はVMEバス13に出力されたVMEバス13に転送す
べきバス使用要求信号を入力する入力ドライバ、47は
入力ドライバ46から出力されるバス使用要求信号をマ
スタボード14に対して出力する出力ドライバである。
はVMEバス13に出力されたVMEバス13に転送す
べきバス使用要求信号を入力する入力ドライバ、47は
入力ドライバ46から出力されるバス使用要求信号をマ
スタボード14に対して出力する出力ドライバである。
【0031】また、マスタボード14において、48は
スレーブボード15から出力されるVMEバス12に転
送すべき使用要求信号を入力する入力ドライバ、49は
入力ドライバ48から出力されるバス使用要求信号をV
MEバス12に出力する出力ドライバである。
スレーブボード15から出力されるVMEバス12に転
送すべき使用要求信号を入力する入力ドライバ、49は
入力ドライバ48から出力されるバス使用要求信号をV
MEバス12に出力する出力ドライバである。
【0032】また、マスタボード14において、50は
VMEバス12に出力されたVMEバス13に転送すべ
きバス使用許可信号を入力する入力ドライバ、51は入
力ドライバ50から出力されるバス使用許可信号をスレ
ーブボード15に対して出力する出力ドライバである。
VMEバス12に出力されたVMEバス13に転送すべ
きバス使用許可信号を入力する入力ドライバ、51は入
力ドライバ50から出力されるバス使用許可信号をスレ
ーブボード15に対して出力する出力ドライバである。
【0033】また、スレーブボード15において、52
はマスタボード14から出力されるVMEバス13に転
送すべきバス使用許可信号を入力する入力ドライバ、5
3は入力ドライバ52から出力されるバス使用許可信号
をVMEバス13に出力する出力ドライバである。
はマスタボード14から出力されるVMEバス13に転
送すべきバス使用許可信号を入力する入力ドライバ、5
3は入力ドライバ52から出力されるバス使用許可信号
をVMEバス13に出力する出力ドライバである。
【0034】ここに、図3は、マスタボード14上に構
成される回路の一部分を具体的に示す回路図であり、図
中、54は30MHzの基準クロックCLKを発生する
基準クロック発生回路、/SYSRSTはシステムをリ
セットするシステムリセット信号、/SYSFAILは
システムの異常を表示するシステム異常表示信号、55
はシステムリセット信号/SYSRST、システム異常
表示信号/SYSFAIL、基準クロックCLK用のド
ライバである。
成される回路の一部分を具体的に示す回路図であり、図
中、54は30MHzの基準クロックCLKを発生する
基準クロック発生回路、/SYSRSTはシステムをリ
セットするシステムリセット信号、/SYSFAILは
システムの異常を表示するシステム異常表示信号、55
はシステムリセット信号/SYSRST、システム異常
表示信号/SYSFAIL、基準クロックCLK用のド
ライバである。
【0035】また、AM0〜AM5はアドレス修飾信
号、56〜58は入力ドライバ16を介して入力される
アドレス修飾信号AM0〜AM5をVMEバスのプロト
コルに従ったタイミングに調整して出力するタイミング
調整回路17(図2参照)を構成するフリップフロップ
である。
号、56〜58は入力ドライバ16を介して入力される
アドレス修飾信号AM0〜AM5をVMEバスのプロト
コルに従ったタイミングに調整して出力するタイミング
調整回路17(図2参照)を構成するフリップフロップ
である。
【0036】この例では、入力ドライバ16を介して入
力されるアドレス修飾信号AM0〜AM5は、基準クロ
ックCLKに同期してフリップフロップ56にラッチさ
れ、これにより電圧レベルが確定されると共に、フリッ
プフロップ56〜58により構成されるシフトレジスタ
により所定時間遅延されてVMEバスのプロトコルに従
ったタイミングでフリップフロップ58から出力され
る。
力されるアドレス修飾信号AM0〜AM5は、基準クロ
ックCLKに同期してフリップフロップ56にラッチさ
れ、これにより電圧レベルが確定されると共に、フリッ
プフロップ56〜58により構成されるシフトレジスタ
により所定時間遅延されてVMEバスのプロトコルに従
ったタイミングでフリップフロップ58から出力され
る。
【0037】また、/AS、/DS0、/DS1、/W
RITE、/IACK、/LWORDはコントロール・
ストローブ信号であり、/ASはアドレス・ストローブ
信号、/DS0、/DS1はデータ・ストローブ信号、
/WRITEはライト/リード指示信号、/IACKは
割込み要求許可信号、/LWORDは最大語長の場合を
示す最大語長表示信号である。これらは、データ及びア
ドレスの有効時間を特定している。
RITE、/IACK、/LWORDはコントロール・
ストローブ信号であり、/ASはアドレス・ストローブ
信号、/DS0、/DS1はデータ・ストローブ信号、
/WRITEはライト/リード指示信号、/IACKは
割込み要求許可信号、/LWORDは最大語長の場合を
示す最大語長表示信号である。これらは、データ及びア
ドレスの有効時間を特定している。
【0038】また、59〜61は入力ドライバ22を介
して入力されるアドレス・ストローブ信号/AS、デー
タ・ストローブ信号/DS0、/DS1、ライト/リー
ド指示信号/WRITE、割込み要求許可信号/IAC
K、最大語長表示信号/LWORDをVMEバスのプロ
トコルに従ったタイミングに調整して出力するタイミン
グ調整回路23(図2参照)を構成するフリップフロッ
プである。
して入力されるアドレス・ストローブ信号/AS、デー
タ・ストローブ信号/DS0、/DS1、ライト/リー
ド指示信号/WRITE、割込み要求許可信号/IAC
K、最大語長表示信号/LWORDをVMEバスのプロ
トコルに従ったタイミングに調整して出力するタイミン
グ調整回路23(図2参照)を構成するフリップフロッ
プである。
【0039】この例では、入力ドライバ22を介して入
力されるアドレス・ストローブ信号/AS、データ・ス
トローブ信号/DS0、/DS1、ライト/リード指示
信号/WRITE、割込み要求許可信号/IACK、最
大語長表示信号/LWORDは、基準クロックCLKに
同期してフリップフロップ59にラッチされ、これによ
り電圧レベルが確定されると共に、フリップフロップ5
9〜61により構成されるシフトレジスタにより所定時
間遅延されてVMEバスのプロトコルに従ったタイミン
グでフリップフロップ61から出力される。
力されるアドレス・ストローブ信号/AS、データ・ス
トローブ信号/DS0、/DS1、ライト/リード指示
信号/WRITE、割込み要求許可信号/IACK、最
大語長表示信号/LWORDは、基準クロックCLKに
同期してフリップフロップ59にラッチされ、これによ
り電圧レベルが確定されると共に、フリップフロップ5
9〜61により構成されるシフトレジスタにより所定時
間遅延されてVMEバスのプロトコルに従ったタイミン
グでフリップフロップ61から出力される。
【0040】また、A1〜A31はアドレス信号、62
はフリップフロップ、63はインバータであり、フリッ
プフロップ62は、入力ドライバ22から出力されるア
ドレス・ストローブ信号/ASを反転した信号により制
御されて、アドレス信号A1〜A31を所定時間遅延さ
せてVMEバスのプロトコルに従ったタイミングで出力
するように構成されている。
はフリップフロップ、63はインバータであり、フリッ
プフロップ62は、入力ドライバ22から出力されるア
ドレス・ストローブ信号/ASを反転した信号により制
御されて、アドレス信号A1〜A31を所定時間遅延さ
せてVMEバスのプロトコルに従ったタイミングで出力
するように構成されている。
【0041】また、D0〜D31はデータ信号、64、
65はフリップフロップ、66、67はインバータ、6
8〜70はAND回路、71はOR回路であり、フリッ
プフロップ64、65において、/OCは出力制御端子
である。
65はフリップフロップ、66、67はインバータ、6
8〜70はAND回路、71はOR回路であり、フリッ
プフロップ64、65において、/OCは出力制御端子
である。
【0042】ここに、フリップフロップ64は、フリッ
プフロップ60から出力されるデータ・ストローブ信号
/DS0、/DS1の論理積信号に制御されて、入出力
ドライバ34から出力されたデータ信号D0〜D31を
ラッチし、これらデータ信号D0〜D31の電圧レベル
を確定すると共に、入力ドライバ22から出力されるラ
イト/リード指示信号/WRITEに制御されて、ラッ
チしたデータ信号D0〜D31を所定時間遅延させて、
VMEバスのプロトコルに従ったタイミングで出力する
ように構成されている。
プフロップ60から出力されるデータ・ストローブ信号
/DS0、/DS1の論理積信号に制御されて、入出力
ドライバ34から出力されたデータ信号D0〜D31を
ラッチし、これらデータ信号D0〜D31の電圧レベル
を確定すると共に、入力ドライバ22から出力されるラ
イト/リード指示信号/WRITEに制御されて、ラッ
チしたデータ信号D0〜D31を所定時間遅延させて、
VMEバスのプロトコルに従ったタイミングで出力する
ように構成されている。
【0043】また、フリップフロップ65は、フリップ
フロップ60から出力されるデータ・ストローブ信号/
DS0、/DS1の論理積信号に制御されて、入出力ド
ライバ36から出力されたデータ信号D0〜D31をラ
ッチし、これらデータ信号D0〜D31の電圧レベルを
確定すると共に、入力ドライバ22から出力されるライ
ト/リード指示信号/WRITEに制御されて、ラッチ
したデータ信号D0〜D31を所定時間遅延させて出力
するように構成されている。
フロップ60から出力されるデータ・ストローブ信号/
DS0、/DS1の論理積信号に制御されて、入出力ド
ライバ36から出力されたデータ信号D0〜D31をラ
ッチし、これらデータ信号D0〜D31の電圧レベルを
確定すると共に、入力ドライバ22から出力されるライ
ト/リード指示信号/WRITEに制御されて、ラッチ
したデータ信号D0〜D31を所定時間遅延させて出力
するように構成されている。
【0044】また、この例では、入出力ドライバ34
は、インバータ66から出力される応答信号/DTAC
Kと入力ドライバ22から出力されるライト/リード指
示信号/WRITEとの論理積信号と、入力ドライバ2
2から出力されるデータ・ストローブ信号/DS0、/
DS1の論理積信号との論理和信号によりON、OFF
を制御されると共に、ライト/リード指示信号/WRI
TEを反転させた信号に入出力の方向が制御される。
は、インバータ66から出力される応答信号/DTAC
Kと入力ドライバ22から出力されるライト/リード指
示信号/WRITEとの論理積信号と、入力ドライバ2
2から出力されるデータ・ストローブ信号/DS0、/
DS1の論理積信号との論理和信号によりON、OFF
を制御されると共に、ライト/リード指示信号/WRI
TEを反転させた信号に入出力の方向が制御される。
【0045】即ち、本実施例においては、フリップフロ
ップ65と入出力ドライバ34とでスレーブボード15
から転送されてきたデータ信号D0〜D31をVMEバ
スのプロトコルに従ったタイミングに調整するタイミン
グ調整回路37(図2参照)が構成されている。また、
IRQ1〜IRQ7は割込み信号である。
ップ65と入出力ドライバ34とでスレーブボード15
から転送されてきたデータ信号D0〜D31をVMEバ
スのプロトコルに従ったタイミングに調整するタイミン
グ調整回路37(図2参照)が構成されている。また、
IRQ1〜IRQ7は割込み信号である。
【0046】なお、図4は、マスタボード14における
アドレス・ストローブ信号/AS、ライト/リード指示
信号/WRITE、データ・ストローブ信号/DS0、
/DS1、応答信号/DTACKの入出力のタイミング
を示す波形図である。
アドレス・ストローブ信号/AS、ライト/リード指示
信号/WRITE、データ・ストローブ信号/DS0、
/DS1、応答信号/DTACKの入出力のタイミング
を示す波形図である。
【0047】また、図5は、スレーブボード15上に構
成される回路の一部分を具体的に示す回路図であり、図
中、72は30MHzの基準クロックCLKを発生する
基準クロック発生回路、73はシステムリセット信号/
SYSRST、システム異常表示信号/SYSFAI
L、基準クロックCLK用のドライバである。
成される回路の一部分を具体的に示す回路図であり、図
中、72は30MHzの基準クロックCLKを発生する
基準クロック発生回路、73はシステムリセット信号/
SYSRST、システム異常表示信号/SYSFAI
L、基準クロックCLK用のドライバである。
【0048】また、74〜76は入力ドライバ19を介
して入力されるアドレス修飾信号AM0〜AM5をVM
Eバスのプロトコルにタイミングを調整して出力するタ
イミング調整回路20(図2参照)を構成するフリップ
フロップである。
して入力されるアドレス修飾信号AM0〜AM5をVM
Eバスのプロトコルにタイミングを調整して出力するタ
イミング調整回路20(図2参照)を構成するフリップ
フロップである。
【0049】この例では、入力ドライバ19を介して入
力されるアドレス修飾信号AM0〜AM5は、基準クロ
ックCLKに同期してフリップフロップ74にラッチさ
れ、これにより電圧レベルが確定されると共に、フリッ
プフロップ74〜76により構成されるシフトレジスタ
により所定時間遅延されてVMEバスのプロトコルに従
ったタイミングでフリップフロップ76から出力され
る。
力されるアドレス修飾信号AM0〜AM5は、基準クロ
ックCLKに同期してフリップフロップ74にラッチさ
れ、これにより電圧レベルが確定されると共に、フリッ
プフロップ74〜76により構成されるシフトレジスタ
により所定時間遅延されてVMEバスのプロトコルに従
ったタイミングでフリップフロップ76から出力され
る。
【0050】また、77〜79は入力ドライバ25を介
して入力されるアドレス・ストローブ信号/AS、デー
タ・ストローブ信号/DS0、/DS1、ライト/リー
ド指示信号/WRITE、割込み要求許可信号/IAC
K、最大語長表示信号/LWORDをVMEバスのプロ
トコルに従ったタイミングに調整して出力するタイミン
グ調整回路26(図2参照)を構成するフリップフロッ
プである。
して入力されるアドレス・ストローブ信号/AS、デー
タ・ストローブ信号/DS0、/DS1、ライト/リー
ド指示信号/WRITE、割込み要求許可信号/IAC
K、最大語長表示信号/LWORDをVMEバスのプロ
トコルに従ったタイミングに調整して出力するタイミン
グ調整回路26(図2参照)を構成するフリップフロッ
プである。
【0051】この例では、入力ドライバ25を介して入
力されるアドレス・ストローブ信号/AS、データ・ス
トローブ信号/DS0、/DS1、ライト/リード指示
信号/WRITE、割込み要求許可信号/IACK、最
大語長表示信号/LWORDは、基準クロックCLKに
同期してフリップフロップ77にラッチされ、これによ
り電圧レベルが確定されると共に、フリップフロップ7
7〜79により構成されるシフトレジスタにより所定時
間遅延されてVMEバスのプロトコルに従ったタイミン
グでフリップフロップ79から出力される。
力されるアドレス・ストローブ信号/AS、データ・ス
トローブ信号/DS0、/DS1、ライト/リード指示
信号/WRITE、割込み要求許可信号/IACK、最
大語長表示信号/LWORDは、基準クロックCLKに
同期してフリップフロップ77にラッチされ、これによ
り電圧レベルが確定されると共に、フリップフロップ7
7〜79により構成されるシフトレジスタにより所定時
間遅延されてVMEバスのプロトコルに従ったタイミン
グでフリップフロップ79から出力される。
【0052】また、80〜82はフリップフロップ、8
3〜85はインバータ、86はAND回路であり、フリ
ップフロップ80は、入力ドライバ31を介して入力さ
れるアドレス信号A1〜A31を入力ドライバ25から
出力されるアドレス・ストローブ信号/ASを反転した
信号に制御されてラッチするように構成されている。
3〜85はインバータ、86はAND回路であり、フリ
ップフロップ80は、入力ドライバ31を介して入力さ
れるアドレス信号A1〜A31を入力ドライバ25から
出力されるアドレス・ストローブ信号/ASを反転した
信号に制御されてラッチするように構成されている。
【0053】また、出力ドライバ33は、フリップフロ
ップ80から出力されるアドレス信号A1〜A31を入
力ドライバ25から出力されるアドレス・ストローブ信
号/ASと、フリップフロップ82の出力信号との論理
積信号にON、OFFを制御されるように構成されてい
る。
ップ80から出力されるアドレス信号A1〜A31を入
力ドライバ25から出力されるアドレス・ストローブ信
号/ASと、フリップフロップ82の出力信号との論理
積信号にON、OFFを制御されるように構成されてい
る。
【0054】即ち、本実施例においては、フリップフロ
ップ80と出力ドライバ33とでマスタボード14から
転送されてきたアドレス信号A1〜A31をVMEバス
のプロトコルに従ったタイミングに調整するタイミング
調整回路が構成されている。
ップ80と出力ドライバ33とでマスタボード14から
転送されてきたアドレス信号A1〜A31をVMEバス
のプロトコルに従ったタイミングに調整するタイミング
調整回路が構成されている。
【0055】また、87、88はフリップフロップ、8
9〜92はAND回路、93はOR回路、94はインバ
ータであり、フリップフロップ87は、入出力ドライバ
38を介して入力されるデータ信号D0〜D31を入力
ドライバ25から出力されるデータ・ストローブ信号/
DS0、/DS1の論理積信号に制御されてラッチし、
入力ドライバ25から出力されるライト/リード指示信
号/WRITEに制御されてラッチしたデータ信号D0
〜D31を出力するように構成されている。
9〜92はAND回路、93はOR回路、94はインバ
ータであり、フリップフロップ87は、入出力ドライバ
38を介して入力されるデータ信号D0〜D31を入力
ドライバ25から出力されるデータ・ストローブ信号/
DS0、/DS1の論理積信号に制御されてラッチし、
入力ドライバ25から出力されるライト/リード指示信
号/WRITEに制御されてラッチしたデータ信号D0
〜D31を出力するように構成されている。
【0056】また、入出力ドライバ40は、フリップフ
ロップ79から出力されるライト/リード指示信号/W
RITEとフリップフロップ82の出力信号との論理積
信号と、フリップフロップ77から出力されるデータ・
ストローブ信号/DS0、/DS1の論理積信号との論
理和信号によりON、OFFを制御され、また、フリッ
プフロップ79から出力されるライト/リード指示信号
/WRITEにより入出力の方向を制御されるように構
成されている。
ロップ79から出力されるライト/リード指示信号/W
RITEとフリップフロップ82の出力信号との論理積
信号と、フリップフロップ77から出力されるデータ・
ストローブ信号/DS0、/DS1の論理積信号との論
理和信号によりON、OFFを制御され、また、フリッ
プフロップ79から出力されるライト/リード指示信号
/WRITEにより入出力の方向を制御されるように構
成されている。
【0057】即ち、本実施例においては、フリップフロ
ップ87と入出力ドライバ40とでマスタボード14か
ら転送されてきたデータ信号D0〜D31をVMEバス
のプロトコルに従ったタイミングに調整するタイミング
調整回路39(図2参照)が構成されている。
ップ87と入出力ドライバ40とでマスタボード14か
ら転送されてきたデータ信号D0〜D31をVMEバス
のプロトコルに従ったタイミングに調整するタイミング
調整回路39(図2参照)が構成されている。
【0058】また、フリップフロップ88は、入出力ド
ライバ40を介して入力されるデータ信号D0〜D31
を入力ドライバ25から出力されるデータ・ストローブ
信号/DS0、/DS1の論理積信号に制御されてラッ
チし、入力ドライバ25から出力されるライト/リード
指示信号/WRITEを反転した信号に制御されて、ラ
ッチしたデータ信号D0〜D31を出力するように構成
されている。
ライバ40を介して入力されるデータ信号D0〜D31
を入力ドライバ25から出力されるデータ・ストローブ
信号/DS0、/DS1の論理積信号に制御されてラッ
チし、入力ドライバ25から出力されるライト/リード
指示信号/WRITEを反転した信号に制御されて、ラ
ッチしたデータ信号D0〜D31を出力するように構成
されている。
【0059】また、入出力ドライバ38は、フリップフ
ロップ77から出力されるフリップフロップ82の出力
信号と入力ドライバ25から出力されるライト/リード
指示信号/WRITEとの論理積信号によりON、OF
Fが制御され、また、入力ドライバ25から出力される
ライト/リード指示信号/WRITEにより入出力の方
向が制御されるように構成されている。
ロップ77から出力されるフリップフロップ82の出力
信号と入力ドライバ25から出力されるライト/リード
指示信号/WRITEとの論理積信号によりON、OF
Fが制御され、また、入力ドライバ25から出力される
ライト/リード指示信号/WRITEにより入出力の方
向が制御されるように構成されている。
【0060】即ち、本実施例においては、フリップフロ
ップ88と入出力ドライバ38とでスレーブボード15
から転送されてきたデータ信号D0〜D31をVMEバ
スのプロトコルに従ったタイミングに調整するタイミン
グ調整回路41(図2参照)が構成されている。
ップ88と入出力ドライバ38とでスレーブボード15
から転送されてきたデータ信号D0〜D31をVMEバ
スのプロトコルに従ったタイミングに調整するタイミン
グ調整回路41(図2参照)が構成されている。
【0061】かかる本実施例においては、マスタボード
14には、VMEバス12に出力されたVMEバス13
に転送すべき信号のうち、アドレス修飾信号AM0〜A
M5、アドレス・ストローブ信号/AS、データ・スト
ローブ信号/DS0、/DS1、ライト/リード指示信
号/WRITE、割込み要求許可信号/IACK、最大
語長表示信号/LWORD、アドレス信号A1〜A3
1、データ信号D0〜D31をVMEバスのプロトコル
に従ったタイミングに調整してラック11に対して出力
する回路部分が備えられている。
14には、VMEバス12に出力されたVMEバス13
に転送すべき信号のうち、アドレス修飾信号AM0〜A
M5、アドレス・ストローブ信号/AS、データ・スト
ローブ信号/DS0、/DS1、ライト/リード指示信
号/WRITE、割込み要求許可信号/IACK、最大
語長表示信号/LWORD、アドレス信号A1〜A3
1、データ信号D0〜D31をVMEバスのプロトコル
に従ったタイミングに調整してラック11に対して出力
する回路部分が備えられている。
【0062】また、スレーブボード15には、マスタボ
ード14から出力されたアドレス修飾信号AM0〜AM
5、アドレス・ストローブ信号/AS、データ・ストロ
ーブ信号/DS0、/DS1、ライト/リード指示信号
/WRITE、割込み要求許可信号/IACK、最大語
長表示信号/LWORD、アドレス信号A1〜A31及
びデータ信号D0〜D31をVMEバスのプロトコルに
従ったタイミングに調整してVMEバス13に対して出
力する回路部分が備えられている。
ード14から出力されたアドレス修飾信号AM0〜AM
5、アドレス・ストローブ信号/AS、データ・ストロ
ーブ信号/DS0、/DS1、ライト/リード指示信号
/WRITE、割込み要求許可信号/IACK、最大語
長表示信号/LWORD、アドレス信号A1〜A31及
びデータ信号D0〜D31をVMEバスのプロトコルに
従ったタイミングに調整してVMEバス13に対して出
力する回路部分が備えられている。
【0063】この結果、ラック10、11間の信号伝送
能力の低下を起こさず、VMEバス12に出力されたア
ドレス修飾信号AM0〜AM5、アドレス・ストローブ
信号/AS、データ・ストローブ信号/DS0、/DS
1、ライト/リード指示信号/WRITE、割込み要求
許可信号/IACK、最大語長表示信号/LWORD、
アドレス信号A1〜A31及びデータ信号D0〜D31
をVMEバス13に転送することができる。
能力の低下を起こさず、VMEバス12に出力されたア
ドレス修飾信号AM0〜AM5、アドレス・ストローブ
信号/AS、データ・ストローブ信号/DS0、/DS
1、ライト/リード指示信号/WRITE、割込み要求
許可信号/IACK、最大語長表示信号/LWORD、
アドレス信号A1〜A31及びデータ信号D0〜D31
をVMEバス13に転送することができる。
【0064】また、スレーブボード15には、VMEバ
ス13に出力されたVMEバス12に転送すべきデータ
信号D0〜D31を入力してVMEバスのプロトコルに
従ったタイミングに調整してラック10に対して出力す
る回路部分が備えられている。
ス13に出力されたVMEバス12に転送すべきデータ
信号D0〜D31を入力してVMEバスのプロトコルに
従ったタイミングに調整してラック10に対して出力す
る回路部分が備えられている。
【0065】また、マスタボード14には、スレーブボ
ード15からラック10に対して出力されたデータ信号
D0〜D31を入力してVMEバスのプロトコルに従っ
たタイミングに調整してVMEバス12に対して出力す
る回路部分が備えられている。
ード15からラック10に対して出力されたデータ信号
D0〜D31を入力してVMEバスのプロトコルに従っ
たタイミングに調整してVMEバス12に対して出力す
る回路部分が備えられている。
【0066】この結果、ラック10、11間の信号伝送
能力の低下を起こさず、VMEバス13に出力されたV
MEバス12に転送すべきデータ信号D0〜D31をV
MEバス12に転送することができる。
能力の低下を起こさず、VMEバス13に出力されたV
MEバス12に転送すべきデータ信号D0〜D31をV
MEバス12に転送することができる。
【0067】このように、本実施例によれば、信号伝送
能力の低下を起こさず、ラック10、11間で信号の送
受信を行うことができるので、これを、例えば、電子ビ
ーム露光装置の制御装置を構成する場合には、スループ
ットの向上を図ることができる。
能力の低下を起こさず、ラック10、11間で信号の送
受信を行うことができるので、これを、例えば、電子ビ
ーム露光装置の制御装置を構成する場合には、スループ
ットの向上を図ることができる。
【0068】なお、上述の実施例においては、スレーブ
ボードを格納したラックとして1個のラックを備えたバ
スシステムについて説明したが、本発明は、スレーブボ
ードを格納したラックとして複数のラックを備えたバス
システムについても適用することができ、この場合に
は、マスタボードはスレーブボードにデイジーチェイン
接続するようにすれば良い。
ボードを格納したラックとして1個のラックを備えたバ
スシステムについて説明したが、本発明は、スレーブボ
ードを格納したラックとして複数のラックを備えたバス
システムについても適用することができ、この場合に
は、マスタボードはスレーブボードにデイジーチェイン
接続するようにすれば良い。
【0069】
【発明の効果】以上のように、本発明によれば、ラック
間の信号伝送能力の低下を起こさず、ラック間での信号
の送受信を行うことができるので、これを産業用の制御
装置、例えば、集積回路の製造に使用される電子ビーム
露光装置の制御装置に適用する場合には、スループット
の向上を図ることができる。
間の信号伝送能力の低下を起こさず、ラック間での信号
の送受信を行うことができるので、これを産業用の制御
装置、例えば、集積回路の製造に使用される電子ビーム
露光装置の制御装置に適用する場合には、スループット
の向上を図ることができる。
【図1】本発明によるバスシステムの原理説明図であ
る。
る。
【図2】本発明によるバスシステム及び通信用ボードの
一実施例の要部を示す回路図である。
一実施例の要部を示す回路図である。
【図3】マスタボード上に構成される回路の一部分を具
体的に示す回路図である。
体的に示す回路図である。
【図4】マスタボードにおけるコントロール・ストロー
ブ信号の一部分の入出力のタイミングを示す波形図であ
る。
ブ信号の一部分の入出力のタイミングを示す波形図であ
る。
【図5】スレーブボード上に構成される回路の一部分を
具体的に示す回路図である。
具体的に示す回路図である。
【図6】スレーブボードにおけるコントロール・ストロ
ーブ信号の一部分の入出力のタイミングを示す波形図で
ある。
ーブ信号の一部分の入出力のタイミングを示す波形図で
ある。
1、3 非同期システムバス 2、4 ラック(ユニット・ラック) 5、6 通信用のボード 71、7n 通信用のボード以外のボード 81、8n 通信用のボード以外のボード 9 通信路
Claims (6)
- 【請求項1】第1の非同期システムバス(1)を内蔵し
てなる第1のラック(2)と、前記第1の非同期システ
ムバス(1)と同一規格の第2の非同期システムバス
(3)を内蔵してなる第2のラック(4)とを備え、こ
れら第1及び第2のラック(2、4)には、それぞれ、
これら第1及び第2のラック(2、4)間の信号の送受
信を前記第1及び第2の非同期システムバス(1、3)
のプロトコルに従ったタイミングで行う第1及び第2の
通信用ボード(5、6)が格納されていることを特徴と
するバスシステム。 - 【請求項2】第1の非同期システムバス(1)を内蔵し
てなる第1のラック(2)と、前記第1の非同期システ
ムバス(1)と同一規格の第2の非同期システムバス
(3)を内蔵してなる第2のラック(4)とを備え、前
記第1のラック(2)には、前記第1の非同期システム
バス(1)に出力された前記第2の非同期システムバス
(3)に転送すべき信号を入力して前記第1及び第2の
非同期システムバス(1、3)のプロトコルに従ったタ
イミングに調整して前記第2のラック(4)に対して出
力する回路部分(5A)と、前記第2のラック(4)か
ら前記第1のラック(2)に対して前記第1及び第2の
非同期システムバス(1、3)のプロトコルに従ったタ
イミングで出力されたデータ信号を入力して前記第1及
び第2の非同期システムバス(1、3)のプロトコルに
従ったタイミングに調整して前記第1の非同期システム
バス(1)に対して出力する回路部分(5B)とを含ん
でなる第1の通信用ボード(5)が格納され、前記第2
のラック(4)には、前記第1のラック(2)から前記
第1及び第2の非同期システムバス(1、3)のプロト
コルに従ったタイミングで出力された前記第2の非同期
システムバス(3)に転送すべき信号を入力して前記第
1及び第2の非同期システムバス(1、3)のプロトコ
ルに従ったタイミングに調整して前記第2の非同期シス
テムバス(3)に対して出力する回路部分(6A)と、
前記第2の非同期システムバス(3)に出力された前記
第1の非同期システムバス(1)に転送すべきデータ信
号を入力して前記第1及び第2の非同期システムバス
(1、3)のプロトコルに従ったタイミングに調整して
前記第1のラック(2)に対して出力する回路部分(6
B)とを含んでなる第2の通信用ボード(6)が格納さ
れていることを特徴とするバスシステム。 - 【請求項3】前記第2のラック(4)として複数のラッ
クを備え、前記第1の通信用ボード(5)は前記複数の
ラックの前記第2の通信用ボード(6)にデイジーチェ
イン接続されていることを特徴とする請求項1又は2記
載のバスシステム。 - 【請求項4】前記第2の非同期システムバス(3)に転
送すべき信号は、アドレス修飾信号、コントロール・ス
トローブ信号、アドレス信号、データ信号を含み、前記
第2の非同期システムバス(3)に転送すべき信号を前
記第1及び第2の非同期システムバス(1、3)のプロ
トコルに従ったタイミングに調整する回路部分(5A、
6A)のうち、前記アドレス修飾信号及び前記コントロ
ール・ストローブ信号を前記第1及び第2の非同期シス
テムバス(1、3)のプロトコルに従ったタイミングに
調整する回路部分は、基準クロックで動作する複数のフ
リップフロップを縦列接続してなるシフトレジスタで構
成され、前記アドレス信号を前記第1及び第2の非同期
システムバス(1、3)のプロトコルに従ったタイミン
グに調整する回路部分は、前記コントロール・ストロー
ブ信号のうち、アドレス・ストローブ信号に基づいて制
御されるフリップフロップを含んで構成され、前記デー
タ信号を前記第1及び第2の非同期システムバス(1、
3)のプロトコルに従ったタイミングに調整する回路部
分は、前記コントロール・ストローブ信号のうち、デー
タ・ストローブ信号及びライト/リード指示信号に基づ
いて制御されるフリップフロップを含んで構成されてい
ることを特徴とする請求項2又は3記載のバスシステ
ム。 - 【請求項5】一のラックに格納されて使用される通信用
ボードであって、前記一のラックの非同期システムバス
に出力された他のラックの非同期システムバスに転送す
べき信号を入力して前記非同期システムバスのプロトコ
ルに従ったタイミングに調整して前記他のラックに対し
て出力する回路部分と、前記他のラックから前記一のラ
ックに対して前記非同期システムバスのプロトコルに従
ったタイミングで出力されたデータ信号を入力して前記
非同期システムバスのプロトコルに従ったタイミングに
調整して前記一のラックの非同期システムバスに対して
出力する回路部分とを備えてなることを特徴とする通信
用ボード。 - 【請求項6】一のラックに格納されて使用される通信用
ボードであって、他のラックから非同期システムバスの
プロトコルに従って出力された前記一のラックの非同期
システムバスに転送すべき信号を入力して前記非同期シ
ステムバスのプロトコルに従ったタイミングに調整して
前記一のラックの非同期システムバスに対して出力する
回路部分と、前記一のラックの非同期システムバスに出
力された前記他のラックの非同期システムバスに転送す
べきデータ信号を入力して前記非同期システムバスのプ
ロトコルに従ったタイミングに調整して前記他のラック
に対して出力する回路部分とを備えてなることを特徴と
する通信用ボード。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4232045A JPH0683762A (ja) | 1992-08-31 | 1992-08-31 | バスシステム及び通信用ボード |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4232045A JPH0683762A (ja) | 1992-08-31 | 1992-08-31 | バスシステム及び通信用ボード |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0683762A true JPH0683762A (ja) | 1994-03-25 |
Family
ID=16933107
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4232045A Withdrawn JPH0683762A (ja) | 1992-08-31 | 1992-08-31 | バスシステム及び通信用ボード |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0683762A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4834166A (en) * | 1986-01-10 | 1989-05-30 | Akio Nakano | Die casting machine |
WO2020003393A1 (ja) * | 2018-06-27 | 2020-01-02 | 株式会社Fuji | ロジックアナライザ |
-
1992
- 1992-08-31 JP JP4232045A patent/JPH0683762A/ja not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4834166A (en) * | 1986-01-10 | 1989-05-30 | Akio Nakano | Die casting machine |
WO2020003393A1 (ja) * | 2018-06-27 | 2020-01-02 | 株式会社Fuji | ロジックアナライザ |
JPWO2020003393A1 (ja) * | 2018-06-27 | 2021-02-25 | 株式会社Fuji | ロジックアナライザ |
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Legal Events
Date | Code | Title | Description |
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A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991102 |