JP2001051748A - 情報処理装置 - Google Patents
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- JP2001051748A JP2001051748A JP11228241A JP22824199A JP2001051748A JP 2001051748 A JP2001051748 A JP 2001051748A JP 11228241 A JP11228241 A JP 11228241A JP 22824199 A JP22824199 A JP 22824199A JP 2001051748 A JP2001051748 A JP 2001051748A
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Abstract
(57)【要約】
【課題】同期式バスを採用した情報処理システムでは、
異なる動作クロック周波数の部品やモジュールを混在で
きないという課題がある。また、ソースクロック同期方
式のバスでは、マスタ側とスレーブ側のクロックが異な
る可能性があり、このため、アクノリッジやリトライ要
求のプロトコルを付加し難いという課題がある。 【解決手段】各モジュールに同期化回路を内蔵したこと
を特徴とするソースクロック同期バスを採用する。一
方、アクノリッジ系信号の伝達もソースクロック同期方
式で転送するため、バスの信号線にアクノリッジ系信号
専用ソースクロック信号を設ける。さらに、異なる動作
周波数を有するモジュールが混在しても制御が可能なよ
うに、一つ一つのサイクルでなく、纏まったサイクル数
の基本転送ブロックごとのアクノリッジ信号とする。
異なる動作クロック周波数の部品やモジュールを混在で
きないという課題がある。また、ソースクロック同期方
式のバスでは、マスタ側とスレーブ側のクロックが異な
る可能性があり、このため、アクノリッジやリトライ要
求のプロトコルを付加し難いという課題がある。 【解決手段】各モジュールに同期化回路を内蔵したこと
を特徴とするソースクロック同期バスを採用する。一
方、アクノリッジ系信号の伝達もソースクロック同期方
式で転送するため、バスの信号線にアクノリッジ系信号
専用ソースクロック信号を設ける。さらに、異なる動作
周波数を有するモジュールが混在しても制御が可能なよ
うに、一つ一つのサイクルでなく、纏まったサイクル数
の基本転送ブロックごとのアクノリッジ信号とする。
Description
【0001】
【発明の属する技術分野】本発明は、パーソナルコンピ
ュータやワークステーションを始めとする情報処理装
置、特に、これらの情報処理装置のバスや、情報処理装
置に用いるLSIの内部バスのプロトコルに関する。
ュータやワークステーションを始めとする情報処理装
置、特に、これらの情報処理装置のバスや、情報処理装
置に用いるLSIの内部バスのプロトコルに関する。
【0002】
【従来の技術】パーソナルコンピュータやワークステー
ションを始めとする情報処理装置に用いられるバスおよ
びその制御方法に関する従来技術に関しては、本出願人
に譲渡された特開平5−324544号公報記載の技術
が知られれいる。ここに示されるように、インタフェー
ス回路の設計のしやすさから、バスに接続された複数の
モジュールが共通のクロックタイミングに同期してデー
タの送受信制御を行なう同期式バスが主流になってい
る。典型的な同期式のバス構成およびタイミングチャー
トを図13および図14に示す。図13において、13
00は、各モジュールに共通なシステムクロックを分配
するクロックジェネレータ、1301、1302、13
03は、バス上のモジュールで、1301は、データの
転送元であるマスタモジュール、1303は、データの
転送先であるスレーブモジュール、1304は、データ
線である。図13、図14において、1400と140
1はデータの転送元であるマスタモジュール1301の
出力ピンで観測したシステムクロックと出力データのタ
イミング関係、1402と1403はデータの転送先で
あるスレーブモジュール1303の入力ピンで観測した
システムクロックと入力データのタイミング関係であ
る。ここで、クロック1400と1402は図13のク
ロックジェネレータ1300から同位相で分配されてい
る。また、データに関しては、スレーブモジュール13
03の入力ピンでは、マスタモジュール1301の出力
ピンからデータバス1304上の伝播遅延時間の分だけ
遅れている。ここで、データは1サイクルでマスタモジ
ュールからスレーブモジュールに届かなければならない
ため、一般に、同期式バスでは、最大動作周波数は、バ
スの最大伝播遅延時間で決定される。
ションを始めとする情報処理装置に用いられるバスおよ
びその制御方法に関する従来技術に関しては、本出願人
に譲渡された特開平5−324544号公報記載の技術
が知られれいる。ここに示されるように、インタフェー
ス回路の設計のしやすさから、バスに接続された複数の
モジュールが共通のクロックタイミングに同期してデー
タの送受信制御を行なう同期式バスが主流になってい
る。典型的な同期式のバス構成およびタイミングチャー
トを図13および図14に示す。図13において、13
00は、各モジュールに共通なシステムクロックを分配
するクロックジェネレータ、1301、1302、13
03は、バス上のモジュールで、1301は、データの
転送元であるマスタモジュール、1303は、データの
転送先であるスレーブモジュール、1304は、データ
線である。図13、図14において、1400と140
1はデータの転送元であるマスタモジュール1301の
出力ピンで観測したシステムクロックと出力データのタ
イミング関係、1402と1403はデータの転送先で
あるスレーブモジュール1303の入力ピンで観測した
システムクロックと入力データのタイミング関係であ
る。ここで、クロック1400と1402は図13のク
ロックジェネレータ1300から同位相で分配されてい
る。また、データに関しては、スレーブモジュール13
03の入力ピンでは、マスタモジュール1301の出力
ピンからデータバス1304上の伝播遅延時間の分だけ
遅れている。ここで、データは1サイクルでマスタモジ
ュールからスレーブモジュールに届かなければならない
ため、一般に、同期式バスでは、最大動作周波数は、バ
スの最大伝播遅延時間で決定される。
【0003】
【発明が解決しようとする課題】この問題を解決して、
さらなる周波数向上を行なうためには、転送元のモジュ
ールが、転送データと共に転送先モジュールにおけるラ
ッチクロックを送信する「ソースクロック同期方式」の
バスが考えられる。典型的なソースクロック同期方式の
バス構成およびタイミングチャートを図15および図1
6に示す。図15において、1500は、転送元である
マスタモジュールが転送先であるスレーブモジュールに
送信するソースクロック用の信号線である。図16にお
いて、1600と1601は、データの転送元であるマ
スタモジュールの出力ピンで観測したソースクロックと
出力データのタイミング関係、1602と1603は、
データの転送先であるスレーブモジュールの入力ピンで
観測したソースクロックと入力データのタイミング関係
である。図16において、1600と1601はデータ
の転送元であるマスタモジュールの出力ピンで観測した
ソースクロックと出力データのタイミング関係、160
2と1603はデータの転送先であるスレーブモジュー
ルの入力ピンで観測したソースクロックと入力データの
タイミング関係である。このように、ソースクロック同
期方式のバスでは、ソースクロック線とデータ線を同じ
ような配線経路で実装すると、ソースクロックおよびデ
ータが同じ位相だけ遅れるため、データの取り損ないが
少なくなる。すなわち、バスの最大動作周波数がデータ
の伝播遅延時に反映されない。(遠いモジュールでは、
データがより遅れるが、ラッチクロックも同位相だけ遅
れるため。)一般に、ソースクロック同期方式のバス
は、動作周波数を上げ易いバスである。
さらなる周波数向上を行なうためには、転送元のモジュ
ールが、転送データと共に転送先モジュールにおけるラ
ッチクロックを送信する「ソースクロック同期方式」の
バスが考えられる。典型的なソースクロック同期方式の
バス構成およびタイミングチャートを図15および図1
6に示す。図15において、1500は、転送元である
マスタモジュールが転送先であるスレーブモジュールに
送信するソースクロック用の信号線である。図16にお
いて、1600と1601は、データの転送元であるマ
スタモジュールの出力ピンで観測したソースクロックと
出力データのタイミング関係、1602と1603は、
データの転送先であるスレーブモジュールの入力ピンで
観測したソースクロックと入力データのタイミング関係
である。図16において、1600と1601はデータ
の転送元であるマスタモジュールの出力ピンで観測した
ソースクロックと出力データのタイミング関係、160
2と1603はデータの転送先であるスレーブモジュー
ルの入力ピンで観測したソースクロックと入力データの
タイミング関係である。このように、ソースクロック同
期方式のバスでは、ソースクロック線とデータ線を同じ
ような配線経路で実装すると、ソースクロックおよびデ
ータが同じ位相だけ遅れるため、データの取り損ないが
少なくなる。すなわち、バスの最大動作周波数がデータ
の伝播遅延時に反映されない。(遠いモジュールでは、
データがより遅れるが、ラッチクロックも同位相だけ遅
れるため。)一般に、ソースクロック同期方式のバス
は、動作周波数を上げ易いバスである。
【0004】しかし、同期方式バスの方が設計のしやす
さでは優れている。例えば、特開平5−324544号
公報記載のような、各転送サイクルに対するアクノリッ
ジ系の信号の制御方法について考える。図17にアクノ
リッジ系プロトコル付きの同期式バスの転送タイミング
を示す。図17において、1700は、バス上のモジュ
ールに共通なシステムクロック、1701は、転送デー
タタイミング、1702は、アクノリッジ信号タイミン
グである。同期式のバスであれば、データ転送サイクル
の必ず2サイクル後にアクノリッジ系の信号を出すこと
にしておけば、転送データとアクノリッジ系の報告の対
応づけは非常に容易である。ここでアクノリッジ系のプ
ロトコルとは、スレーブ側が確かにデータを受信したこ
とをマスタ側に伝えるアクノリッジ、スレーブ側がデー
タを受取れる状態にないので、マスタ側に対して、後で
再度転送し直すことを要求するリトライ要求、スレーブ
側が受信したデータがエラー(パリティエラー等)であ
ったことをマスタ側に伝えるエラー報告などがある。し
かし、個々のモジュール固有のクロック周波数でのデー
タ転送が可能なソース同期方式のバスでは、マスタ側と
スレーブ側が同じクロック系をもたない可能性がある。
このため、アクノリッジやリトライ要求のプロトコルを
付加し難いという問題点がある。
さでは優れている。例えば、特開平5−324544号
公報記載のような、各転送サイクルに対するアクノリッ
ジ系の信号の制御方法について考える。図17にアクノ
リッジ系プロトコル付きの同期式バスの転送タイミング
を示す。図17において、1700は、バス上のモジュ
ールに共通なシステムクロック、1701は、転送デー
タタイミング、1702は、アクノリッジ信号タイミン
グである。同期式のバスであれば、データ転送サイクル
の必ず2サイクル後にアクノリッジ系の信号を出すこと
にしておけば、転送データとアクノリッジ系の報告の対
応づけは非常に容易である。ここでアクノリッジ系のプ
ロトコルとは、スレーブ側が確かにデータを受信したこ
とをマスタ側に伝えるアクノリッジ、スレーブ側がデー
タを受取れる状態にないので、マスタ側に対して、後で
再度転送し直すことを要求するリトライ要求、スレーブ
側が受信したデータがエラー(パリティエラー等)であ
ったことをマスタ側に伝えるエラー報告などがある。し
かし、個々のモジュール固有のクロック周波数でのデー
タ転送が可能なソース同期方式のバスでは、マスタ側と
スレーブ側が同じクロック系をもたない可能性がある。
このため、アクノリッジやリトライ要求のプロトコルを
付加し難いという問題点がある。
【0005】本発明の第1の目的は、ソース同期方式の
バスの高信頼かつ高効率で稼動させるため、アクノリッ
ジ系のプロトコルを持たせることにある。
バスの高信頼かつ高効率で稼動させるため、アクノリッ
ジ系のプロトコルを持たせることにある。
【0006】また、従来主流の同期式バスを採用した情
報処理システムでは、異なる動作クロック周波数の部品
やモジュールを混在できず、例えば、プロセッサの周波
数を上げると、同じプロセッサバスに接続されるコンパ
ニオンチップなどのチップセットも、プロセッサと同じ
周波数のものと取り替えなければならず、コストが増大
するという課題がある。本発明の第2の目的は、異なる
動作クロック周波数の部品やモジュールの混在使用を可
能とすることにある。
報処理システムでは、異なる動作クロック周波数の部品
やモジュールを混在できず、例えば、プロセッサの周波
数を上げると、同じプロセッサバスに接続されるコンパ
ニオンチップなどのチップセットも、プロセッサと同じ
周波数のものと取り替えなければならず、コストが増大
するという課題がある。本発明の第2の目的は、異なる
動作クロック周波数の部品やモジュールの混在使用を可
能とすることにある。
【0007】
【課題を解決するための手段】本発明では、第1の課題
を解決するために、アクノリッジ系信号の伝達もソース
クロック同期方式で転送するため、バスの信号線にアク
ノリッジ系信号専用ソースクロック信号を設ける。さら
に、異なる動作周波数を有するモジュールが混在しても
制御が可能なように、一つ一つのサイクルでなく、纏ま
ったサイクル数の基本転送ブロックごとのアクノリッジ
信号とする。本方式によれば、アクノリッジ系信号専用
ソースクロック信号を用いて、アクノリッジ系信号の伝
達もソースクロック同期方式で転送するため、マスタ側
がスレーブ側からのアクノリッジ系の信号を取り損なう
ことがなくなる。さらに、纏まったサイクル数の基本転
送ブロックごとのアクノリッジ信号とするため、異なる
動作周波数を有するモジュールが混在しても制御が可能
となる。
を解決するために、アクノリッジ系信号の伝達もソース
クロック同期方式で転送するため、バスの信号線にアク
ノリッジ系信号専用ソースクロック信号を設ける。さら
に、異なる動作周波数を有するモジュールが混在しても
制御が可能なように、一つ一つのサイクルでなく、纏ま
ったサイクル数の基本転送ブロックごとのアクノリッジ
信号とする。本方式によれば、アクノリッジ系信号専用
ソースクロック信号を用いて、アクノリッジ系信号の伝
達もソースクロック同期方式で転送するため、マスタ側
がスレーブ側からのアクノリッジ系の信号を取り損なう
ことがなくなる。さらに、纏まったサイクル数の基本転
送ブロックごとのアクノリッジ信号とするため、異なる
動作周波数を有するモジュールが混在しても制御が可能
となる。
【0008】また、第2の課題を解決するために、本発
明では、データの受信と送信を異なるクロックで行なえ
るよう、各モジュールに同期化回路を内蔵し、システム
を構築する方式とする。本方式によれば、データを転送
する場合、転送先モジュールでのラッチクロックを自分
が送信するため、転送先のクロック周波数に係らず、デ
ータを転送することが可能である。また、データを受信
する場合、転送元が送信してくるソースクロックでデー
タを無事にラッチでき、かつ、内部に自モジュールのク
ロックと同期化させる同期化回路を備えているため、転
送元のクロック周波数に係らず、データを受信可能であ
る。
明では、データの受信と送信を異なるクロックで行なえ
るよう、各モジュールに同期化回路を内蔵し、システム
を構築する方式とする。本方式によれば、データを転送
する場合、転送先モジュールでのラッチクロックを自分
が送信するため、転送先のクロック周波数に係らず、デ
ータを転送することが可能である。また、データを受信
する場合、転送元が送信してくるソースクロックでデー
タを無事にラッチでき、かつ、内部に自モジュールのク
ロックと同期化させる同期化回路を備えているため、転
送元のクロック周波数に係らず、データを受信可能であ
る。
【0009】すなわち、本願発明は、データをそのデー
タと同期した第1のソースクロックと共に他のモジュー
ルへ送信する送信機能を有する回路と、他のモジュール
が出力するデータ及びそのデータに同期した第2のソー
スクロックを受信する受信回路と、送信機能を有する回
路と受信回路とを接続する同期化回路が1チップで集積
回路上に構成されることを特徴とする。ここで、第1の
ソースクロックは集積回路(コンパニオンチップ等)の
クロックであり、第2のソースクロックは、IOデバイ
ス等のモジュールのクロックである。送信機能を有する
回路は、第1のソースクロックで動作し、受信回路は、
第2のソースクロックで動作している。また、集積回路
には、アクノレッジ系の信号を出力する端子又は入力す
る端子を付加することも可能である。その際、アクノレ
ッジ系の信号は、ソースクロック同期方式で入出力され
る。さらには、第1のモジュールが出力したデータを第1
のモジュールのソースクロックと共に第2のモジュール
へ送信する送信機能を有する回路と、第2のモジュール
が出力するデータ及びそのデータに同期した第2のモジ
ュールのソースクロックを受信する受信回路と、送信機
能を有する回路と前記受信回路とを接続する同期化回路
を集積回路上に有することも特徴とする。第1のモジュ
ールには、プロセッサ等が考えられ、第2のモジュール
には、IOデバイス等が考えられる。送信機能を有する
回路は、第1のモジュールのソースクロックで動作し、
受信回路は、第2のモジュールのソースクロックで動作
している。第1のモジュールは、第1のソースクロック
で動作するモジュールであり、第2のモジュールは、第
2のソースクロックで動作するモジュールである。
タと同期した第1のソースクロックと共に他のモジュー
ルへ送信する送信機能を有する回路と、他のモジュール
が出力するデータ及びそのデータに同期した第2のソー
スクロックを受信する受信回路と、送信機能を有する回
路と受信回路とを接続する同期化回路が1チップで集積
回路上に構成されることを特徴とする。ここで、第1の
ソースクロックは集積回路(コンパニオンチップ等)の
クロックであり、第2のソースクロックは、IOデバイ
ス等のモジュールのクロックである。送信機能を有する
回路は、第1のソースクロックで動作し、受信回路は、
第2のソースクロックで動作している。また、集積回路
には、アクノレッジ系の信号を出力する端子又は入力す
る端子を付加することも可能である。その際、アクノレ
ッジ系の信号は、ソースクロック同期方式で入出力され
る。さらには、第1のモジュールが出力したデータを第1
のモジュールのソースクロックと共に第2のモジュール
へ送信する送信機能を有する回路と、第2のモジュール
が出力するデータ及びそのデータに同期した第2のモジ
ュールのソースクロックを受信する受信回路と、送信機
能を有する回路と前記受信回路とを接続する同期化回路
を集積回路上に有することも特徴とする。第1のモジュ
ールには、プロセッサ等が考えられ、第2のモジュール
には、IOデバイス等が考えられる。送信機能を有する
回路は、第1のモジュールのソースクロックで動作し、
受信回路は、第2のモジュールのソースクロックで動作
している。第1のモジュールは、第1のソースクロック
で動作するモジュールであり、第2のモジュールは、第
2のソースクロックで動作するモジュールである。
【0010】また、他のモジュールと、集積回路と、集
積回路と他のモジュールとを接続するソースクロック同
期方式を採用したバスとを有する情報処理装置における
集積回路は、他のモジュールの動作周波数で動作する受
信回路と、他のモジュールの動作クロック周波数から自
集積回路の動作クロック周波数に変換する同期化回路
と、集積回路の動作周波数で動作する周辺機能モジュー
ルを含む送信機能を有する回路とを有することを特徴と
する。バスは(集積回路は)、アクノレッジ系のプロト
コルを採用している。
積回路と他のモジュールとを接続するソースクロック同
期方式を採用したバスとを有する情報処理装置における
集積回路は、他のモジュールの動作周波数で動作する受
信回路と、他のモジュールの動作クロック周波数から自
集積回路の動作クロック周波数に変換する同期化回路
と、集積回路の動作周波数で動作する周辺機能モジュー
ルを含む送信機能を有する回路とを有することを特徴と
する。バスは(集積回路は)、アクノレッジ系のプロト
コルを採用している。
【0011】また、第1のモジュールと、第2のモジュ
ールと、集積回路と、集積回路と第2のモジュールとを
接続するソースクロック同期方式を採用したバスとを有
する情報処理装置における集積回路においては、第2の
モジュールの動作周波数で動作する受信回路と、第2の
モジュールと第1のモジュールを接続する同期化回路
と、第1のモジュールの動作周波数で動作する周辺機能
モジュールとを有することを特徴とする。第1のモジュ
ールにはメモリ等が考えられ、第2のモジュールはIO
デバイス等が考えられる。
ールと、集積回路と、集積回路と第2のモジュールとを
接続するソースクロック同期方式を採用したバスとを有
する情報処理装置における集積回路においては、第2の
モジュールの動作周波数で動作する受信回路と、第2の
モジュールと第1のモジュールを接続する同期化回路
と、第1のモジュールの動作周波数で動作する周辺機能
モジュールとを有することを特徴とする。第1のモジュ
ールにはメモリ等が考えられ、第2のモジュールはIO
デバイス等が考えられる。
【0012】また、転送元モジュールが出力するデータ
と前記データに同期した前記転送元モジュールのソース
クロックを受信する受信回路部と、自集積回路のクロッ
クで動作する回路部と、前記受信回路が受信した前記デ
ータ及び前記ソースクロックを自集積回路のクロックと
同期化させる同期化回路とを1チップで構成したことを
特徴とする。
と前記データに同期した前記転送元モジュールのソース
クロックを受信する受信回路部と、自集積回路のクロッ
クで動作する回路部と、前記受信回路が受信した前記デ
ータ及び前記ソースクロックを自集積回路のクロックと
同期化させる同期化回路とを1チップで構成したことを
特徴とする。
【0013】
【発明の実施の形態】本発明の1実施例を図1から図1
8を用いて説明する。図1は、本発明のバスに接続され
る各々のモジュールが有するバスインタフェース部の内
部構造を示すブロック図、図2は、本発明のバスの信号
線による接続関係を示すブロック図、図3の(1)は、
本発明のバスにおけるアクノリッジ系信号線の意味の一
覧表、図3の(2)はアクノリッジ系信号の出力タイミ
ング図、図4は、本発明のバスの多重化されたコマンド
/アドレス/データバスのコマンド出力時のコマンド一
覧表、図5は、本バスのリード時のタイミングチャート
図、図6は、本バスのライト時のタイミングチャート
図、図7は、リード転送のデータフェーズに他の転送が
挿入された場合のタイミングチャート図、図8は、本バ
スのライト転送時にスレーブモジュール側からリトライ
要求された場合のタイミングチャート図、図9は、本バ
スの転送途中にバス権が移動する場合のアービトレーシ
ョンの詳細を示すタイミングチャート図、図10は、本
バスの異なる3つのバスマスタによる転送を示すタイミ
ングチャート図、図11は、本発明のバスを用いた情報
処理システムの一例の構成図、図12は、本発明のバス
を用いた情報処理システムの一例の構成図、図13は、
従来の共通クロック同期式バスの基本転送方式を示す構
成図、図14は、従来の共通クロック同期式バスの基本
転送方式を示すタイミングチャート図、図15は、ソー
スクロック同期式バスの基本転送方式を示す構成図、図
16は、ソースクロック同期式バスの基本転送方式を示
すタイミングチャート図、図17は、従来のアクノリッ
ジ付き共通クロック同期式バスの基本転送方式を示すタ
イミングチャート、図18は、本発明のバスをLSIの
内部バスに適用した場合のシステム構成例を示すブロッ
ク図、図19は、本発明のバスを用いた情報処理システ
ムの一例を示すブロック図、図20は、図19に示した
情報処理システムのプロセッサの内部構成を示すブロッ
ク図、図21は、図19に示した情報処理システムのコ
ンパニオンチップの内部構成を示すブロック図、図22
は、図19に示した情報処理システムにおけるデータフ
ローに着目した構造を示す詳細ブロック図、図23は、
本発明のバスを用いた情報処理システムの一例を示すブ
ロック図、図24は、図23に示した情報処理システム
のプロセッサの内部構成を示すブロック図である。図2
5は、図22に示した詳細ブロック図において、1チッ
プ上で異なる動作クロック周波数を有する構成を簡略化
して示した図である。
8を用いて説明する。図1は、本発明のバスに接続され
る各々のモジュールが有するバスインタフェース部の内
部構造を示すブロック図、図2は、本発明のバスの信号
線による接続関係を示すブロック図、図3の(1)は、
本発明のバスにおけるアクノリッジ系信号線の意味の一
覧表、図3の(2)はアクノリッジ系信号の出力タイミ
ング図、図4は、本発明のバスの多重化されたコマンド
/アドレス/データバスのコマンド出力時のコマンド一
覧表、図5は、本バスのリード時のタイミングチャート
図、図6は、本バスのライト時のタイミングチャート
図、図7は、リード転送のデータフェーズに他の転送が
挿入された場合のタイミングチャート図、図8は、本バ
スのライト転送時にスレーブモジュール側からリトライ
要求された場合のタイミングチャート図、図9は、本バ
スの転送途中にバス権が移動する場合のアービトレーシ
ョンの詳細を示すタイミングチャート図、図10は、本
バスの異なる3つのバスマスタによる転送を示すタイミ
ングチャート図、図11は、本発明のバスを用いた情報
処理システムの一例の構成図、図12は、本発明のバス
を用いた情報処理システムの一例の構成図、図13は、
従来の共通クロック同期式バスの基本転送方式を示す構
成図、図14は、従来の共通クロック同期式バスの基本
転送方式を示すタイミングチャート図、図15は、ソー
スクロック同期式バスの基本転送方式を示す構成図、図
16は、ソースクロック同期式バスの基本転送方式を示
すタイミングチャート図、図17は、従来のアクノリッ
ジ付き共通クロック同期式バスの基本転送方式を示すタ
イミングチャート、図18は、本発明のバスをLSIの
内部バスに適用した場合のシステム構成例を示すブロッ
ク図、図19は、本発明のバスを用いた情報処理システ
ムの一例を示すブロック図、図20は、図19に示した
情報処理システムのプロセッサの内部構成を示すブロッ
ク図、図21は、図19に示した情報処理システムのコ
ンパニオンチップの内部構成を示すブロック図、図22
は、図19に示した情報処理システムにおけるデータフ
ローに着目した構造を示す詳細ブロック図、図23は、
本発明のバスを用いた情報処理システムの一例を示すブ
ロック図、図24は、図23に示した情報処理システム
のプロセッサの内部構成を示すブロック図である。図2
5は、図22に示した詳細ブロック図において、1チッ
プ上で異なる動作クロック周波数を有する構成を簡略化
して示した図である。
【0014】図1において、100は本発明のシステム
バスに接続されるモジュール、101はデータと共にス
レーブに対して転送する送信クロック生成部、102は
送信のタイミングや送信バッファを制御する送信制御
部、103はデータ送信用の最終段バッファ、104は
データ受信用の初段バッファ、105は送信用データバ
ッファ(コマンド/アドレス/データを含む)、106
は受信用データバッファ(コマンド/アドレス/データ
を含む)、107はデータ受信時のコマンド/アドレス
デコーダ、108は受信データバッファ等を制御する受
信制御部(受信データのパリティチェックなどのエラー
チェックも含む)、109、110、111は双方向入
出力バッファ、112は送信データ出力のタイミングを
制御するクロック信号線、113は受信データ用のラッ
チクロック信号線、114は送信データ(コマンド/ア
ドレスも含む)の経路、115は、受信データ(コマン
ド/アドレスも含む)の経路、116、117、118
は制御信号線である。図1中で、アクノレッジ系のプロ
トコルに基づく信号を転送する手段には、受信制御部1
08が該当する。ここで、送信制御部102は転送元の
ラッチクロック及びアクノレッジ系の信号を受け取る機
能を有し、受信制御部108はソースクロックに同期し
て転送元にアクノレッジ系の信号を送信する機能を有す
る。具体的には、送信制御部102は、転送元モジュー
ルが送信したアクノレッジ系の信号を受信する受信制御
部、そのアクノレッジ系の信号の内容を判断するアクノ
レッジ信号検出部と、その判断の内容に基づきデータの
転送を制御する送信制御部等を有する。受信制御部10
8は、デコーダから入力される信号、バッファの空き状
態等の情報に基づきアクノレッジ系の信号を生成するア
クノレッジ系信号生成部と、その生成したアクノレッジ
系の信号に同期させるための送信クロック制御部及びそ
れらの信号ACK[0−2]を出力するための送信制御部
等を有している。
バスに接続されるモジュール、101はデータと共にス
レーブに対して転送する送信クロック生成部、102は
送信のタイミングや送信バッファを制御する送信制御
部、103はデータ送信用の最終段バッファ、104は
データ受信用の初段バッファ、105は送信用データバ
ッファ(コマンド/アドレス/データを含む)、106
は受信用データバッファ(コマンド/アドレス/データ
を含む)、107はデータ受信時のコマンド/アドレス
デコーダ、108は受信データバッファ等を制御する受
信制御部(受信データのパリティチェックなどのエラー
チェックも含む)、109、110、111は双方向入
出力バッファ、112は送信データ出力のタイミングを
制御するクロック信号線、113は受信データ用のラッ
チクロック信号線、114は送信データ(コマンド/ア
ドレスも含む)の経路、115は、受信データ(コマン
ド/アドレスも含む)の経路、116、117、118
は制御信号線である。図1中で、アクノレッジ系のプロ
トコルに基づく信号を転送する手段には、受信制御部1
08が該当する。ここで、送信制御部102は転送元の
ラッチクロック及びアクノレッジ系の信号を受け取る機
能を有し、受信制御部108はソースクロックに同期し
て転送元にアクノレッジ系の信号を送信する機能を有す
る。具体的には、送信制御部102は、転送元モジュー
ルが送信したアクノレッジ系の信号を受信する受信制御
部、そのアクノレッジ系の信号の内容を判断するアクノ
レッジ信号検出部と、その判断の内容に基づきデータの
転送を制御する送信制御部等を有する。受信制御部10
8は、デコーダから入力される信号、バッファの空き状
態等の情報に基づきアクノレッジ系の信号を生成するア
クノレッジ系信号生成部と、その生成したアクノレッジ
系の信号に同期させるための送信クロック制御部及びそ
れらの信号ACK[0−2]を出力するための送信制御部
等を有している。
【0015】図2において、201は、本実施例のシス
テムバスのバス使用権を調停するバスアービタ、202
はバスアービタを内蔵したモジュール0のシステムバス
インタフェース部、203は、転送元のマスタモジュー
ルがデータと共に転送先のスレーブモジュールに送信す
るシステムバスのソースクロック信号線、204は、シ
ステムバスの多重化されたコマンド/アドレス/データ
線、205は、システムバスのアクノリッジ系信号線
(アクノリッジ、リトライ要求、エラー)、206は、
バスマスタがバス権放棄を予告するラストサイクル信号
線、207は、モジュール1からバスアービタに対する
バス使用権要求信号(BREQ1−N)、208は、バ
スアービタからモジュール1に対するバス使用権許可信
号(BGNT1−N)、209は、モジュール2からバ
スアービタに対するバス使用権要求信号(BREQ2−
N)、210は、バスアービタからモジュール2に対す
るバス使用権許可信号(BGNT2−N)、211は、
モジュール3からバスアービタに対するバス使用権要求
信号(BREQ3−N)、212は、バスアービタから
モジュール3に対するバス使用権許可信号(BGNT3
−N)、213は、モジュール0から内蔵バスアービタ
に対するバス使用権要求信号(BREQ0−N)、21
4は、内蔵バスアービタからモジュール0に対するバス
使用権許可信号(BGNT0−N)である。ここで、ア
クノレッジ系の信号線はアクノレッジ系のデータを送信
するための信号線2本とアクノレッジ系の信号に同期さ
せて転送するソースクロック用の信号線1本を有する。
テムバスのバス使用権を調停するバスアービタ、202
はバスアービタを内蔵したモジュール0のシステムバス
インタフェース部、203は、転送元のマスタモジュー
ルがデータと共に転送先のスレーブモジュールに送信す
るシステムバスのソースクロック信号線、204は、シ
ステムバスの多重化されたコマンド/アドレス/データ
線、205は、システムバスのアクノリッジ系信号線
(アクノリッジ、リトライ要求、エラー)、206は、
バスマスタがバス権放棄を予告するラストサイクル信号
線、207は、モジュール1からバスアービタに対する
バス使用権要求信号(BREQ1−N)、208は、バ
スアービタからモジュール1に対するバス使用権許可信
号(BGNT1−N)、209は、モジュール2からバ
スアービタに対するバス使用権要求信号(BREQ2−
N)、210は、バスアービタからモジュール2に対す
るバス使用権許可信号(BGNT2−N)、211は、
モジュール3からバスアービタに対するバス使用権要求
信号(BREQ3−N)、212は、バスアービタから
モジュール3に対するバス使用権許可信号(BGNT3
−N)、213は、モジュール0から内蔵バスアービタ
に対するバス使用権要求信号(BREQ0−N)、21
4は、内蔵バスアービタからモジュール0に対するバス
使用権許可信号(BGNT0−N)である。ここで、ア
クノレッジ系の信号線はアクノレッジ系のデータを送信
するための信号線2本とアクノレッジ系の信号に同期さ
せて転送するソースクロック用の信号線1本を有する。
【0016】図7において、700から703は、4デ
ータサイクルをひとかたまりとする基本転送ブロック
で、700は、コマンド/アドレスフェースの基本転送
ブロック、701から703は、データフェーズの基本
転送ブロック、704から707は、転送を受信したス
レーブモジュールから出力されるアクノリッジ信号のタ
イミングである。図8において、800から803は4
データサイクルをひとかたまりとする基本転送ブロック
で、800は、コマンド/アドレスフェースの基本転送
ブロック、701から703は、データフェーズの基本
転送ブロック、804、805、807は転送を受信し
たスレーブモジュールから出力されるアクノリッジ信号
のタイミング、806は、転送を受信したスレーブモジ
ュールから出力されるリトライ要求信号のタイミングで
ある。図9において、900から904は、基本転送ブ
ロックである。図10において、1000、1001、
1002はそれぞれ異なるバスマスタから出力された転
送を示し、1002、1003、1004はそれぞれの
ソースクロック、1005、1006、1007はそれ
ぞれのデータ転送サイクル、1008、1010は誰も
転送を行なっていないためソースクロックが出ていない
期間、1009、1011はアービトレーションの期間
である。
ータサイクルをひとかたまりとする基本転送ブロック
で、700は、コマンド/アドレスフェースの基本転送
ブロック、701から703は、データフェーズの基本
転送ブロック、704から707は、転送を受信したス
レーブモジュールから出力されるアクノリッジ信号のタ
イミングである。図8において、800から803は4
データサイクルをひとかたまりとする基本転送ブロック
で、800は、コマンド/アドレスフェースの基本転送
ブロック、701から703は、データフェーズの基本
転送ブロック、804、805、807は転送を受信し
たスレーブモジュールから出力されるアクノリッジ信号
のタイミング、806は、転送を受信したスレーブモジ
ュールから出力されるリトライ要求信号のタイミングで
ある。図9において、900から904は、基本転送ブ
ロックである。図10において、1000、1001、
1002はそれぞれ異なるバスマスタから出力された転
送を示し、1002、1003、1004はそれぞれの
ソースクロック、1005、1006、1007はそれ
ぞれのデータ転送サイクル、1008、1010は誰も
転送を行なっていないためソースクロックが出ていない
期間、1009、1011はアービトレーションの期間
である。
【0017】図11において、1は、プロセッサ、2
は、メインメモリ、3は、プロセッサバス、4は、バス
アダプタ、5は、本発明のシステムバス、6、7、8
は、システムバス上のモジュール、9は、表示系IO装
置、10は、ファイル系IO装置である。図12におい
て、11は、メモリバスである。
は、メインメモリ、3は、プロセッサバス、4は、バス
アダプタ、5は、本発明のシステムバス、6、7、8
は、システムバス上のモジュール、9は、表示系IO装
置、10は、ファイル系IO装置である。図12におい
て、11は、メモリバスである。
【0018】図18において、1800は、周辺機能モ
ジュールを共に1チップに集積化したプロセッサ、18
01は、CPUコア、1802は、プロセッサの外部バ
スおよび内部システムバスを制御するバスインタフェー
ス、1803は、プロセッサ1800内部の周辺機能ジ
ュール用内部システムバス、1804、1805、18
06は、プロセッサ1800に内蔵される周辺機能モジ
ュールである。
ジュールを共に1チップに集積化したプロセッサ、18
01は、CPUコア、1802は、プロセッサの外部バ
スおよび内部システムバスを制御するバスインタフェー
ス、1803は、プロセッサ1800内部の周辺機能ジ
ュール用内部システムバス、1804、1805、18
06は、プロセッサ1800に内蔵される周辺機能モジ
ュールである。
【0019】図19において、1901は、プロセッ
サ、1902は、主記憶装置、1903は、ROM、1
904は、周辺機能を共に集積化したバスアダプタであ
るコンパニオンチップ、1905は、ネットワークイン
タフェース機能を有するI/Oデバイス(1)(拡張基
板もしくはコネクタ等のインタフェースを有する別装
置)、1906は、無線通信インタフェース機能を有す
るI/Oデバイス(2)、1907は、蓄積メディアイ
ンタフェースを有するI/Oデバイス(3)、190
8、1909は、コネクタ、1910は、無線通信用ア
ンテナ、1911は、蓄積メディア装置、1912は、
プロセッサバス、1913は、本発明のI/Oバス、1
914は、LAN等のネットワーク、1915は、本情
報処理装置のマザーボード(プリント基板)上に実装す
る部品範囲の一例である。図20において、2001
は、CPUモジュール、2002は、CPUコア、20
03は、キャッシュメモリ、2004は、キャッシュメ
モリコントローラ、2005は、アドレス変換のための
TLB(トランスレーション・ルックアサイド・バッフ
ァ)、2006は、MMU(メモリ・マネッジメント・
ユニット)、2007は、割り込みコントローラ、20
08は、内蔵ペリフェラルバスのバスコントローラ、2
009は、リアルタイムクロックモジュール、2010
は、タイマーユニットモジュール、2011は、シリア
ルコミュニケーションインタフェースモジュール、20
12は、赤外線インタフェースモジュール、2013
は、AD(アナログ/デジタル)コンバータモジュー
ル、2014は、DA(デジタル/アナログ)コンバー
タモジュール、2015は、クロックパルスジェネレー
タ/ウォッチドッグタイマモジュール、2016は、D
MAコントロールモジュール、2017は、外部バスイ
ンタフェース、2018は、内蔵高速バス、2019
は、内蔵ペリフェラルバスである。図21において、2
101は、プロセッサバスインタフェース部、2102
は、シリアルコミュニケーションインタフェースモジュ
ール、2103は、AD/DAコンバータモジュール、
2104は、液晶コントローラモジュール、2105
は、PCカードインタフェースモジュール、2106
は、USB(ユニバーサル・シリアル・バス)インタフ
ェースモジュール、2107は、バスプロトコ変換部、
2108は、I/Oバスインタフェース部である。図2
2において、2201は、本発明のI/Oバスに接続さ
れるI/Oデバイス、2202は、プロセッサバスに接
続されるモジュールにクロックを分配するクロックジェ
ネレータ、2203、2204は、バス2211に接続
されるモジュール(1)およびモジュール(2)、20
05は、バス2211に接続されるモジュールにクロッ
クを分配するクロックジェネレータ、2206は、はク
ロックジェネレータ2202からプロセッサ1901に
供給されるクロック線、2207は、クロックジェネレ
ータ2202からコンパニオンチップ1904に供給さ
れるクロック線、2208、2209は、クロックジェ
ネレータ2205からモジュール(1)およびモジュー
ル(2)に供給されるクロック線、2210は、クロッ
クジェネレータ2205からI/Oデバイス2201に
供給されるクロック線、2211は、I/Oデバイス2
201の先に更なるモジュールを接続するためのバス、
2212は、本発明のバスのデータ線、2213は、本
発明のバスのソースクロック線(本実施例では、上り/
下りを別クロック線に分離:コンパニオンチップ190
4への入力)、2214は、本発明のバスのソースクロ
ック線(本実施例では、上り/下りを別クロック線に分
離:コンパニオンチップ1904からの出力)、221
5は、I/Oデバイス2201からのバス権要求信号、
2216は、バスアービタからI/Oデバイス2201
へのバス権許可信号、2217は、プロセッサバスイン
タフェース、2218は、転送情報バッファ、2219
は、異なる周波数の信号を同期化するための同期化回
路、2220は、本発明のI/Oバスのバス権を調停す
るバスアービタ、2221、2222は、転送情報バッ
ファ、2223は、転送(送信)制御部、2224、2
225、2226、2227は、フリップフロップ、2
228は、ソースクロック入力バッファ、2229は、
入力バッファ、2230は出力バッファ、2231は、
ソースクロック出力バッファ、2232は、クロックバ
ッファ、2233は、クロック分配用配線、2234
は、I/Oデバイス2201のクロック(CK2)で動
作する範囲、2235は、プロセッサバスのクロック
(CK1)で動作する範囲、2236は、転送(送信)
制御部、2237は、バス2211のインタフェース、
2238、2239は、転送情報バッファ、2240
は、異なる周波数の信号を同期化するための同期化回
路、2241は、転送情報バッファ、2242、224
3、2244、2245はフリップフロップ、2246
は、出力バッファ、2247は、入力バッファ、224
8は、ソースクロック入力バッファ、2249は、クロ
ックバッファ、2250は、クロック分配用配線、22
51は、コンパニオンチップ1904のクロック(CK
1)で動作する範囲、2252は、バス2211および
I/Oデバイス2201のクロック(CK2)で動作す
る範囲、2253は、ソースクロック出力バッファ、2
260は出力バッファ、2261は入力バッファ、22
62は入力バッファ、2263は出力バッファである。
尚、図25はデータの流れについて記載した図面である
ため制御系の機能を有するプロセッサバスI/F及びバ
スI/Fとの信号線の結線の詳細については、本発明と
直接関係がないため省略した。また、図面22中の22
12〜2216は図面21中の1913に対応し、図面
22中の2217、2218、2224、2226、2
222は図面21中のプロセッサバスインタフェース部
2101に対応し、図面22中の2220、2221、
2223、2225、2227、2228、2229、
2230、2231は図面21中のI/Oバスインタフ
ェース部2108に対応している。図面22中の同期化
回路2219は図面21中のプロトコル変換部2107
に含まれる。図面21中のSCI2102、LCDC2
104等の周辺機器の記載は図面22中では省略してあ
る。プロセッサバスインタフェース部2101及びI/
Oバスインタフェース部2108は、転送の向きにより
入力回路あるいは出力回路の両方になりうる。クロック
分配用配線2233からは、転送制御部2223、バッ
ファ2222等のCK1で動作する回路にクロックが分
配される。図23において、2301は、本発明のI/
Oバスへのプロトコル変換をおこなうアダプタ機能を内
蔵したプロセッサである。図24において、2401
は、本発明のI/Oバスにアクセスするための外部I/
Oバスインタフェース、2402は、液晶コントローラ
モジュール、2403は、PCカードインタフェースモ
ジュールである。図25において、2501、2502
は受信回路、2503、2504は送信機能を有する回
路である。図24中のコンパニオンチップ1904にお
いては、プロセッサバスI/F、転送制御部等を含むC
K1で動作するデバイスを点線で囲った部分が送信機能
を有する回路であり、バッファ2221を含むCK2で
動作するデバイスを点線で囲った部分が受信回路であ
る。図21中のSCI2102、ADC/DAC210
3等は送信機能を有する回路2503に含まれる。尚、
図24中では、同期化回路はCK1に同期して動作して
いるため送信機能を有する回路側に含んでいる。
サ、1902は、主記憶装置、1903は、ROM、1
904は、周辺機能を共に集積化したバスアダプタであ
るコンパニオンチップ、1905は、ネットワークイン
タフェース機能を有するI/Oデバイス(1)(拡張基
板もしくはコネクタ等のインタフェースを有する別装
置)、1906は、無線通信インタフェース機能を有す
るI/Oデバイス(2)、1907は、蓄積メディアイ
ンタフェースを有するI/Oデバイス(3)、190
8、1909は、コネクタ、1910は、無線通信用ア
ンテナ、1911は、蓄積メディア装置、1912は、
プロセッサバス、1913は、本発明のI/Oバス、1
914は、LAN等のネットワーク、1915は、本情
報処理装置のマザーボード(プリント基板)上に実装す
る部品範囲の一例である。図20において、2001
は、CPUモジュール、2002は、CPUコア、20
03は、キャッシュメモリ、2004は、キャッシュメ
モリコントローラ、2005は、アドレス変換のための
TLB(トランスレーション・ルックアサイド・バッフ
ァ)、2006は、MMU(メモリ・マネッジメント・
ユニット)、2007は、割り込みコントローラ、20
08は、内蔵ペリフェラルバスのバスコントローラ、2
009は、リアルタイムクロックモジュール、2010
は、タイマーユニットモジュール、2011は、シリア
ルコミュニケーションインタフェースモジュール、20
12は、赤外線インタフェースモジュール、2013
は、AD(アナログ/デジタル)コンバータモジュー
ル、2014は、DA(デジタル/アナログ)コンバー
タモジュール、2015は、クロックパルスジェネレー
タ/ウォッチドッグタイマモジュール、2016は、D
MAコントロールモジュール、2017は、外部バスイ
ンタフェース、2018は、内蔵高速バス、2019
は、内蔵ペリフェラルバスである。図21において、2
101は、プロセッサバスインタフェース部、2102
は、シリアルコミュニケーションインタフェースモジュ
ール、2103は、AD/DAコンバータモジュール、
2104は、液晶コントローラモジュール、2105
は、PCカードインタフェースモジュール、2106
は、USB(ユニバーサル・シリアル・バス)インタフ
ェースモジュール、2107は、バスプロトコ変換部、
2108は、I/Oバスインタフェース部である。図2
2において、2201は、本発明のI/Oバスに接続さ
れるI/Oデバイス、2202は、プロセッサバスに接
続されるモジュールにクロックを分配するクロックジェ
ネレータ、2203、2204は、バス2211に接続
されるモジュール(1)およびモジュール(2)、20
05は、バス2211に接続されるモジュールにクロッ
クを分配するクロックジェネレータ、2206は、はク
ロックジェネレータ2202からプロセッサ1901に
供給されるクロック線、2207は、クロックジェネレ
ータ2202からコンパニオンチップ1904に供給さ
れるクロック線、2208、2209は、クロックジェ
ネレータ2205からモジュール(1)およびモジュー
ル(2)に供給されるクロック線、2210は、クロッ
クジェネレータ2205からI/Oデバイス2201に
供給されるクロック線、2211は、I/Oデバイス2
201の先に更なるモジュールを接続するためのバス、
2212は、本発明のバスのデータ線、2213は、本
発明のバスのソースクロック線(本実施例では、上り/
下りを別クロック線に分離:コンパニオンチップ190
4への入力)、2214は、本発明のバスのソースクロ
ック線(本実施例では、上り/下りを別クロック線に分
離:コンパニオンチップ1904からの出力)、221
5は、I/Oデバイス2201からのバス権要求信号、
2216は、バスアービタからI/Oデバイス2201
へのバス権許可信号、2217は、プロセッサバスイン
タフェース、2218は、転送情報バッファ、2219
は、異なる周波数の信号を同期化するための同期化回
路、2220は、本発明のI/Oバスのバス権を調停す
るバスアービタ、2221、2222は、転送情報バッ
ファ、2223は、転送(送信)制御部、2224、2
225、2226、2227は、フリップフロップ、2
228は、ソースクロック入力バッファ、2229は、
入力バッファ、2230は出力バッファ、2231は、
ソースクロック出力バッファ、2232は、クロックバ
ッファ、2233は、クロック分配用配線、2234
は、I/Oデバイス2201のクロック(CK2)で動
作する範囲、2235は、プロセッサバスのクロック
(CK1)で動作する範囲、2236は、転送(送信)
制御部、2237は、バス2211のインタフェース、
2238、2239は、転送情報バッファ、2240
は、異なる周波数の信号を同期化するための同期化回
路、2241は、転送情報バッファ、2242、224
3、2244、2245はフリップフロップ、2246
は、出力バッファ、2247は、入力バッファ、224
8は、ソースクロック入力バッファ、2249は、クロ
ックバッファ、2250は、クロック分配用配線、22
51は、コンパニオンチップ1904のクロック(CK
1)で動作する範囲、2252は、バス2211および
I/Oデバイス2201のクロック(CK2)で動作す
る範囲、2253は、ソースクロック出力バッファ、2
260は出力バッファ、2261は入力バッファ、22
62は入力バッファ、2263は出力バッファである。
尚、図25はデータの流れについて記載した図面である
ため制御系の機能を有するプロセッサバスI/F及びバ
スI/Fとの信号線の結線の詳細については、本発明と
直接関係がないため省略した。また、図面22中の22
12〜2216は図面21中の1913に対応し、図面
22中の2217、2218、2224、2226、2
222は図面21中のプロセッサバスインタフェース部
2101に対応し、図面22中の2220、2221、
2223、2225、2227、2228、2229、
2230、2231は図面21中のI/Oバスインタフ
ェース部2108に対応している。図面22中の同期化
回路2219は図面21中のプロトコル変換部2107
に含まれる。図面21中のSCI2102、LCDC2
104等の周辺機器の記載は図面22中では省略してあ
る。プロセッサバスインタフェース部2101及びI/
Oバスインタフェース部2108は、転送の向きにより
入力回路あるいは出力回路の両方になりうる。クロック
分配用配線2233からは、転送制御部2223、バッ
ファ2222等のCK1で動作する回路にクロックが分
配される。図23において、2301は、本発明のI/
Oバスへのプロトコル変換をおこなうアダプタ機能を内
蔵したプロセッサである。図24において、2401
は、本発明のI/Oバスにアクセスするための外部I/
Oバスインタフェース、2402は、液晶コントローラ
モジュール、2403は、PCカードインタフェースモ
ジュールである。図25において、2501、2502
は受信回路、2503、2504は送信機能を有する回
路である。図24中のコンパニオンチップ1904にお
いては、プロセッサバスI/F、転送制御部等を含むC
K1で動作するデバイスを点線で囲った部分が送信機能
を有する回路であり、バッファ2221を含むCK2で
動作するデバイスを点線で囲った部分が受信回路であ
る。図21中のSCI2102、ADC/DAC210
3等は送信機能を有する回路2503に含まれる。尚、
図24中では、同期化回路はCK1に同期して動作して
いるため送信機能を有する回路側に含んでいる。
【0020】まず、システム構成から説明する。本実施
例では、本発明のバスプロトコルを図11もしくは図1
2のような情報処理装置のシステムバスへの適用した。
システムバスの信号線は、図2に示すように、ソースク
ロック信号線1本(203)、多重化されたコマンド/
アドレス/データ線9本(204)、アクノリッジ系信
号線(205)、バスマスタがバス権放棄を予告するラ
ストサイクル信号線(206)である。CAD[0−8]
は、1バイトのデータと1本のパリティである。基本転
送タイミングを、図5および図6に示す。図5はリード
オペレーション、図6はライトオペレーションである。
リードライト共に、4サイクルのコマンド/アドレスフ
ェーズから始まる。コマンド/アドレスフェーズの最初
のサイクルがコマンドサイクルで、その内訳は図4に示
す。コマンドサイクル中のCAD[4−7]はリザーブビ
ットとなっている。それに続くコマンド/アドレスフェ
ーズの3サイクルがアドレスサイクルで24ビットのア
ドレスを有する。図5のように、リードオペレーション
は、スプリット転送プロトコルになっており、リードし
たモジュールはコマンド/アドレスフェーズが終了した
時点でバス権を放棄し、リードされたモジュールはデー
タが準備できた時点でバス権を獲得し、マスタに対しデ
ータサイクルを起動する。一方、ライトに関しては、転
送元のバスマスタモジュールが、コマンド/アドレスフ
ェーズに続いて、データサイクルを実行する。これらの
転送における、アクノリッジ系の信号の制御を図3に示
す。アクノリッジ系の信号は、それぞれのオペレーショ
ンのスレーブモジュールが、基本転送ブロックの期間中
にマスタに対してACK[0−2]を用いて伝達する。こ
こで、図3の(2)に示すように、ACK[1,2]はア
クノリッジデータ、ACK[0]はマスタ側がACK
[1,2]をラッチするためのソースクロック信号線であ
る。また、ACK[1,2]の意味を図3の(1)に示
す。リード転送のデータフェーズに他の転送が挿入され
た場合のタイミングチャート図を図7に、バスのライト
転送時にスレーブモジュール側からリトライ要求された
場合のタイミングチャート図を図8に示す。本バスで
は、基本転送ブロックごとにアクノリッジ系の制御を行
なっていることに加え、1つのモジュールがバスを占有
しすぎないように、基本転送ブロックごとにアービトレ
ーションができるようになっている。
例では、本発明のバスプロトコルを図11もしくは図1
2のような情報処理装置のシステムバスへの適用した。
システムバスの信号線は、図2に示すように、ソースク
ロック信号線1本(203)、多重化されたコマンド/
アドレス/データ線9本(204)、アクノリッジ系信
号線(205)、バスマスタがバス権放棄を予告するラ
ストサイクル信号線(206)である。CAD[0−8]
は、1バイトのデータと1本のパリティである。基本転
送タイミングを、図5および図6に示す。図5はリード
オペレーション、図6はライトオペレーションである。
リードライト共に、4サイクルのコマンド/アドレスフ
ェーズから始まる。コマンド/アドレスフェーズの最初
のサイクルがコマンドサイクルで、その内訳は図4に示
す。コマンドサイクル中のCAD[4−7]はリザーブビ
ットとなっている。それに続くコマンド/アドレスフェ
ーズの3サイクルがアドレスサイクルで24ビットのア
ドレスを有する。図5のように、リードオペレーション
は、スプリット転送プロトコルになっており、リードし
たモジュールはコマンド/アドレスフェーズが終了した
時点でバス権を放棄し、リードされたモジュールはデー
タが準備できた時点でバス権を獲得し、マスタに対しデ
ータサイクルを起動する。一方、ライトに関しては、転
送元のバスマスタモジュールが、コマンド/アドレスフ
ェーズに続いて、データサイクルを実行する。これらの
転送における、アクノリッジ系の信号の制御を図3に示
す。アクノリッジ系の信号は、それぞれのオペレーショ
ンのスレーブモジュールが、基本転送ブロックの期間中
にマスタに対してACK[0−2]を用いて伝達する。こ
こで、図3の(2)に示すように、ACK[1,2]はア
クノリッジデータ、ACK[0]はマスタ側がACK
[1,2]をラッチするためのソースクロック信号線であ
る。また、ACK[1,2]の意味を図3の(1)に示
す。リード転送のデータフェーズに他の転送が挿入され
た場合のタイミングチャート図を図7に、バスのライト
転送時にスレーブモジュール側からリトライ要求された
場合のタイミングチャート図を図8に示す。本バスで
は、基本転送ブロックごとにアクノリッジ系の制御を行
なっていることに加え、1つのモジュールがバスを占有
しすぎないように、基本転送ブロックごとにアービトレ
ーションができるようになっている。
【0021】ソースクロック同期方式バスでは、異なる
動作周波数を有するモジュールが混在する可能性がある
ため、基本転送ブロックが4サイクルで固定になってい
ても、その時間は各バスマスタによって異なる。このた
め、図9に示すようにバス権放棄予告信号であるラスト
サイクル(LC)を設けている。これにより、基本転送
ブロック単位でバスのアービトレーションが可能とな
り、緊急度の高い転送を優先することができ、マルチメ
ディアデータの扱いにも適するように考慮している。最
後に、各モジュール共通のバスインタフェース部の内部
構造を図1に示す。
動作周波数を有するモジュールが混在する可能性がある
ため、基本転送ブロックが4サイクルで固定になってい
ても、その時間は各バスマスタによって異なる。このた
め、図9に示すようにバス権放棄予告信号であるラスト
サイクル(LC)を設けている。これにより、基本転送
ブロック単位でバスのアービトレーションが可能とな
り、緊急度の高い転送を優先することができ、マルチメ
ディアデータの扱いにも適するように考慮している。最
後に、各モジュール共通のバスインタフェース部の内部
構造を図1に示す。
【0022】本発明によれば、アクノリッジ系信号専用
ソースクロック信号を用いて、アクノリッジ系信号の伝
達もソースクロック同期方式で転送するため、マスタ側
がスレーブ側からのアクノリッジ系の信号を取り損なう
ことがなくなり、ソースクロック同期方式バスの信頼性
およびデータ効率を向上することができる。さらに、纏
まったサイクル数の基本転送ブロックごとのアクノリッ
ジ信号とするため、異なる動作周波数を有するモジュー
ルが混在しても制御が可能となる。また、図10に示す
ように、転送が行われていない期間は、バスのクロック
が完全に停止するので、システム全体の低消費電力化に
役立つ。
ソースクロック信号を用いて、アクノリッジ系信号の伝
達もソースクロック同期方式で転送するため、マスタ側
がスレーブ側からのアクノリッジ系の信号を取り損なう
ことがなくなり、ソースクロック同期方式バスの信頼性
およびデータ効率を向上することができる。さらに、纏
まったサイクル数の基本転送ブロックごとのアクノリッ
ジ信号とするため、異なる動作周波数を有するモジュー
ルが混在しても制御が可能となる。また、図10に示す
ように、転送が行われていない期間は、バスのクロック
が完全に停止するので、システム全体の低消費電力化に
役立つ。
【0023】ここでは、ソースクロック同期方式バスの
情報処理装置のシステムバスへの適用を説明してきた
が、本方式はLSIの内部バスに適用してもその効果を
発揮する。図18にその適用例を示す。プロセッサ上に
共に集積化されるモジュールには、プロセッサとは異な
る周波数を有する各種インタフェースである可能性があ
るため、異なるクロック周波数のモジュールが混在でき
るソースクロック同期方式バスは有効である。
情報処理装置のシステムバスへの適用を説明してきた
が、本方式はLSIの内部バスに適用してもその効果を
発揮する。図18にその適用例を示す。プロセッサ上に
共に集積化されるモジュールには、プロセッサとは異な
る周波数を有する各種インタフェースである可能性があ
るため、異なるクロック周波数のモジュールが混在でき
るソースクロック同期方式バスは有効である。
【0024】次に、本発明のバスを情報処理装置のI/
Oバスに採用した実施例を図19から図24を用いて詳
細に説明する。本発明を情報処理装置のI/Oバスに用
いる場合、図19のようにプロトコル変換(バスアダプ
タ)機能を持ったコンパニオンチップ1904を介して
接続する方法と、図23のように、プロセッサから直接
本発明のI/Oバスを出力する方法の2つがある。ま
ず、図19に示した実施例から説明する。
Oバスに採用した実施例を図19から図24を用いて詳
細に説明する。本発明を情報処理装置のI/Oバスに用
いる場合、図19のようにプロトコル変換(バスアダプ
タ)機能を持ったコンパニオンチップ1904を介して
接続する方法と、図23のように、プロセッサから直接
本発明のI/Oバスを出力する方法の2つがある。ま
ず、図19に示した実施例から説明する。
【0025】図19では、プロセッサバス上に主記憶装
置、ROMなどのメモリに加えて、コンパニオンチップ
が接続されている。プロセッサの内部構成を図20、コ
ンパニオンチップの内部構成を図21に示す。コンパニ
オンチップ上には、プロセッサに入りきれない周辺機能
モジュール(液晶コントローラなど)が集積化されてい
る部品である。本実施例では、コンパニオンチップ内に
バスプロトコル変換部2107、およびI/Oバスイン
タフェース部2108を設けることにより、本発明のI
/Oバスモジュールの接続を可能としている。コンパニ
オンチップのバス変換部と本発明のI/Oバスに接続さ
れるデバイスの内部構成の詳細を図22に示す。図22
において、1モジュールであるコンパニオンチップ19
04から他のモジュールであるI/Oデバイス2201
へデータが転送される場合(プロセッサからバス221
1上のモジュール2203へのPIOライトなど)を考
える。ここでは、簡単化のため、アドレス、データ、お
よび制御情報信号等は、全て転送情報として取り扱う。
PIOライト等の転送情報は、プロセッサバス1912
を介して、コンパニオンチップ内部に取り込まれ、ま
ず、フリップフロップ2226でラッチされる。その
後、バッファ2222に蓄えられ、最終的にフリップフ
ロップ2227でラッチされた後、プロセッサバスの動
作クロックであるCK1と共にCK1と同期して、出力
バッファ2230により、I/Oデバイス2201側に
送出される。ここで、フリップフロップ2226、バッ
ファ2222、フリップフロップ2227は全て、CK
1に同期して動作している。次に、I/Oデバイス22
01では、PIOライト等の転送情報を入力バッファ2
247から取り込み、まず、フリップフロップ2245
でラッチ後、バッファ2239に格納する。フリップフ
ロップ2245およびバッファ2239は、コンパニオ
ンチップから送出されたソースクロック、すなわちCK
1に同期して動作する。この後、バッファ2239から
出力された転送情報は、同期化回路2240により、I
/Oデバイス2201およびバス2211が同期してい
るCK2のクロックタイミングに同期化される。そし
て、それ以降は、CK2に同期したタイミングでバス2
211上のモジュール2203に転送情報が送られる。
一般に、共通のクロックを有していない回路ブロック間
の転送では、入力信号とクロックが同時に変化した場
合、フリップフロップの不安定な状態(メタステーブル
状態)が続くことがある。このため、この状態がおさま
るために充分な時間、フリップフロップでラッチする必
要があり、これを行なっているのが同期化回路2240
である。
置、ROMなどのメモリに加えて、コンパニオンチップ
が接続されている。プロセッサの内部構成を図20、コ
ンパニオンチップの内部構成を図21に示す。コンパニ
オンチップ上には、プロセッサに入りきれない周辺機能
モジュール(液晶コントローラなど)が集積化されてい
る部品である。本実施例では、コンパニオンチップ内に
バスプロトコル変換部2107、およびI/Oバスイン
タフェース部2108を設けることにより、本発明のI
/Oバスモジュールの接続を可能としている。コンパニ
オンチップのバス変換部と本発明のI/Oバスに接続さ
れるデバイスの内部構成の詳細を図22に示す。図22
において、1モジュールであるコンパニオンチップ19
04から他のモジュールであるI/Oデバイス2201
へデータが転送される場合(プロセッサからバス221
1上のモジュール2203へのPIOライトなど)を考
える。ここでは、簡単化のため、アドレス、データ、お
よび制御情報信号等は、全て転送情報として取り扱う。
PIOライト等の転送情報は、プロセッサバス1912
を介して、コンパニオンチップ内部に取り込まれ、ま
ず、フリップフロップ2226でラッチされる。その
後、バッファ2222に蓄えられ、最終的にフリップフ
ロップ2227でラッチされた後、プロセッサバスの動
作クロックであるCK1と共にCK1と同期して、出力
バッファ2230により、I/Oデバイス2201側に
送出される。ここで、フリップフロップ2226、バッ
ファ2222、フリップフロップ2227は全て、CK
1に同期して動作している。次に、I/Oデバイス22
01では、PIOライト等の転送情報を入力バッファ2
247から取り込み、まず、フリップフロップ2245
でラッチ後、バッファ2239に格納する。フリップフ
ロップ2245およびバッファ2239は、コンパニオ
ンチップから送出されたソースクロック、すなわちCK
1に同期して動作する。この後、バッファ2239から
出力された転送情報は、同期化回路2240により、I
/Oデバイス2201およびバス2211が同期してい
るCK2のクロックタイミングに同期化される。そし
て、それ以降は、CK2に同期したタイミングでバス2
211上のモジュール2203に転送情報が送られる。
一般に、共通のクロックを有していない回路ブロック間
の転送では、入力信号とクロックが同時に変化した場
合、フリップフロップの不安定な状態(メタステーブル
状態)が続くことがある。このため、この状態がおさま
るために充分な時間、フリップフロップでラッチする必
要があり、これを行なっているのが同期化回路2240
である。
【0026】一方、I/Oデバイス2201からコンパ
ニオンチップ1904へデータが転送される場合(22
11上のモジュール2203から主記憶装置1902へ
のDMA転送など)は、次のように制御される。転送情
報は、バス2211を介して、I/Oデバイス内部に取
り込まれ、まず、フリップフロップ2243でラッチさ
れる。その後、バッファ2238に蓄えられ、最終的に
フリップフロップ2242ラッチされた後、I/Oデバ
イス2201およびバス2211の動作クロックである
CK2と共にCK2同期して、出力バッファ2246に
より、コンパニオンチップ1904側に送出される。こ
こで、フリップフロップ2243、バッファ2238、
フリップフロップ2242は全て、CK2に同期して動
作している。次に、コンパニオンチップ1904では、
DMAライト転送情報を入力バッファ2229から取り
込み、まず、フリップフロップ2225でラッチ後、バ
ッファ2221に格納する。フリップフロップ2225
およびバッファ2221は、I/Oデバイス2201か
ら送出されたソースクロック、すなわちCK2に同期し
て動作する。この後、バッファ2221から出力された
転送情報は、同期化回路2219により、プロセッサバ
ス1912が同期しているCK1の信号に同期化され
る。そして、それ以降は、CK1に同期化したタイミン
グでプロセッサバス1912上の主記憶装置1902に
転送情報が送られるという一連の制御がなされる。ここ
で、同期化回路2219は、同期化回路2240と同様
の機能を有する。
ニオンチップ1904へデータが転送される場合(22
11上のモジュール2203から主記憶装置1902へ
のDMA転送など)は、次のように制御される。転送情
報は、バス2211を介して、I/Oデバイス内部に取
り込まれ、まず、フリップフロップ2243でラッチさ
れる。その後、バッファ2238に蓄えられ、最終的に
フリップフロップ2242ラッチされた後、I/Oデバ
イス2201およびバス2211の動作クロックである
CK2と共にCK2同期して、出力バッファ2246に
より、コンパニオンチップ1904側に送出される。こ
こで、フリップフロップ2243、バッファ2238、
フリップフロップ2242は全て、CK2に同期して動
作している。次に、コンパニオンチップ1904では、
DMAライト転送情報を入力バッファ2229から取り
込み、まず、フリップフロップ2225でラッチ後、バ
ッファ2221に格納する。フリップフロップ2225
およびバッファ2221は、I/Oデバイス2201か
ら送出されたソースクロック、すなわちCK2に同期し
て動作する。この後、バッファ2221から出力された
転送情報は、同期化回路2219により、プロセッサバ
ス1912が同期しているCK1の信号に同期化され
る。そして、それ以降は、CK1に同期化したタイミン
グでプロセッサバス1912上の主記憶装置1902に
転送情報が送られるという一連の制御がなされる。ここ
で、同期化回路2219は、同期化回路2240と同様
の機能を有する。
【0027】以上のように、本実施例の方式を用いる
と、データを転送する場合、転送先モジュールでのラッ
チクロックを自分が送信するため、転送先のクロック周
波数に係らず、データを転送することが可能である。ま
た、データを受信する場合、転送元が送信してくるソー
スクロックでデータを無事にラッチでき、かつ、内部に
自モジュールのクロックと同期化させる同期化回路を備
えているため、転送元のクロック周波数に係らず、デー
タを受信可能である。すなわち、本実施例のコンパニオ
ンチップ(CK1で動作)もしくはI/Oデバイス(C
K2で動作)のどちらかが、第3のクロック周波数(C
K3)で動作しても、問題なく転送できることになる。
例えば、I/Oデバイスは、プロセッサ(およびコンパ
ニオンチップ)の周波数が向上しても、そのまま使え
る。すなわち、インタフェース部品やボードが動作周波
数の異なる複数世代の機器に適用できるという効果があ
る。(図19の実施例では、部品のみならず、装置レベ
ルでの接続を可能とするため、ボード上に載せる部品の
範囲を1915で示し、コネクタ(1908、190
9)を介すことができる例を示している。)図22の実
施例では、ソースクロック線を転送方向毎に1本ずつ分
離したが、図1の実施例のように双方向で共用してもい
っこうに差し支えない。
と、データを転送する場合、転送先モジュールでのラッ
チクロックを自分が送信するため、転送先のクロック周
波数に係らず、データを転送することが可能である。ま
た、データを受信する場合、転送元が送信してくるソー
スクロックでデータを無事にラッチでき、かつ、内部に
自モジュールのクロックと同期化させる同期化回路を備
えているため、転送元のクロック周波数に係らず、デー
タを受信可能である。すなわち、本実施例のコンパニオ
ンチップ(CK1で動作)もしくはI/Oデバイス(C
K2で動作)のどちらかが、第3のクロック周波数(C
K3)で動作しても、問題なく転送できることになる。
例えば、I/Oデバイスは、プロセッサ(およびコンパ
ニオンチップ)の周波数が向上しても、そのまま使え
る。すなわち、インタフェース部品やボードが動作周波
数の異なる複数世代の機器に適用できるという効果があ
る。(図19の実施例では、部品のみならず、装置レベ
ルでの接続を可能とするため、ボード上に載せる部品の
範囲を1915で示し、コネクタ(1908、190
9)を介すことができる例を示している。)図22の実
施例では、ソースクロック線を転送方向毎に1本ずつ分
離したが、図1の実施例のように双方向で共用してもい
っこうに差し支えない。
【0028】また、コンパニオンチップからI/Oデバ
イスへ転送を行う場合、バッファ2239の状態等によ
ってアクノレッジ系の信号を出力制御することも可能で
ある。その場合の構成は、例えば、図22のI/Oデバ
イスに図1記載の受信制御部108、デコーダ107、
双方向入出力バッファ111、アクノリッジ系信号20
5、制御信号線116等を付加し、コンパニオンチップ
にも同様の構成を付加することで実現可能である。この
構成とすることで、図22に示す構成を有するモジュー
ル間の情報転送において、ソースクロック同期方式バス
の信頼性およびデータ効率を向上することができるとい
う効果がある。
イスへ転送を行う場合、バッファ2239の状態等によ
ってアクノレッジ系の信号を出力制御することも可能で
ある。その場合の構成は、例えば、図22のI/Oデバ
イスに図1記載の受信制御部108、デコーダ107、
双方向入出力バッファ111、アクノリッジ系信号20
5、制御信号線116等を付加し、コンパニオンチップ
にも同様の構成を付加することで実現可能である。この
構成とすることで、図22に示す構成を有するモジュー
ル間の情報転送において、ソースクロック同期方式バス
の信頼性およびデータ効率を向上することができるとい
う効果がある。
【0029】次に、図19に示した実施例のコンパニオ
ンチップの機能をプロセッサ上に集積化すると、図23
のようになる。本発明のI/Oバスインタフェースおよ
び各種周辺モジュールが共に集積化されたプロセッサ
は、図24のようになる。転送制御は、図19の実施例
と同様である。本実施例特有の効果としては、通常、プ
ロセッサチップが、複数の外部バスインタフェースを同
時にサポートしようとすると、ピンネックになるのが一
般的であるが、ソースクロック同期式バスでは、周波数
を上げ易いため、その分、バス幅を狭くでき、複数バス
をサポートした場合のピンネック解消が容易である。
ンチップの機能をプロセッサ上に集積化すると、図23
のようになる。本発明のI/Oバスインタフェースおよ
び各種周辺モジュールが共に集積化されたプロセッサ
は、図24のようになる。転送制御は、図19の実施例
と同様である。本実施例特有の効果としては、通常、プ
ロセッサチップが、複数の外部バスインタフェースを同
時にサポートしようとすると、ピンネックになるのが一
般的であるが、ソースクロック同期式バスでは、周波数
を上げ易いため、その分、バス幅を狭くでき、複数バス
をサポートした場合のピンネック解消が容易である。
【0030】
【発明の効果】本発明によれば、アクノリッジ系信号専
用ソースクロック信号を用いて、アクノリッジ系信号の
伝達もソースクロック同期方式で転送するため、マスタ
側がスレーブ側からのアクノリッジ系の信号を取り損な
うことがなくなり、ソースクロック同期方式バスの信頼
性およびデータ効率を向上することができるという効果
がある。さらに、纏まったサイクル数の基本転送ブロッ
クごとのアクノリッジ信号とするため、異なる動作周波
数を有するモジュールが混在しても制御が可能となる。
また、転送が行われていない期間は、バスのクロックが
完全に停止するので、システム全体の低消費電力化に役
立つという効果がある。
用ソースクロック信号を用いて、アクノリッジ系信号の
伝達もソースクロック同期方式で転送するため、マスタ
側がスレーブ側からのアクノリッジ系の信号を取り損な
うことがなくなり、ソースクロック同期方式バスの信頼
性およびデータ効率を向上することができるという効果
がある。さらに、纏まったサイクル数の基本転送ブロッ
クごとのアクノリッジ信号とするため、異なる動作周波
数を有するモジュールが混在しても制御が可能となる。
また、転送が行われていない期間は、バスのクロックが
完全に停止するので、システム全体の低消費電力化に役
立つという効果がある。
【0031】本発明のさらなる効果は、バスに接続され
るモジュールが変わっても、すなわち、相手先モジュー
ルの動作クロック周波数が変わっても、それ以外のモジ
ュールを何の変更もなくそのまま使用でき、システム構
築時のコストを低減できるという効果がある。また、性
能面では、同期化回路が1個所で済むため、同期化によ
るレイテンシの増加も最小限に押さえられるという効果
もある。
るモジュールが変わっても、すなわち、相手先モジュー
ルの動作クロック周波数が変わっても、それ以外のモジ
ュールを何の変更もなくそのまま使用でき、システム構
築時のコストを低減できるという効果がある。また、性
能面では、同期化回路が1個所で済むため、同期化によ
るレイテンシの増加も最小限に押さえられるという効果
もある。
【図1】本発明のバスに接続される各々のモジュールが
有するバスインタフェース部の内部構造を示すブロック
図である。
有するバスインタフェース部の内部構造を示すブロック
図である。
【図2】本発明のバスの信号線による接続関係を示すブ
ロック図である。
ロック図である。
【図3】(1)は、本発明のバスにおけるアクノリッジ
系信号線の意味の一覧表、(2)はアクノリッジ系信号
の出力タイミング図である。
系信号線の意味の一覧表、(2)はアクノリッジ系信号
の出力タイミング図である。
【図4】本発明のバスの多重化されたコマンド/アドレ
ス/データバスのコマンド出力時のコマンド一覧表であ
る。
ス/データバスのコマンド出力時のコマンド一覧表であ
る。
【図5】本バスのリード時のタイミングチャート図であ
る。
る。
【図6】本バスのライト時のタイミングチャート図であ
る。
る。
【図7】リード転送のデータフェーズに他の転送が挿入
された場合のタイミングチャート図である。
された場合のタイミングチャート図である。
【図8】本バスのライト転送時にスレーブモジュール側
からリトライ要求された場合のタイミングチャート図で
ある。
からリトライ要求された場合のタイミングチャート図で
ある。
【図9】本バスの転送途中にバス権が移動する場合のア
ービトレーションの詳細を示すタイミングチャート図で
ある。
ービトレーションの詳細を示すタイミングチャート図で
ある。
【図10】本バスの異なる3つのバスマスタによる転送
を示すタイミングチャート図である。
を示すタイミングチャート図である。
【図11】本発明のバスを用いた情報処理システムの一
例の構成図である。
例の構成図である。
【図12】本発明のバスを用いた情報処理システムの一
例の構成図である。
例の構成図である。
【図13】従来の共通クロック同期式バスの基本転送方
式を示す構成図である。
式を示す構成図である。
【図14】従来の共通クロック同期式バスの基本転送方
式を示すタイミングチャート図である。
式を示すタイミングチャート図である。
【図15】ソースクロック同期式バスの基本転送方式を
示す構成図である。
示す構成図である。
【図16】ソースクロック同期式バスの基本転送方式を
示すタイミングチャート図である。
示すタイミングチャート図である。
【図17】従来のアクノリッジ付き共通クロック同期式
バスの基本転送方式を示すタイミングチャートである。
バスの基本転送方式を示すタイミングチャートである。
【図18】本発明のバスをLSIの内部バスに適用した
場合のシステム構成例を示すブロック図である。
場合のシステム構成例を示すブロック図である。
【図19】本発明のバスを用いた情報処理システムの一
例を示すブロック図である。
例を示すブロック図である。
【図20】図19の情報処理システムにおけるプロセッ
サの内部構成を示すブロック図である。
サの内部構成を示すブロック図である。
【図21】図19の情報処理システムにおけるコンパニ
オンチップの内部構成を示すブロック図である。
オンチップの内部構成を示すブロック図である。
【図22】図19の情報処理システムの詳細構造を示す
ブロック図である。
ブロック図である。
【図23】本発明のバスを用いた情報処理システムの一
例を示すブロック図である。
例を示すブロック図である。
【図24】図23の情報処理システムにおけるプロセッ
サの内部構成を示すブロック図である。
サの内部構成を示すブロック図である。
【図25】図22に示した詳細ブロック図において、1
チップ上で異なる動作クロック周波数を有する構成を簡
略化して示した図である。
チップ上で異なる動作クロック周波数を有する構成を簡
略化して示した図である。
1、1800、1901、2301…プロセッサ、2…
メインメモリ、3…プロセッサバス、4…バスアダプ
タ、5…システムバス、6、7、8…バス上のモジュー
ル、9…表示系IO装置、10…ファイル系IO装置、
11…メモリバス、100…システムバスに接続される
モジュール、101…送信クロック生成部、102…送
信制御部、103…データ送信用最終段バッファ、10
4…データ受信用初段バッファ、105…送信用データ
バッファ、106…受信用データバッファ、107…コ
マンド/アドレスデコーダ、108…受信制御部、10
9、110、111…双方向入出力バッファ、112…
送信データ出力のタイミングクロック信号線、113…
受信データラッチクロック信号線、114…送信データ
の経路、115…受信データの経路、116、117、
118…制御信号線、201…バスアービタ、202…
システムバスインタフェース部、203…ソースクロッ
ク信号線、204…多重化されたコマンド/アドレス/
データ線、205…アクノリッジ系信号線、206…バ
ス権放棄予告信号線、207…バス使用権要求信号(B
REQ1−N)、208…バス使用権許可信号(BGN
T1−N)、209…バス使用権要求信号(BREQ2
−N)、210…バス使用権許可信号(BGNT2−
N)、211…バス使用権要求信号(BREQ3−
N)、212…バス使用権許可信号(BGNT3−
N)、213…バス使用権要求信号(BREQ0−
N)、214…バス使用権許可信号(BGNT0−
N)、700〜703…基本転送ブロック、704〜7
07…アクノリッジ信号のタイミング、800〜803
…基本転送ブロック、804、805、807…アクノ
リッジ信号のタイミング、806…リトライ要求信号の
タイミング、900〜904…基本転送ブロック、10
00、1001、1002…異なるバスマスタから出力
された転送、1002、1003、1004…ソースク
ロック、1005、1006、1007…データ転送サ
イクル、1008、1010…ソースクロックが出てい
ない期間、1009、1011…アービトレーションの
期間、1300…クロックジェネレータ、1301…マ
スタモジュール、1303…スレーブモジュール、13
04…、1400、1401…マスタモジュールの出力
ピンで観測したシステムクロックと出力データのタイミ
ング関係、402、1403…スレーブモジュールの入
力ピンで観測したシステムクロックと入力データのタイ
ミング、1500…転送元であるマスタモジュールが転
送先であるスレーブモジュールに送信するソースクロッ
ク用の信号線、1600、1601…マスタモジュール
の出力ピンで観測したソースクロックと出力データのタ
イミング関係、1602、1603…スレーブモジュー
ルの入力ピンで観測したソースクロックと入力データの
タイミング関係、1700…システムクロック、170
1…転送データタイミング、1702…アクノリッジ信
号タイミング、1801…CPUコア、1802…バス
インタフェース、1803…内部システムバス、180
4、1805、1806…周辺機能モジュール、190
4…コンパニオンチップ、2017…外部バスインタフ
ェース、2108…I/Oバスインタフェース、221
9、2240…同期化回路、1908、1909…コネ
クタ、2401…外部I/Oバスインタフェース。
メインメモリ、3…プロセッサバス、4…バスアダプ
タ、5…システムバス、6、7、8…バス上のモジュー
ル、9…表示系IO装置、10…ファイル系IO装置、
11…メモリバス、100…システムバスに接続される
モジュール、101…送信クロック生成部、102…送
信制御部、103…データ送信用最終段バッファ、10
4…データ受信用初段バッファ、105…送信用データ
バッファ、106…受信用データバッファ、107…コ
マンド/アドレスデコーダ、108…受信制御部、10
9、110、111…双方向入出力バッファ、112…
送信データ出力のタイミングクロック信号線、113…
受信データラッチクロック信号線、114…送信データ
の経路、115…受信データの経路、116、117、
118…制御信号線、201…バスアービタ、202…
システムバスインタフェース部、203…ソースクロッ
ク信号線、204…多重化されたコマンド/アドレス/
データ線、205…アクノリッジ系信号線、206…バ
ス権放棄予告信号線、207…バス使用権要求信号(B
REQ1−N)、208…バス使用権許可信号(BGN
T1−N)、209…バス使用権要求信号(BREQ2
−N)、210…バス使用権許可信号(BGNT2−
N)、211…バス使用権要求信号(BREQ3−
N)、212…バス使用権許可信号(BGNT3−
N)、213…バス使用権要求信号(BREQ0−
N)、214…バス使用権許可信号(BGNT0−
N)、700〜703…基本転送ブロック、704〜7
07…アクノリッジ信号のタイミング、800〜803
…基本転送ブロック、804、805、807…アクノ
リッジ信号のタイミング、806…リトライ要求信号の
タイミング、900〜904…基本転送ブロック、10
00、1001、1002…異なるバスマスタから出力
された転送、1002、1003、1004…ソースク
ロック、1005、1006、1007…データ転送サ
イクル、1008、1010…ソースクロックが出てい
ない期間、1009、1011…アービトレーションの
期間、1300…クロックジェネレータ、1301…マ
スタモジュール、1303…スレーブモジュール、13
04…、1400、1401…マスタモジュールの出力
ピンで観測したシステムクロックと出力データのタイミ
ング関係、402、1403…スレーブモジュールの入
力ピンで観測したシステムクロックと入力データのタイ
ミング、1500…転送元であるマスタモジュールが転
送先であるスレーブモジュールに送信するソースクロッ
ク用の信号線、1600、1601…マスタモジュール
の出力ピンで観測したソースクロックと出力データのタ
イミング関係、1602、1603…スレーブモジュー
ルの入力ピンで観測したソースクロックと入力データの
タイミング関係、1700…システムクロック、170
1…転送データタイミング、1702…アクノリッジ信
号タイミング、1801…CPUコア、1802…バス
インタフェース、1803…内部システムバス、180
4、1805、1806…周辺機能モジュール、190
4…コンパニオンチップ、2017…外部バスインタフ
ェース、2108…I/Oバスインタフェース、221
9、2240…同期化回路、1908、1909…コネ
クタ、2401…外部I/Oバスインタフェース。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成11年8月23日(1999.8.2
3)
3)
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】0019
【補正方法】変更
【補正内容】
【0019】図19において、1901は、プロセッ
サ、1902は、主記憶装置、1903は、ROM、1
904は、周辺機能を共に集積化したバスアダプタであ
るコンパニオンチップ、1905は、ネットワークイン
タフェース機能を有するI/Oデバイス(1)(拡張基
板もしくはコネクタ等のインタフェースを有する別装
置)、1906は、無線通信インタフェース機能を有す
るI/Oデバイス(2)、1907は、蓄積メディアイ
ンタフェースを有するI/Oデバイス(3)、190
8、1909は、コネクタ、1910は、無線通信用ア
ンテナ、1911は、蓄積メディア装置、1912は、
プロセッサバス、1913は、本発明のI/Oバス、1
914は、LAN等のネットワーク、1915は、本情
報処理装置のマザーボード(プリント基板)上に実装す
る部品範囲の一例である。図20において、2001
は、CPUモジュール、2002は、CPUコア、20
03は、キャッシュメモリ、2004は、キャッシュメ
モリコントローラ、2005は、アドレス変換のための
TLB(トランスレーション・ルックアサイド・バッフ
ァ)、2006は、MMU(メモリ・マネッジメント・
ユニット)、2007は、割り込みコントローラ、20
08は、内蔵ペリフェラルバスのバスコントローラ、2
009は、リアルタイムクロックモジュール、2010
は、タイマーユニットモジュール、2011は、シリア
ルコミュニケーションインタフェースモジュール、20
12は、赤外線インタフェースモジュール、2013
は、AD(アナログ/デジタル)コンバータモジュー
ル、2014は、DA(デジタル/アナログ)コンバー
タモジュール、2015は、クロックパルスジェネレー
タ/ウォッチドッグタイマモジュール、2016は、D
MAコントロールモジュール、2017は、外部バスイ
ンタフェース、2018は、内蔵高速バス、2019
は、内蔵ペリフェラルバスである。図21において、2
101は、プロセッサバスインタフェース部、2102
は、シリアルコミュニケーションインタフェースモジュ
ール、2103は、AD/DAコンバータモジュール、
2104は、液晶コントローラモジュール、2105
は、PCカードインタフェースモジュール、2106
は、USB(ユニバーサル・シリアル・バス)インタフ
ェースモジュール、2107は、バスプロトコ変換部、
2108は、I/Oバスインタフェース部である。図2
2において、2201は、本発明のI/Oバスに接続さ
れるI/Oデバイス、2202は、プロセッサバスに接
続されるモジュールにクロックを分配するクロックジェ
ネレータ、2203、2204は、バス2211に接続
されるモジュール(1)およびモジュール(2)、20
05は、バス2211に接続されるモジュールにクロッ
クを分配するクロックジェネレータ、2206は、はク
ロックジェネレータ2202からプロセッサ1901に
供給されるクロック線、2207は、クロックジェネレ
ータ2202からコンパニオンチップ1904に供給さ
れるクロック線、2208、2209は、クロックジェ
ネレータ2205からモジュール(1)およびモジュー
ル(2)に供給されるクロック線、2210は、クロッ
クジェネレータ2205からI/Oデバイス2201に
供給されるクロック線、2211は、I/Oデバイス2
201の先に更なるモジュールを接続するためのバス、
2212は、本発明のバスのデータ線、2213は、本
発明のバスのソースクロック線(本実施例では、上り/
下りを別クロック線に分離:コンパニオンチップ190
4への入力)、2214は、本発明のバスのソースクロ
ック線(本実施例では、上り/下りを別クロック線に分
離:コンパニオンチップ1904からの出力)、221
5は、I/Oデバイス2201からのバス権要求信号、
2216は、バスアービタからI/Oデバイス2201
へのバス権許可信号、2217は、プロセッサバスイン
タフェース、2218は、転送情報バッファ、2219
は、異なる周波数の信号を同期化するための同期化回
路、2220は、本発明のI/Oバスのバス権を調停す
るバスアービタ、2221、2222は、転送情報バッ
ファ、2223は、転送(送信)制御部、2224、2
225、2226、2227は、フリップフロップ、2
228は、ソースクロック入力バッファ、2229は、
入力バッファ、2230は出力バッファ、2231は、
ソースクロック出力バッファ、2232は、クロックバ
ッファ、2233は、クロック分配用配線、2234
は、I/Oデバイス2201のクロック(CK2)で動
作する範囲、2235は、プロセッサバスのクロック
(CK1)で動作する範囲、2236は、転送(送信)
制御部、2237は、バス2211のインタフェース、
2238、2239は、転送情報バッファ、2240
は、異なる周波数の信号を同期化するための同期化回
路、2241は、転送情報バッファ、2242、224
3、2244、2245はフリップフロップ、2246
は、出力バッファ、2247は、入力バッファ、224
8は、ソースクロック入力バッファ、2249は、クロ
ックバッファ、2250は、クロック分配用配線、22
51は、コンパニオンチップ1904のクロック(CK
1)で動作する範囲、2252は、バス2211および
I/Oデバイス2201のクロック(CK2)で動作す
る範囲、2253は、ソースクロック出力バッファ、2
260は出力バッファ、2261は入力バッファ、22
62は入力バッファ、2263は出力バッファである。
尚、図22はデータの流れについて記載した図面である
ため制御系の機能を有するプロセッサバスI/F及びバ
スI/Fとの信号線の結線の詳細については、本発明と
直接関係がないため省略した。また、図面22中の22
12〜2216は図面21中の1913に対応し、図面
22中の2217、2218、2224、2226、2
222は図面21中のプロセッサバスインタフェース部
2101に対応し、図面22中の2220、2221、
2223、2225、2227、2228、2229、
2230、2231は図面21中のI/Oバスインタフ
ェース部2108に対応している。図面22中の同期化
回路2219は図面21中のプロトコル変換部2107
に含まれる。図面21中のSCI2102、LCDC2
104等の周辺機器の記載は図面22中では省略してあ
る。プロセッサバスインタフェース部2101及びI/
Oバスインタフェース部2108は、転送の向きにより
入力回路あるいは出力回路の両方になりうる。クロック
分配用配線2233からは、転送制御部2223、バッ
ファ2222等のCK1で動作する回路にクロックが分
配される。図23において、2301は、本発明のI/
Oバスへのプロトコル変換をおこなうアダプタ機能を内
蔵したプロセッサである。図24において、2401
は、本発明のI/Oバスにアクセスするための外部I/
Oバスインタフェース、2402は、液晶コントローラ
モジュール、2403は、PCカードインタフェースモ
ジュールである。図25において、2501、2502
は受信回路、2503、2504は送信機能を有する回
路である。図22中のコンパニオンチップ1904にお
いては、プロセッサバスI/F、転送制御部等を含むC
K1で動作するデバイスを点線で囲った部分が送信機能
を有する回路であり、バッファ2221を含むCK2で
動作するデバイスを点線で囲った部分が受信回路であ
る。図21中のSCI2102、ADC/DAC210
3等は送信機能を有する回路2503に含まれる。尚、
図22中では、同期化回路はCK1に同期して動作して
いるため送信機能を有する回路側に含んでいる。
サ、1902は、主記憶装置、1903は、ROM、1
904は、周辺機能を共に集積化したバスアダプタであ
るコンパニオンチップ、1905は、ネットワークイン
タフェース機能を有するI/Oデバイス(1)(拡張基
板もしくはコネクタ等のインタフェースを有する別装
置)、1906は、無線通信インタフェース機能を有す
るI/Oデバイス(2)、1907は、蓄積メディアイ
ンタフェースを有するI/Oデバイス(3)、190
8、1909は、コネクタ、1910は、無線通信用ア
ンテナ、1911は、蓄積メディア装置、1912は、
プロセッサバス、1913は、本発明のI/Oバス、1
914は、LAN等のネットワーク、1915は、本情
報処理装置のマザーボード(プリント基板)上に実装す
る部品範囲の一例である。図20において、2001
は、CPUモジュール、2002は、CPUコア、20
03は、キャッシュメモリ、2004は、キャッシュメ
モリコントローラ、2005は、アドレス変換のための
TLB(トランスレーション・ルックアサイド・バッフ
ァ)、2006は、MMU(メモリ・マネッジメント・
ユニット)、2007は、割り込みコントローラ、20
08は、内蔵ペリフェラルバスのバスコントローラ、2
009は、リアルタイムクロックモジュール、2010
は、タイマーユニットモジュール、2011は、シリア
ルコミュニケーションインタフェースモジュール、20
12は、赤外線インタフェースモジュール、2013
は、AD(アナログ/デジタル)コンバータモジュー
ル、2014は、DA(デジタル/アナログ)コンバー
タモジュール、2015は、クロックパルスジェネレー
タ/ウォッチドッグタイマモジュール、2016は、D
MAコントロールモジュール、2017は、外部バスイ
ンタフェース、2018は、内蔵高速バス、2019
は、内蔵ペリフェラルバスである。図21において、2
101は、プロセッサバスインタフェース部、2102
は、シリアルコミュニケーションインタフェースモジュ
ール、2103は、AD/DAコンバータモジュール、
2104は、液晶コントローラモジュール、2105
は、PCカードインタフェースモジュール、2106
は、USB(ユニバーサル・シリアル・バス)インタフ
ェースモジュール、2107は、バスプロトコ変換部、
2108は、I/Oバスインタフェース部である。図2
2において、2201は、本発明のI/Oバスに接続さ
れるI/Oデバイス、2202は、プロセッサバスに接
続されるモジュールにクロックを分配するクロックジェ
ネレータ、2203、2204は、バス2211に接続
されるモジュール(1)およびモジュール(2)、20
05は、バス2211に接続されるモジュールにクロッ
クを分配するクロックジェネレータ、2206は、はク
ロックジェネレータ2202からプロセッサ1901に
供給されるクロック線、2207は、クロックジェネレ
ータ2202からコンパニオンチップ1904に供給さ
れるクロック線、2208、2209は、クロックジェ
ネレータ2205からモジュール(1)およびモジュー
ル(2)に供給されるクロック線、2210は、クロッ
クジェネレータ2205からI/Oデバイス2201に
供給されるクロック線、2211は、I/Oデバイス2
201の先に更なるモジュールを接続するためのバス、
2212は、本発明のバスのデータ線、2213は、本
発明のバスのソースクロック線(本実施例では、上り/
下りを別クロック線に分離:コンパニオンチップ190
4への入力)、2214は、本発明のバスのソースクロ
ック線(本実施例では、上り/下りを別クロック線に分
離:コンパニオンチップ1904からの出力)、221
5は、I/Oデバイス2201からのバス権要求信号、
2216は、バスアービタからI/Oデバイス2201
へのバス権許可信号、2217は、プロセッサバスイン
タフェース、2218は、転送情報バッファ、2219
は、異なる周波数の信号を同期化するための同期化回
路、2220は、本発明のI/Oバスのバス権を調停す
るバスアービタ、2221、2222は、転送情報バッ
ファ、2223は、転送(送信)制御部、2224、2
225、2226、2227は、フリップフロップ、2
228は、ソースクロック入力バッファ、2229は、
入力バッファ、2230は出力バッファ、2231は、
ソースクロック出力バッファ、2232は、クロックバ
ッファ、2233は、クロック分配用配線、2234
は、I/Oデバイス2201のクロック(CK2)で動
作する範囲、2235は、プロセッサバスのクロック
(CK1)で動作する範囲、2236は、転送(送信)
制御部、2237は、バス2211のインタフェース、
2238、2239は、転送情報バッファ、2240
は、異なる周波数の信号を同期化するための同期化回
路、2241は、転送情報バッファ、2242、224
3、2244、2245はフリップフロップ、2246
は、出力バッファ、2247は、入力バッファ、224
8は、ソースクロック入力バッファ、2249は、クロ
ックバッファ、2250は、クロック分配用配線、22
51は、コンパニオンチップ1904のクロック(CK
1)で動作する範囲、2252は、バス2211および
I/Oデバイス2201のクロック(CK2)で動作す
る範囲、2253は、ソースクロック出力バッファ、2
260は出力バッファ、2261は入力バッファ、22
62は入力バッファ、2263は出力バッファである。
尚、図22はデータの流れについて記載した図面である
ため制御系の機能を有するプロセッサバスI/F及びバ
スI/Fとの信号線の結線の詳細については、本発明と
直接関係がないため省略した。また、図面22中の22
12〜2216は図面21中の1913に対応し、図面
22中の2217、2218、2224、2226、2
222は図面21中のプロセッサバスインタフェース部
2101に対応し、図面22中の2220、2221、
2223、2225、2227、2228、2229、
2230、2231は図面21中のI/Oバスインタフ
ェース部2108に対応している。図面22中の同期化
回路2219は図面21中のプロトコル変換部2107
に含まれる。図面21中のSCI2102、LCDC2
104等の周辺機器の記載は図面22中では省略してあ
る。プロセッサバスインタフェース部2101及びI/
Oバスインタフェース部2108は、転送の向きにより
入力回路あるいは出力回路の両方になりうる。クロック
分配用配線2233からは、転送制御部2223、バッ
ファ2222等のCK1で動作する回路にクロックが分
配される。図23において、2301は、本発明のI/
Oバスへのプロトコル変換をおこなうアダプタ機能を内
蔵したプロセッサである。図24において、2401
は、本発明のI/Oバスにアクセスするための外部I/
Oバスインタフェース、2402は、液晶コントローラ
モジュール、2403は、PCカードインタフェースモ
ジュールである。図25において、2501、2502
は受信回路、2503、2504は送信機能を有する回
路である。図22中のコンパニオンチップ1904にお
いては、プロセッサバスI/F、転送制御部等を含むC
K1で動作するデバイスを点線で囲った部分が送信機能
を有する回路であり、バッファ2221を含むCK2で
動作するデバイスを点線で囲った部分が受信回路であ
る。図21中のSCI2102、ADC/DAC210
3等は送信機能を有する回路2503に含まれる。尚、
図22中では、同期化回路はCK1に同期して動作して
いるため送信機能を有する回路側に含んでいる。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H04L 7/00 H04L 7/00 G (72)発明者 川崎 郁也 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体グループ内 Fターム(参考) 5B060 CC03 CC05 5B077 GG05 GG32 MM02 5K047 AA11 BB12 GG03 MM24
Claims (16)
- 【請求項1】1チップで構成される集積回路であって、
データを当該データと同期した第1のソースクロックと
共に他のモジュールへ送信する送信機能を有する回路
と、前記他のモジュールが出力するデータ及び当該デー
タに同期した第2のソースクロックを受信する受信回路
と、前記送信機能を有する回路と前記受信回路とを接続
する同期化回路を有することを特徴とする集積回路。 - 【請求項2】請求項1記載の集積回路であって、前記送
信機能を有する回路は第1のソースクロックで動作し、
前記受信回路は第2のソースクロックで動作することを
特徴とする集積回路。 - 【請求項3】1チップで構成される集積回路であって、
第1のモジュールが出力したデータを受信し、ソースク
ロックと共に第2のモジュールへ送信する送信機能を有
する回路と、前記第2のモジュールが出力するデータ及
び当該データに同期した前記第2のモジュールのソース
クロックを前記第2のモジュールから受信する受信回路
と、前記送信機能を有する回路と前記受信回路とを接続
する同期化回路とを有することを特徴とする集積回路。 - 【請求項4】請求項3記載の集積回路であって、前記送
信機能を有する回路は前記第1のモジュールのソースク
ロックで動作し、前記受信回路は前記第2のモジュール
のソースクロックで動作することを特徴とする集積回
路。 - 【請求項5】モジュールと、集積回路と、前記集積回路
と前記モジュールとを接続するバスとを有し、前記バス
を介して前記モジュールと前記集積回路間でデータをソ
ースクロック同期方式で転送する情報処理装置における
集積回路であって、第1のソースクロックで動作し、第
1のデータを第1のソースクロックと共に送信する送信機
能を有する回路と、第2のソースクロックで動作し、第2
のデータを前記第2のソースクロックと共に、前記モジ
ュールから受信する受信回路と、前記送信機能を有する
回路と前記受信回路とを接続する同期化回路とを有する
ことを特徴とする集積回路。 - 【請求項6】請求項5記載の集積回路であって、前記第
1、第2のデータの送受のため、アクノレッジ系のプロト
コルを採用していることを特徴とする集積回路。 - 【請求項7】請求項6記載の集積回路であって、前記集
積回路は前記バスにアクノレッジ系の信号を入出力する
端子を有することを特徴とする集積回路。 - 【請求項8】請求項7記載の集積回路であって、前記端
子から入出力されるアクノレッジ系の信号は、ソースク
ロック同期方式で入出力されることを特徴とする集積回
路。 - 【請求項9】第1のモジュールと、第2モジュールと、集
積回路と、前記集積回路と前記第2のモジュールとを接
続するバスとを有し、前記バスを介して前記第2のモジ
ュールと前記集積回路間でデータをソースクロック同期
方式で転送する情報処理装置における集積回路であっ
て、第1のモジュールが出力した第1のデータを受信
し、第1のソースクロックで動作し、前記第1のデータ
を第1のソースクロックと共に送信する送信機能を有す
る回路と、第2のソースクロックで動作し、第2のデー
タを前記第2のソースクロックと共に、前記第2のモジ
ュールから受信する受信回路と、前記送信機能を有する
回路と前記受信回路とを接続する同期化回路とを有する
ことを特徴とする集積回路。 - 【請求項10】請求項9記載の集積回路であって、前記
第1のモジュールはメモリであることを特徴とする集積
回路。 - 【請求項11】請求項9記載の集積回路であって、前記
第2のモジュールはIOデバイスであることを特徴とす
る集積回路。 - 【請求項12】請求項9記載の集積回路であって、前記
第1、第2のデータの送受のため、アクノレッジ系のプロ
トコルを採用していることを特徴とする集積回路。 - 【請求項13】請求項12記載の集積回路であって、前
記集積回路は前記バスにアクノレッジ系の信号を入出力
する端子を有することを特徴とする集積回路。 - 【請求項14】請求項13記載の集積回路であって、前
記端子から入出力されるアクノレッジ系の信号は、ソー
スクロック同期方式で入出力されることを特徴とする集
積回路。 - 【請求項15】1チップで構成される集積回路であっ
て、転送元モジュールが出力するデータと前記データに
同期した前記転送元モジュールのソースクロックを受信
する受信回路部と、自集積回路のクロックで動作する回
路部と、前記受信回路部が受信した前記データ及び前記
ソースクロックを前記自集積回路のクロックと同期化さ
せる同期化回路とを有することを特徴とする集積回路。 - 【請求項16】請求項15記載の集積回路であって、前
記受信回路部は、前記転送元モジュールのソースクロッ
クで動作することを特徴とする集積回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11228241A JP2001051748A (ja) | 1999-08-12 | 1999-08-12 | 情報処理装置 |
US09/389,228 US6665807B1 (en) | 1998-09-04 | 1999-09-03 | Information processing apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11228241A JP2001051748A (ja) | 1999-08-12 | 1999-08-12 | 情報処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001051748A true JP2001051748A (ja) | 2001-02-23 |
Family
ID=16873381
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11228241A Pending JP2001051748A (ja) | 1998-09-04 | 1999-08-12 | 情報処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001051748A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010504603A (ja) * | 2006-09-28 | 2010-02-12 | インテル コーポレイション | Nandゲートを備えたnbti耐性を有するメモリセル |
JP2013514690A (ja) * | 2009-12-18 | 2013-04-25 | アルカテル−ルーセント | 通信ネットワークのネットワーク要素 |
JP2015142255A (ja) * | 2014-01-29 | 2015-08-03 | ダイキン工業株式会社 | 通信アダプタ |
JP2017523518A (ja) * | 2014-07-23 | 2017-08-17 | セインチップス テクノロジー カンパニーリミテッド | クロックツリーの実現方法、システムオンチップ及びコンピュータ記憶媒体 |
-
1999
- 1999-08-12 JP JP11228241A patent/JP2001051748A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010504603A (ja) * | 2006-09-28 | 2010-02-12 | インテル コーポレイション | Nandゲートを備えたnbti耐性を有するメモリセル |
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Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050520 |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050531 |
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A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060124 |