JPH0683014B2

JPH0683014B2 - 積分回路

Info

Publication number: JPH0683014B2
Application number: JP61074059A
Authority: JP
Inventors: 俊隆瀬沼; 謙太田中
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1986-03-31
Filing date: 1986-03-31
Publication date: 1994-10-19
Anticipated expiration: 2009-10-19
Also published as: JPS62231507A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、VTRのAFC回路又はAPC回路のVCO（電圧制御
型発振器）の制御電圧を形成するのに適用されるIC回路
内部のコンデンサを用いて構成された積分回路に関す
る。

〔発明の概要〕

この発明は、差動アンプの二つの出力端子間にコンデン
サを接続し、差動アンプの二つの出力端子を加算器の入
力端子に第１及び第２のバッファ回路を介して夫々接続
し、加算器から出力端子を導出し、コンデンサの両端に
第１〜第４のトランジスタを接続し、この第１〜第４の
トランジスタによって、他の入力端子からの入力電圧に
応じた電流を加算するものであり、積分動作と加算動作
の両者を行うことができるようにした積分回路である。

〔従来の技術〕

VTRの記録回路では、搬送色信号を低域変換するための
変換用キャリア信号を記録映像信号中の水平同期信号と
同期させるために、AFC回路が設けられている。また、V
TRの再生回路では、再生された低域変換色信号を搬送色
信号に戻すための変換用キャリア信号を再生信号中のバ
ースト信号と同期させるために、APC回路が設けられて
いる。これらのAFC回路及びAPC回路には、VCOが設けら
れている。

第７図は、VCOの制御電圧を形成するための従来の構成
を示し、第７図において、21がVCOである。VCO21には、
加算回路22からの制御電流が供給される。加算回路22に
は、電流源24からの中心周波数設定用の電流と差動アン
プ23からのエラー電流とが供給される。差動アンプ23に
は、記録時に記録再生切り替えスイッチ25のｒ側端子を
介してAFCフィルタ27からのAFCエラー電圧が供給され、
再生時に記録再生切り替えスチッチ25のｐ側端子を介し
てAPCフィルタ29からのAPC電圧が供給される。AFCフィ
ルタ27には、入力端子26からAFC検出電圧が供給され、A
PCフィルタ29には、入力端子28からAPC検出電圧が供給
される。

また、APCID回路30において、VCO21の出力信号を分周し
た信号と入力端子31からの水平同期信号を分周した信号
とが位相比較され、VCO21の発振周波数がAPCの引き込み
範囲から外れている状態が検出される。APCID回路30か
らのIDエラー電流がコンデンサ33を有するホールド回路
32に供給され、ホールド回路32からIDエラー電圧が発生
する。このIDエラー電圧がダイオード及び抵抗回路34を
介することによりIDエラー電流とされ、このIDエラー電
流がコンデンサ36を有するホールド回路35に供給され
る。

記録／再生切り替えスイッチ25を介されたAFCエラー電
圧又はAPCエラー電圧の直流電位を一定とするように、
差動アンプ37、上記のホールド回路35及び差動アンプ38
がVCO21に対して設けられている。差動アンプ37及び38
は、入力電圧を出力電流に変換するためのものである。
ホールド回路35は、直流帰還路を形成するために、充分
長い時定数を持つものとされている。容量が大きなコン
デンサ36は、IC回路の外に接続されており、このコンデ
ンサ36において、直流帰還路の電流及びIDエラー電流が
加算される。

上述のようなVCOの制御信号を形成する回路では、ホー
ルド用のコンデンサ33及び36がIC回路の外付け部品とな
る。そこで、これらのコンデンサ33及び36をIC内部に取
り込むことにより、第７図に示す構成を全てIC内部の素
子により実現することができる。この場合、直流帰還路
を形成するホールド回路35は、時定数がかなり長いため
に、IC化するために工夫が必要となる。

本願発明者の提案に係るコンデンサの充放電電流を微少
なものとでき、また、出力のダイナミックレンジが拡大
されたバランス型の積分回路は、上述のホールド回路35
に適用して好適である。

〔発明が解決しようとする問題点〕

IC化されたバランス型の積分回路では、直流帰還路の出
力信号とIDエラー信号との加算は、従来の構成のよう
に、外付けの大容量のコンデンサに両信号電流を供給す
る構成とできない。

従って、この発明の目的は、IC化されたバランス型の積
分回路を用い、IDエラー信号のような他の入力信号を加
算することができる積分回路を提供することにある。

〔問題点を解決するための手段〕

この発明は、一方の出力端子と他方の出力端子との間に
コンデンサが接続された差動アンプと、差動アンプの一
方の出力端子と一方の入力端子とが第１のバッファ回路
を介して接続されると共に、差動アンプの他方の出力端
子と他方の入力端子とが第２のバッファ回路を介して接
続され、出力信号が取り出される加算器と、コンデンサ
の両端とコレクタが接続された第１及び第２のトランジ
スタと、第１及び第２のトランジスタのエミッタとエミ
ッタが夫々共通接続され、ベースから他の入力端子が導
出された第３及び第４のトランジスタと、第１及び第２
のトランジスタと基準電位点間に夫々挿入された電流源
とを備えた積分回路である。

〔作用〕

差動アンプの逆相の出力端子間にコンデンサが接続され
ているので、出力のダイナミックレンジが従来の積分回
路に比して２倍となる。また、コンデンサの両端にIDエ
ラー信号等の他の入力信号を電流加算することができ
る。

〔実施例〕

以下、この発明の一実施例について図面を参照して説明
する。この一実施例は、コンデンサを含む全ての素子が
ICに内蔵されたものである。この一実施例の説明は、下
記の項目の順序でなされる。

a.一実施例の全体構成 b.バランス型積分回路 c.バランス型積分回路の具体的接続 d.積分回路とのインターフェース a.一実施例の全体構成第１図は、この発明をAFC回路のフィルタに適用した一
実施例の構成を示す。AFC回路は、回転ヘッド型VTRにお
ける記録回路中に設けられ、搬送色信号を低域変換色信
号に変換するための変換用キャリア信号を発生するため
に用いられる。AFC回路には、中心周波数が378f_H（f_H:
水平走査周波数）のVCOが設けられ、このVCOの出力信号
を（1/8）に分周することにより、743〔kHz〕の変換用
キャリア信号が形成される。また、VCOの出力信号を分
周した信号と水平同期信号とがAFC検出回路により位相
比較され、位相比較出力がローパスフィルタを介してVC
Oに制御電圧として供給される。この場合、VCOの出力信
号と水平同期信号の位相が大きくずれる場合には、第１
図において、20で示すAFCID回路により、VCOの制御電圧
が強制的に高く又は低くされる。

第１図において、18で示す入力端子にAFC検出回路から
のAFCエラー信号が供給され、このAFCエラー信号がロー
パスフィルタ19を介して加算回路９に供給される。ロー
パスフィルタ19の出力信号が加算回路12に供給される。
加算回路12出力信号が差動アンプ11の一方の入力端子に
供給される。差動アンプ11,定電流源14,スイッチング回
路15,コンデンサ16及びバッファ回路17は、従来と同様
の積分回路を構成している。バッファ回路17の出力端子
と加算回路12との間にアッテネータ13を含む負帰還路が
設けられている。

バッファ回路17の出力信号が加算回路９に供給されると
共に、差動アンプ１の一方の入力端子に供給される。差
動アンプ1,基準電圧源3,定電流源４及びスイッチング回
路５によって、後述するバランス型の積分回路が構成さ
れる。この積分回路の出力信号が加算回路９に供給され
る。AFCID回路20において形成されたIDエラー信号がAFC
エラー信号に対して加算される。このIDエラー信号は、
コンデンサ６の両端に電流加算により加算されると共
に、引き込みを早めるために、前段の積分回路の差動ア
ンプ11の他方の入力端子に電圧加算により加算される。

上述の第１図に示すフィルタは、初段のローパスフィル
タ19の第２図においてａで示すローパス特性と差動アン
プ11からなる積分回路のｂで示すローパス特性と差動ア
ンプ１からなる積分回路のｃで示すローパス特性とを合
成した周波数特性を有する。ローパス特性ｂの減衰傾度
が−６〔dB/oct〕とされ、ローパス特性ｃの減衰傾度が
−12〔dB/oct〕とされる。ローパス特性ａ及びｂによ
り、ラグリードフィルタと同様の特性が実現される。ま
た、差動アンプ１からなる積分回路は、時定数が長く、
減衰傾度が大きい特性を有しており、直流帰還ループが
この積分回路により形成される。VTRの再生回路に設け
られるAPC回路は、上述のAFC回路と同様に構成される。

b.バランス型積分回路第３図は、バランス型積分回路の構成を示し、第３図に
おいて、１で示す差動アンプ一方の入力端子が入力端子
２として導出され、差動アンプ１の他方の入力端子に基
準電圧源３が接続される。差動アンプ１に供給される定
電流は、定電流源４で発生した定電流をスイッチング回
路５によりスイッチングしたものである。

差動アンプ１の一方の出力端子とその他方の出力端子の
間にコンデンサ６が挿入される。差動アンプ１の一方の
出力端子がバッファ回路７を介して加算器９の一方の入
力端子に接続され、差動アンプ１の他方の出力端子がバ
ッファ回路８を介して加算器９の他方の入力端子に接続
される。加算器９の出力端子が出力端子10として導出さ
れる。加算器９は、電流出力を発生する。

上述の積分回路において、コンデンサ６の両端には、差
動アンプ１の逆相の出力信号が供給されるので、コンデ
ンサ６の中点は、交流的に接地点となる。従って、第３
図に示す回路接続は、第４図に示す等価回路で表すこと
ができる。コンデンサ６の値をＣとすると、第４図にお
ける分割されたコンデンサ6A及び6Bの値は、2Cとなる。
差動アンプ１の一方の出力端子に＋1Vの出力電圧が発生
する時には、その他方の出力端子に−1Vの出力電圧が発
生する。逆に、一方の出力端子に＋1Vの出力電圧が発生
する時には、他方の出力端子に−1Vの出力電圧が発生す
る。従って、出力のダイナミックレンジが±2Vとなり、
従来の積分回路の２倍に拡大することができる。

c.バランス型積分回路の具体的接続上述の第３図に示す積分回路の具体的接続を第５図に示
す。AFCエラー信号等の入力信号が供給される入力端子
２は、一対のダーリントン接続を用いた差動アンプ55に
供給され、差動の信号電流に変換される。

電源ライン51及び接地ライン53間に定電流源58とダイオ
ード接続のトランジスタ56及び57の直列接続が挿入さ
れ、トランジスタ56及び57の接続点に差動の信号電流の
一方の信号電流が供給される。定電流源58及びトランジ
スタ56の接続点がトランジスタ59のベースに接続され
る。トランジスタ59のコレクタが電源ライン51に接続さ
れ、トランジスタ59のエミッタが定電流源60を介して接
地されると共に、抵抗61を介してトランジスタ64のベー
スに接続される。このトランジスタ64のベースがトラン
ジスタ62のコレクタ・エミッタ間を介して接地される。
トランジスタ62のベースには、端子63からスイッチング
パルスが供給される。スイッチングパルスがハイレベル
の時にトランジスタ62がオンしてトランジス64がオフす
る。

差動アンプ55の他方の出力端子に取り出された他方の信
号電流は、上述の一方の信号電流に関する構成と同様の
回路構成を介してトランジスタ74のベースに供給され
る。つまり、トランジスタ56,57,59,62と対応するトラ
ンジスタ66,67,69,72が設けられ、定電流源58及び60と
対応する定電流源68及び70が設けられ、抵抗61と対応す
る抵抗71が設けられている。

トランジスタ64及び74の夫々のエミッタが接地され、夫
々のコレクタ間にコンデンサ６が挿入される。また、ト
ランジスタ64及び74の夫々のコレクタがトランジスタ75
及び76の夫々のコレクタに接続される。トランジス75及
び76の夫々のベースに所定の直流電圧源77が接続され
る。トランジスタ75及び76の夫々のエミッタがトランジ
スタ78及び79のコレクタ・エミッタ間を介して電源ライ
ン52に接続される。

コンデンサ６の両端に取り出された差動の出力電圧の一
方の出力電圧がダーリントン接続81及び定電流源82から
なるエミッタホロワ接続に供給され、このエミッタホロ
ワ接続の出力信号がトランジスタ83,レベルシフトダイ
オードとしてのトランジスタ84及び定電流源85からなる
エミッタホロワ接続を介してトランジスタ86のベースに
供給される。トランジスタ86のエミッタが抵抗87を介し
て接地されると共に、そのコレクタが電源ライン51に接
続される。

コンデンサ６の両端に取り出された差動の出力電圧の他
方の出力電圧に関して、上述の一方の出力電圧と同様の
接続が設けられている。つまり、ダーリントン接続91及
び定電流源92によりエミッタホロワ接続が構成され、ト
ランジスタ93,ダイオード接続のトランジスタ94及び定
電流源95により他のエミッタホロワ接続が構成され、他
のエミッタホロワ接続を介された出力電圧がトランジス
タ96のベースに接続される。トランジスタ96のエミッタ
が抵抗97を介して接地されると共に、そのコレクタが電
源ライン51に接続される。

トランジスタ86及びトランジスタ96は、エミッタホロワ
トランジスタであり、これらのトランジスタ86及び96の
夫々のエミッタから差動の出力電圧が取り出される。ま
た、中点制御のために、トランジスタ86及び96の互いの
エミッタが等しい値の抵抗88及び98を介して接続され、
抵抗88及び98の接続点から中点電位が取り出される。こ
の抵抗88及び98は、抵抗加算回路を構成する。

この中点電位が差動アンプ100の一方のトランジスタ101
のベースに供給される。差動アンプ100の他方のトラン
ジスタ102のベースには、中点電位の制御されるべき電
位と対応する基準電圧源103が接続されている。104は、
差動アンプ100の定電流源である。トランジスタ101のコ
レクタが電源ライン52に接続され、トランジスタ102の
コレクタがトランジスタ105のコレクタに接続される。
トランジスタ105のエミッタは、電源ライン52に接続さ
れる。このトランジスタ105のベースは、前述のトラン
ジスタ78及び79のベースと共通に接続され、カレントミ
ラー回路が構成される。トランジスタ106は、hfe（エミ
ッタ接地電流増幅率）キャンセルのために接続されてい
る。

また、トランジスタ86及び96の夫々のエミッタから取り
出された出力電圧がギルバート型の加算回路を構成する
トランジスタ111及び112のベースに供給される。トラン
ジスタ111及び112は、差動アンプを構成し、夫々のコレ
クタがトランジスタ113及び114のエミッタに接続され
る。トランジスタ113及び114のベースには、共通の直流
電圧源115が接続され、トランジスタ113及び114の夫々
のコレクタが電源ライン52に接続される。

トランジスタ111及び112のコレクタがトランジスタ116
及び117のベースに接続され、トランジスタ116及びトラ
ンジスタ117のエミッタ共通接続点に定電流源が接続さ
れる。トランジスタ116のコレクタが電源ライン52に接
続され、トランジスタ117のコレクタがダイオード接続
のトランジスタ118を介して電源ライン52に接続され
る。トランジスタ117のコレクタに取り出される加算出
力電流がトランジスタ118及びトランジスエタ119を介し
て出力端子10に取り出される。

コンデンサ６の両端がトランジスタ121及び122の夫々の
コレクタに接続される。トランジスタ121及び122の夫々
のエミッタが抵抗を介して接地ライン54に接続されると
共に、抵抗124及び125を介してトランジスタ126及び127
のエミッタに接続される。トランジスタ121及び122のベ
ースには、共通に直流電圧源123が接続されている。ト
ランジスタ126及び127の夫々が電源ライン52に接続さ
れ、トランジスタ126のベースから入力端子128が導出さ
れると共に、トランジスタ127のベースから入力端子129
が導出される。

この入力端子128及び129にIDエラー信号が夫々供給され
る。IDエラー信号は、VCOの出力信号の位相が水平同期
信号の位相と大きくずれていない通常動作時にハイレベ
ルとなり、トランジスタ126又はトランジスタ127がオン
し、これらのトランジスタと抵抗124又は125とエミッタ
抵抗を介して電流が流れる。従って、この通常動作時で
は、トランジスタ121及びトランジスタ122がカットオフ
しており、IDエラー信号がAFCエラー信号に対して加算
されない。

VCOの出力信号の位相が水平同期信号の位相と大きくず
れると、ずれの方向と対応する一方の入力端子が低レベ
ルとなる。一方の入力端子128が低レベルとなると、ト
ランジスタ126がカットオフし、トランジスタ121を通じ
て所定の直流電流例えば80〔nA〕の直流電流が流れる。
他方の入力端子129が低レベルとなると、トランジスタ1
27がカットオフし、トランジスタ122を通じて所定の直
流電流が流れる。これによって、コンデンサ６の一端の
電位が強制的に高く又は低くされる。

上述のこの構成において、差動アンプ55により取り出さ
れる差動の信号電流は、入力端子２に加わる入力電圧と
基準電圧との差に対応したものとなる。この差動の信号
電流は、（1/x）倍の微少な電流に夫々変換されて、ト
ランジスタ64及び74のコレクタ電流となる。

トランジスタ56のベース・エミッタ間電圧をV_BE1とし、
トランジスタ57のベース・エミッタ間電圧をV_BE2とし、
定電流源58の定電流をI₁とし、定電流源60の定電流をxI
₁とし、トランジスタ59のベース・エミッタ間電圧をV
_BE3とし、トランジスタ64のベース・エミッタ間電圧をV
_BE4とし、トランジスタ64のオン時に流れる定電流をI₀
とすると、トランジスタ59のベース電位Va及びトランジ
スタ59のエミッタ電位Vbは、次式の関係を有する。

（k:ボルツマン定数,T:絶対温度,q:電子の電荷,Is:飽和
電流）上式から、（I₀＝I₁/x）となる。従って、（ｘ＞１）と
することにより、I₁の（1/x）に小さくされた電流I₀を
トランジスタ64に流すことができる。電流I₀をオフさせ
る場合には、トランジスタ62がオンされる。

差動の信号電流の他の信号電流も、同様に（1/x）に小
さくされて、トランジスタ74を流れる。また、トランジ
スタ64及び74の夫々のコレクタに直接コンデンサ６が接
続されているので、スイッチング速度が速くなり、トラ
ンジスタ64及び74のコレクタ電流は、微少な電流、例え
ば40〔nA〕とすることができる。従って、時定数を従来
に比して長くすることが可能となる。

また、コンデンサ６の中点電位が常にダイナミックレン
ジの中央の電位に位置するような制御がなされ、出力の
ダイナミックレンジを有効に利用することができる。第
５図に示すように、コンデンサ６の両端の夫々の直流電
位をV_A,V_Bとし、トランジスタ86及び96の夫々のエミッ
タ電位（直流電位）をV_C,V_Dとし、基準電圧源103による
基準電圧をVrとして、中点制御について以下に説明す
る。

電位V_A及びV_Bは、直流的に等しく、また、電位V_A及びV_B
は、エミッタホロワ接続の複数のトランジスタのベース
・エミッタ間を介してトランジスタ86及び96のエミッタ
に伝達されるが、ベース・エミッタ間電圧がキャンセル
されることにより、（V_A＝V_B＝V_C＝V_D）となる。抵抗88
及び抵抗98の値が等しくされ、両者の接続点の電位をV_E
とする。コンデンサ６の中点電位の制御されるべき電位
をVtとし、（Vt＝Vr）とする。

通常動作時では、信号電流により、電圧変化Ｖαが生じ
ると、（V_A＝Vt＋Ｖα,V_B＝Vt−Ｖα）となる。従っ
て、 V_E＝1/2（V_A＋V_B）＝1/2（V_C±V_D）＝Vt （Vt＝Vr）であるので、差動アンプ100のトランジスタ1
01及び102がバランスする。定電流源104の定電流を2I₂
とすると、トランジスタ105,78,79によって、トランジ
スタ75及び76の夫々には、定電流I₀が流れ、トランジス
タ64及び74の電流と夫々バランスするように制御され
る。

また、V_A及びV_Bが共にＶβだけ電位が上昇した場合に
は、即ち、 V_A＝Vt＋Ｖα＋Ｖβ V_B＝Vt−Ｖα＋Ｖβ の場合には、 V_E＝Vt＋Ｖβ となる。トランジスタ101のベース電位がＶβ上昇する
ことにより、トランジスタ75及び76を流れる電流が共
に、I₂より減少する。そのため、電位V_A及びV_Bが下げら
れ、電位の上昇Ｖβが抑えられる負帰還がかかる。

更に、V_A及びV_Bが共に、Ｖβだけ電位が下がった場合
も、上述と逆に、トランジスタ75及び76を流れる電流が
共にI₂より増加することにより、電位の低下Ｖβが抑え
られる負帰還がかかる。

上述のようにして、コンデンサ６の中点電位Vtは、常に
（Vt＝Vr）に制御され、ダイナミックレンジの中央に保
持される。

d.積分回路とのインターフェース第１図に示す構成において、AFCID回路20からのIDエラ
ー信号は、第６図に示すインターフェースを介して差動
アンプ11からなる積分回路に加算される。

第６図において破線部分は、差動アンプ11からなる積分
回路の部分の構成を示し、抵抗131及び132は、加算回路
を構成し、端子133には、基準電圧が供給されている。

電源ライン134及び接地ライン135間に定電流源136とダ
イオード接続のトランジスタ137と抵抗の直列回路が挿
入される。抵抗とダイオード接続のトランジスタ139と
トランジスタ138と抵抗の直列回路が電源ライン134及び
接地ライン135間に接続される。抵抗とトランジスタ141
とダイオード接続のトランジスタ140と抵抗の直列回路
が電源ライン134及び接地ライン135間に接続される。抵
抗とトランジスタ143とトランジスタ142と抵抗の直列回
路が電源ライン134及び接地ライン135間に接続される。

トランジスタ137,138,140のベースとトランジスタ142の
ベースとが抵抗144を介して接続され、トランジスタ144
のベースがトランジスタ145のコレクタ及びエミッタ間
を介して接地ライン135に接続され、トランジスタ145の
ベースが導出されて入力端子147とされる。また、トラ
ンジスタ139,141,143のベースが共通に接続される。ト
ランジスタ143のエミッタが抵抗とトランジタ146のコレ
クタ及びエミッタ間を介して接地ライン135に接続さ
れ、トランジスタ146のベースが導出されて入力端子148
とされる。これらの入力端子147及び148にIDエラー信号
が供給される。更に、トランジスタ143のコレクタ及び
トランジスタ144のコレクタの接続点が差動アンプ11の
一方のトランジスタのベースに接続される。

定電流源136の定電流をI₃とすると、定電流I₃がトラン
ジスタ137を流れることにより、トランジスタ139及び13
8の直列回路に定電流I₃が流れ、トランジスタ141及び14
0の直列回路に定電流I₃が流れる。通常動作時は、入力
端子147及び148に供給されるIDエラー信号が共にハイレ
ベルであって、トランジスタ145及び146が共にオンして
いる。このとき、トランジスタ142を定電流I₃が流れな
くなると共に、トランジスタ143を流れる定電流I₃がバ
イパスされる。従って、積分回路の差動アンプ11に対す
る出力電流が発生しない。

ここで、一方の入力端子148にのみ低レベルのID信号が
供給されると、トランジスタ146がオフし、トランジス
タ143を定電流I₃が流れるようになり、トランジスタ143
のコレクタから積分回路の端子133に抵抗132を介して流
れ込む出力電流が発生する。他方の入力端子147にのみ
低レベルのID信号が供給されると、トランジスタ145が
オフし、トランジスタ142を定電流I₃が流れるようにな
る。従って、積分回路の端子133から抵抗132を介して流
れ出す方向の出力電流が発生する。この抵抗132で発生
する電圧降下がAFCエラー電圧と加算されることにな
る。

〔発明の効果〕

この発明に依れば、ICに内蔵でき、出力のダイナミック
レンジを従来に比して大きくできると共に、IDエラー信
号のような他の入力信号を加算することができる積分回
路を実現できる。

【図面の簡単な説明】

第１図及び第２図はこの発明をAFC回路に適用した一実
施例の構成を示す接続図及び周波数特性の略線図、第３
図はこの発明の一実施例に用いたバランス型の積分回路
の接続図、第４図はこの積分回路の等価回路を示す接続
図、第５図はこの発明の一実施例の一部接続図、第６図
はこの発明の一実施例の一部接続図、第７図は従来のAF
C回路の説明に用いる接続図である。図面における主要な符号の説明 1:差動アンプ、2:入力端子、4:定電流源、6:コンデン
サ、7,8:バッファ回路、9:加算回路、10:出力端子、12
1,122:第１及び第２のトランジスタ、126,127:第３及び
第４のトランジスタ、128,129,147,148:IDエラー信号の
入力端子。

Claims

【特許請求の範囲】

【請求項１】一方の出力端子と他方の出力端子との間に
コンデンサが接続された差動アンプと、上記差動アンプ
の一方の出力端子と一方の入力端子とが第１のバッファ
回路を介して接続されると共に、上記差動アンプの他方
の出力端子と他方の入力端子とが第２のバッファ回路を
介して接続され、出力信号が取り出される加算器と、上
記コンデンサの両端とコレクタが接続された第１及び第
２のトランジスタと、上記第１及び第２のトランジスタ
のエミッタとエミッタが夫々共通接続され、ベースから
他の入力端子が導出された第３及び第４のトランジスタ
と、上記第１及び第２のトランジスタと基準電位点間に
夫々挿入された電流源とを備えた積分回路。