JPH0677796A - 電流検出機能付電界効果トランジスタのドライブ回路 - Google Patents
電流検出機能付電界効果トランジスタのドライブ回路Info
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- JPH0677796A JPH0677796A JP4226163A JP22616392A JPH0677796A JP H0677796 A JPH0677796 A JP H0677796A JP 4226163 A JP4226163 A JP 4226163A JP 22616392 A JP22616392 A JP 22616392A JP H0677796 A JPH0677796 A JP H0677796A
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Abstract
(57)【要約】
【目的】 本発明の目的は、高精度な電流検出が可能な
電流検出機能付電界効果型トランジスタを駆動する駆動
回路を実現することである。 【構成】 駆動回路２０は、主電流を流すメイントラン
ジスタ部１３と、該メイントランジスタ部１３に流れる
電流を検出するセンストランジスタ部１４とを備え、該
２つのトランジスタ部１３，１４の各ＭＯＳＦＥＴセル
のドレインを共通とし、かつゲート及びソースを各々独
立した電流検出機能付ＭＯＳ型電界効果トランジスタ
を、前記２つのトランジスタ部１３，１４の各々のゲー
ト・ソース間の電位差が常に等しくなるように前記２つ
のトランジスタ部１３，１４の各ＭＯＳＦＥＴセルのゲ
ート電圧を制御する。このことにより、メイントランジ
スタ部１３を流れる電流ＩD とセンストランジスタ部１
４を流れる電流Ｉd の比は、メイントランジスタ部に設
けられたＭＯＳＦＥＴセルの数とセンストランジスタ部
１４に設けられたＭＯＳＦＥＴセルの数の比に等しくな
り、上記電流Ｉd を測定することにより、主電流ＩD 及
び負荷に流れる電流Ｉを非常に精度良く検出できる。
電流検出機能付電界効果型トランジスタを駆動する駆動
回路を実現することである。 【構成】 駆動回路２０は、主電流を流すメイントラン
ジスタ部１３と、該メイントランジスタ部１３に流れる
電流を検出するセンストランジスタ部１４とを備え、該
２つのトランジスタ部１３，１４の各ＭＯＳＦＥＴセル
のドレインを共通とし、かつゲート及びソースを各々独
立した電流検出機能付ＭＯＳ型電界効果トランジスタ
を、前記２つのトランジスタ部１３，１４の各々のゲー
ト・ソース間の電位差が常に等しくなるように前記２つ
のトランジスタ部１３，１４の各ＭＯＳＦＥＴセルのゲ
ート電圧を制御する。このことにより、メイントランジ
スタ部１３を流れる電流ＩD とセンストランジスタ部１
４を流れる電流Ｉd の比は、メイントランジスタ部に設
けられたＭＯＳＦＥＴセルの数とセンストランジスタ部
１４に設けられたＭＯＳＦＥＴセルの数の比に等しくな
り、上記電流Ｉd を測定することにより、主電流ＩD 及
び負荷に流れる電流Ｉを非常に精度良く検出できる。
Description
【０００１】
【産業上の利用分野】本発明は、電流検出機能付トラン
ジスタを駆動する駆動回路に関する。
ジスタを駆動する駆動回路に関する。
【０００２】
【従来の技術】一般に、大電力スイッチングや大電力増
幅などに用いられるようなパワートランジスタには、そ
の用途の性質上、定格値以上の過電流が流れたときに、
接続されている負荷やトランジスタ自体を保護するため
の機能が具備されている。そのようなパワートランジス
タの１つとして、単一ゲート・マルチソース構造の電流
検出機能付ＭＯＳ型電界効果トランジスタ（ＭＯＳ型Ｆ
ＥＴ）が知られている。
幅などに用いられるようなパワートランジスタには、そ
の用途の性質上、定格値以上の過電流が流れたときに、
接続されている負荷やトランジスタ自体を保護するため
の機能が具備されている。そのようなパワートランジス
タの１つとして、単一ゲート・マルチソース構造の電流
検出機能付ＭＯＳ型電界効果トランジスタ（ＭＯＳ型Ｆ
ＥＴ）が知られている。
【０００３】このような単一ゲート・マルチソース構造
の電流検出機能付ＭＯＳ型ＦＥＴには、接続される負荷
に流れる電流にほぼ等しい主電流を流すメイントランジ
スタ部と過電流検出用のセンストランジスタ部とが設け
られる。上記メイントランジスタ部は、通常、並列接続
して設けられた複数のＭＯＳ型ＦＥＴから成っており、
センストランジスタ部は、通常、１個のＭＯＳ型ＦＥＴ
から成っている。これらのメイントランジスタ部の複数
のＭＯＳ型ＦＥＴのソースと、センストランジスタ部の
ＭＯＳ型ＦＥＴのソースは、共に接地されている。メイ
ントランジスタ部を流れる主電流とセンストランジスタ
部を流れる検出用電流との比は、メイントランジスタ部
に設けられたＭＯＳ型ＦＥＴの数とセンストランジスタ
部のＭＯＳ型ＦＥＴの数の比に一致する。従って、セン
ストランジスタ部を流れる検出用電流の大きさを測定す
ることにより、主電流の大きさ、あるいは負荷に流れる
電流の大きさを検出することができる。
の電流検出機能付ＭＯＳ型ＦＥＴには、接続される負荷
に流れる電流にほぼ等しい主電流を流すメイントランジ
スタ部と過電流検出用のセンストランジスタ部とが設け
られる。上記メイントランジスタ部は、通常、並列接続
して設けられた複数のＭＯＳ型ＦＥＴから成っており、
センストランジスタ部は、通常、１個のＭＯＳ型ＦＥＴ
から成っている。これらのメイントランジスタ部の複数
のＭＯＳ型ＦＥＴのソースと、センストランジスタ部の
ＭＯＳ型ＦＥＴのソースは、共に接地されている。メイ
ントランジスタ部を流れる主電流とセンストランジスタ
部を流れる検出用電流との比は、メイントランジスタ部
に設けられたＭＯＳ型ＦＥＴの数とセンストランジスタ
部のＭＯＳ型ＦＥＴの数の比に一致する。従って、セン
ストランジスタ部を流れる検出用電流の大きさを測定す
ることにより、主電流の大きさ、あるいは負荷に流れる
電流の大きさを検出することができる。
【０００４】図３に、従来の単一ゲート・マルチソース
構造の電流検出機能付ＭＯＳ型ＦＥＴ及びその駆動回路
を示す。同図に示す単一ゲート・マルチソース構造の電
流検出機能付ＭＯＳ型ＦＥＴ２においては、メイントラ
ンジスタ部３とセンストランジスタ部４は、ドレインＤ
とゲートＧが共通になっており、ソースのみが独立して
設けられている。その共通ドレインＤは負荷１に接続さ
れ、共通ゲートＧは駆動回路７の出力に接続される。ま
たメイントランジスタ部３のソースＳは直接接地され、
センストランジスタ部４のソースｓは、センス抵抗ＲS
を介して接地される。センス抵抗ＲS の両端の電位ＶS
は判定・制御回路６に入力される。判定・制御回路６は
上記入力電圧ＶS により、負荷１に過電流が流れたか否
かを判定し、過電流が流れた場合には駆動回路７に対
し、過電流検出信号Ｃを出力する。
構造の電流検出機能付ＭＯＳ型ＦＥＴ及びその駆動回路
を示す。同図に示す単一ゲート・マルチソース構造の電
流検出機能付ＭＯＳ型ＦＥＴ２においては、メイントラ
ンジスタ部３とセンストランジスタ部４は、ドレインＤ
とゲートＧが共通になっており、ソースのみが独立して
設けられている。その共通ドレインＤは負荷１に接続さ
れ、共通ゲートＧは駆動回路７の出力に接続される。ま
たメイントランジスタ部３のソースＳは直接接地され、
センストランジスタ部４のソースｓは、センス抵抗ＲS
を介して接地される。センス抵抗ＲS の両端の電位ＶS
は判定・制御回路６に入力される。判定・制御回路６は
上記入力電圧ＶS により、負荷１に過電流が流れたか否
かを判定し、過電流が流れた場合には駆動回路７に対
し、過電流検出信号Ｃを出力する。
【０００５】次に、上記構成の単一ゲート・マルチソー
ス構造のＭＯＳ型ＦＥＴ２の動作を、図４のタイミング
チャートを参照しながら説明する。まず、駆動回路７に
特に図示していない回路から“Ｈ”レベルの駆動命令信
号ａが入力されると、駆動回路７はＭＯＳ型ＦＥＴ２の
ゲートＧに閾値以上の電圧を加える。ＭＯＳ型ＦＥＴ２
は、このゲート電圧ＶG の印加により導通（オン）し、
負荷１に所定の電流が流れ始める。このとき、メイント
ランジスタ部３を流れる主電流とセンストランジスタ部
４を流れる検出用電流の比は既知であるので、判定・制
御回路６はセンス抵抗ＲS による電圧降下、つまりセン
ス電圧ＶS を測定することにより主電流の大きさを検知
することができる。
ス構造のＭＯＳ型ＦＥＴ２の動作を、図４のタイミング
チャートを参照しながら説明する。まず、駆動回路７に
特に図示していない回路から“Ｈ”レベルの駆動命令信
号ａが入力されると、駆動回路７はＭＯＳ型ＦＥＴ２の
ゲートＧに閾値以上の電圧を加える。ＭＯＳ型ＦＥＴ２
は、このゲート電圧ＶG の印加により導通（オン）し、
負荷１に所定の電流が流れ始める。このとき、メイント
ランジスタ部３を流れる主電流とセンストランジスタ部
４を流れる検出用電流の比は既知であるので、判定・制
御回路６はセンス抵抗ＲS による電圧降下、つまりセン
ス電圧ＶS を測定することにより主電流の大きさを検知
することができる。
【０００６】過電流を検出するためには、このセンス電
圧ＶS を、負荷１またはＭＯＳ型ＦＥＴ２の最大許容電
流Ｉa が流れたときのセンス電圧であるリファレンス電
圧Ｖ REF と比較すればよい。このリファレンスＶREF の
値は前述の最大許容電流Ｉaとセンス抵抗ＲS の抵抗値
の積Ｉa ・ＲS に等しい。そして、何らかの原因により
負荷１に短絡等が発生し、ＭＯＳ型ＦＥＴ２のメイント
ランジスタ部３に過電流が流ると、判定・制御回路６は
センス電圧ＶS の値がリファレンス電圧ＶREFよりも大
きいことを検出することにより、過電流が発生したもの
と判定し、駆動回路７に対して保護動作指示信号Ｃを出
力する。駆動回路７は保護動作指示信号Ｃを受けると、
ＭＯＳ型ＦＥＴ２の両トランジスタ部のＭＯＳ型ＦＥＴ
セルのゲートに加えるゲート電圧を閾値電圧よりも小さ
くしてＭＯＳ型ＦＥＴ２の両トランジスタ部のＭＯＳ型
ＦＥＴセルをオフ（非導通状態）にする。このことによ
り、負荷１に過電流が流れた場合、直ちにＭＯＳ型ＦＥ
Ｔ２のメイントランジスタ部３及びセンストランジスタ
部４の全てのＭＯＳ型ＦＥＴセルをオフにし、負荷また
はＭＯＳ型ＦＥＴ２を過電流から保護するものである。
圧ＶS を、負荷１またはＭＯＳ型ＦＥＴ２の最大許容電
流Ｉa が流れたときのセンス電圧であるリファレンス電
圧Ｖ REF と比較すればよい。このリファレンスＶREF の
値は前述の最大許容電流Ｉaとセンス抵抗ＲS の抵抗値
の積Ｉa ・ＲS に等しい。そして、何らかの原因により
負荷１に短絡等が発生し、ＭＯＳ型ＦＥＴ２のメイント
ランジスタ部３に過電流が流ると、判定・制御回路６は
センス電圧ＶS の値がリファレンス電圧ＶREFよりも大
きいことを検出することにより、過電流が発生したもの
と判定し、駆動回路７に対して保護動作指示信号Ｃを出
力する。駆動回路７は保護動作指示信号Ｃを受けると、
ＭＯＳ型ＦＥＴ２の両トランジスタ部のＭＯＳ型ＦＥＴ
セルのゲートに加えるゲート電圧を閾値電圧よりも小さ
くしてＭＯＳ型ＦＥＴ２の両トランジスタ部のＭＯＳ型
ＦＥＴセルをオフ（非導通状態）にする。このことによ
り、負荷１に過電流が流れた場合、直ちにＭＯＳ型ＦＥ
Ｔ２のメイントランジスタ部３及びセンストランジスタ
部４の全てのＭＯＳ型ＦＥＴセルをオフにし、負荷また
はＭＯＳ型ＦＥＴ２を過電流から保護するものである。
【０００７】
【発明が解決しようとする課題】ところで、図３に示し
た従来の単一ゲート・マルチソース構造の電流検出機能
付ＭＯＳ型ＦＥＴ２は、メイントランジスタ部３のゲー
トとセンストランジスタ部４のゲートが共通であるの
で、これら２つのトランジスタ部のゲートに加わる電位
は常に等しい。一方それぞれのトランジスタ部のソース
は独立しており、メイントランジスタ部３のソースが接
地レベルであるのに対し、センストランジスタ部４のソ
ースは、センス抵抗ＲS を介して接地されている。した
がって、メイントランジスタ部３のゲート・ソース間電
圧ＶGSは、センストランジスタ部４のゲート・ソース間
電圧Ｖgsより抵抗ＲS の電圧降下分、高くなる。ここ
で、センス抵抗ＲS の値を小さくすることによりこの電
圧降下の値を小さくすることは可能であるが、この電圧
降下は過電流検出用に用いられるセンス電圧ＶS そのも
のであるため、極端に小さい値になると測定精度が低下
してしまう。このように、従来の単一ゲート・マルチソ
ースのＭＯＳ型ＦＥＴ２は、過電流保護のための電流検
出の精度を高めるには、限界があった。
た従来の単一ゲート・マルチソース構造の電流検出機能
付ＭＯＳ型ＦＥＴ２は、メイントランジスタ部３のゲー
トとセンストランジスタ部４のゲートが共通であるの
で、これら２つのトランジスタ部のゲートに加わる電位
は常に等しい。一方それぞれのトランジスタ部のソース
は独立しており、メイントランジスタ部３のソースが接
地レベルであるのに対し、センストランジスタ部４のソ
ースは、センス抵抗ＲS を介して接地されている。した
がって、メイントランジスタ部３のゲート・ソース間電
圧ＶGSは、センストランジスタ部４のゲート・ソース間
電圧Ｖgsより抵抗ＲS の電圧降下分、高くなる。ここ
で、センス抵抗ＲS の値を小さくすることによりこの電
圧降下の値を小さくすることは可能であるが、この電圧
降下は過電流検出用に用いられるセンス電圧ＶS そのも
のであるため、極端に小さい値になると測定精度が低下
してしまう。このように、従来の単一ゲート・マルチソ
ースのＭＯＳ型ＦＥＴ２は、過電流保護のための電流検
出の精度を高めるには、限界があった。
【０００８】本発明は、このような問題点を解決するも
のであり、その目的は、高精度な電流検出が可能な電流
検出機能付電界効果トランジスタを駆動するトランジス
タ駆動回路を提供することにある。
のであり、その目的は、高精度な電流検出が可能な電流
検出機能付電界効果トランジスタを駆動するトランジス
タ駆動回路を提供することにある。
【０００９】
【課題を解決するための手段】本発明は、主電流を流す
メイントランジスタ部と、電流検出用のセンストランジ
スタ部とを備え、これら２つのトランジスタ部のドレイ
ンを共通として、かつゲート及びソースを各々独立に構
成したマルチゲート・マルチソース構造の電界効果トラ
ンジスタを駆動するドライブ回路であり、前記２つのト
ランジスタ部内の各電界効果型トランジスタセルのゲー
ト・ソース間電圧を等しくするように前記２つのトラン
ジスタ部内の各電界効果型トランジスタのゲート電圧を
独立に制御する駆動回路と、前記センストランジスタ部
を流れる電流を基に、過電流を検出する判定・制御回路
とを備え、前記駆動回路は前記判定・制御回路の過電流
検出を受けて、前記２つのトランジスタ部に流れる電流
を停止させることを特徴とする。
メイントランジスタ部と、電流検出用のセンストランジ
スタ部とを備え、これら２つのトランジスタ部のドレイ
ンを共通として、かつゲート及びソースを各々独立に構
成したマルチゲート・マルチソース構造の電界効果トラ
ンジスタを駆動するドライブ回路であり、前記２つのト
ランジスタ部内の各電界効果型トランジスタセルのゲー
ト・ソース間電圧を等しくするように前記２つのトラン
ジスタ部内の各電界効果型トランジスタのゲート電圧を
独立に制御する駆動回路と、前記センストランジスタ部
を流れる電流を基に、過電流を検出する判定・制御回路
とを備え、前記駆動回路は前記判定・制御回路の過電流
検出を受けて、前記２つのトランジスタ部に流れる電流
を停止させることを特徴とする。
【００１０】
【作用】本発明が駆動するマルチゲート・マルチソース
構造の電流検出機能付電界効果型トランジスタは、メイ
ントランジスタ部内の電界効果型トランジスタセル（Ｆ
ＥＴセル）のゲートとセンストランジスタ部内のＦＥＴ
セルのゲートとが独立して設けられているので、各々の
トランジスタ部の各ＦＥＴセルのゲートを独立に駆動す
ることが可能である。本発明では、駆動回路により、メ
イントランジスタ部の各ＦＥＴセルのゲート・ソース間
電圧とセンストランジスタ部のＦＥＴセルのゲート・ソ
ース間電圧とが常に等しくなるように各々のトランジス
タ部のＦＥＴセルのゲート電圧を制御する。
構造の電流検出機能付電界効果型トランジスタは、メイ
ントランジスタ部内の電界効果型トランジスタセル（Ｆ
ＥＴセル）のゲートとセンストランジスタ部内のＦＥＴ
セルのゲートとが独立して設けられているので、各々の
トランジスタ部の各ＦＥＴセルのゲートを独立に駆動す
ることが可能である。本発明では、駆動回路により、メ
イントランジスタ部の各ＦＥＴセルのゲート・ソース間
電圧とセンストランジスタ部のＦＥＴセルのゲート・ソ
ース間電圧とが常に等しくなるように各々のトランジス
タ部のＦＥＴセルのゲート電圧を制御する。
【００１１】メイントランジスタ部とセンストランジス
タ部は、特性の等しいＦＥＴセルから構成されており、
メイントランジスタ部とセンストランジスタ部のそのセ
ル数の比は、例えば、ｎ：１（ｎ≫１）となるように設
けられる。これらの多数のＦＥＴセルは各々のトランジ
スタ部において並列に接続されているので、同一の製造
工程により製造され、かつ各ＦＥＴセルのサイズと各Ｆ
ＥＴセル間のピッチが微小なので、各ＦＥＴセルに等し
いゲート・ソース間電圧を印加すると各ＦＥＴセルに流
れる電流の分布が均一化され、各ＦＥＴセルに流れる電
流の値はほとんど等しくなる。
タ部は、特性の等しいＦＥＴセルから構成されており、
メイントランジスタ部とセンストランジスタ部のそのセ
ル数の比は、例えば、ｎ：１（ｎ≫１）となるように設
けられる。これらの多数のＦＥＴセルは各々のトランジ
スタ部において並列に接続されているので、同一の製造
工程により製造され、かつ各ＦＥＴセルのサイズと各Ｆ
ＥＴセル間のピッチが微小なので、各ＦＥＴセルに等し
いゲート・ソース間電圧を印加すると各ＦＥＴセルに流
れる電流の分布が均一化され、各ＦＥＴセルに流れる電
流の値はほとんど等しくなる。
【００１２】従って、前述の駆動回路によって各トラン
ジスタ部のＦＥＴセルのゲート・ソース間電圧が常に等
しくなるように制御することにより、メイントランジス
タ部を流れる電流の大きさとセンストランジスタ部を流
れる電流の大きさの比が、両トランジスタ部間のＦＥＴ
セルの数の比と一致する。
ジスタ部のＦＥＴセルのゲート・ソース間電圧が常に等
しくなるように制御することにより、メイントランジス
タ部を流れる電流の大きさとセンストランジスタ部を流
れる電流の大きさの比が、両トランジスタ部間のＦＥＴ
セルの数の比と一致する。
【００１３】このため、メイントランジスタ部を流れる
主電流の大きさ、及び負荷に流れる電流を、センストラ
ンジスタ部を流れる電流を測定することにより、非常に
高い精度で正確に検出することができる。
主電流の大きさ、及び負荷に流れる電流を、センストラ
ンジスタ部を流れる電流を測定することにより、非常に
高い精度で正確に検出することができる。
【００１４】
【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。図１は、本発明の一実施例であるマ
ルチゲート・マルチソース構造の電流検出機能付ＭＯＳ
型ＦＥＴの回路構成及びそのＭＯＳ型ＦＥＴを駆動する
駆動回路の構成を示す図である。
しながら説明する。図１は、本発明の一実施例であるマ
ルチゲート・マルチソース構造の電流検出機能付ＭＯＳ
型ＦＥＴの回路構成及びそのＭＯＳ型ＦＥＴを駆動する
駆動回路の構成を示す図である。
【００１５】ＭＯＳ型ＦＥＴ１２は、主電流を流すメイ
ントランジスタ部１３及び検出用電流を流すセンストラ
ンジスタ部１４を備えており、上記２つのトランジスタ
部において、ドレインが共通になっており（以下、この
ドレインを共通ドレインと称す）、ゲートＧ，ｇとソー
スＳ，ｓは各々独立して設けられた構造となっている。
ントランジスタ部１３及び検出用電流を流すセンストラ
ンジスタ部１４を備えており、上記２つのトランジスタ
部において、ドレインが共通になっており（以下、この
ドレインを共通ドレインと称す）、ゲートＧ，ｇとソー
スＳ，ｓは各々独立して設けられた構造となっている。
【００１６】ＭＯＳ型ＦＥＴ１２の共通ドレインは、直
流電源１０より電流が供給される負荷１１に接続されて
いる。また、メイントランジスタ部１３のゲートＧは、
駆動回路２０のゲート電圧ＶG の出力端子に接続され、
そのソースＳは第１の差動増幅器１６の＋入力端子に接
続されると共に接地されている。また、センストランジ
スタ部１４のゲートｇは、上記駆動回路２０のゲート電
圧Ｖｇの出力端子に接続され、そのソースｓはセンス抵
抗ＲS を介して接地されている。センス抵抗Ｒ S のセン
ストランジスタ部１４のソースｓに接続されている一端
は第２の差動増幅器１７の＋入力端子と第３の差動増幅
器１８の−入力端子に接続され、その接地されている他
端は第３の差動増幅器１８の＋入力端子に接続されてい
る。
流電源１０より電流が供給される負荷１１に接続されて
いる。また、メイントランジスタ部１３のゲートＧは、
駆動回路２０のゲート電圧ＶG の出力端子に接続され、
そのソースＳは第１の差動増幅器１６の＋入力端子に接
続されると共に接地されている。また、センストランジ
スタ部１４のゲートｇは、上記駆動回路２０のゲート電
圧Ｖｇの出力端子に接続され、そのソースｓはセンス抵
抗ＲS を介して接地されている。センス抵抗Ｒ S のセン
ストランジスタ部１４のソースｓに接続されている一端
は第２の差動増幅器１７の＋入力端子と第３の差動増幅
器１８の−入力端子に接続され、その接地されている他
端は第３の差動増幅器１８の＋入力端子に接続されてい
る。
【００１７】また、メイントランジスタ部１３のゲート
Ｇは、第１の差動増幅器１６の−入力端子に接続され、
この第１の差動増幅器１６の＋入力端子は、ＭＯＳ型Ｆ
ＥＴ１２を介し接地されている。さらに、センストラン
ジスタ部１４のゲートｇは、第２の差動増幅器１７の−
入力端子に接続され、そのソースＳは第２の差動増幅器
１７の＋入力端子並びに第３の差動増幅器１８の＋入力
端子に接続されている。さらに、第１の差動増幅器１６
と第２の差動増幅器１７の出力は、共に、駆動回路２０
に入力され、第３の差動増幅器１８の出力は、判定・制
御回路１９に入力されている。
Ｇは、第１の差動増幅器１６の−入力端子に接続され、
この第１の差動増幅器１６の＋入力端子は、ＭＯＳ型Ｆ
ＥＴ１２を介し接地されている。さらに、センストラン
ジスタ部１４のゲートｇは、第２の差動増幅器１７の−
入力端子に接続され、そのソースＳは第２の差動増幅器
１７の＋入力端子並びに第３の差動増幅器１８の＋入力
端子に接続されている。さらに、第１の差動増幅器１６
と第２の差動増幅器１７の出力は、共に、駆動回路２０
に入力され、第３の差動増幅器１８の出力は、判定・制
御回路１９に入力されている。
【００１８】ＭＯＳ型ＦＥＴ１２はメイントランジスタ
部１３とセンストランジスタ部１４とを備えているが、
これらの各トランジスタ部はそれぞれ特性の等しい多数
のＭＯＳ型ＦＥＴセルから構成されており（但し、セン
ストランジスタ部１４は、１個のＭＯＳ型ＦＥＴセルの
みから成ってもよい）、そのセル数の比はｎ：１（ｎ≫
１）である。これらの多数のＭＯＳ型ＦＥＴセルは、微
小であり各々のトランジスタ部において並列に接続され
ており同一の製造工程により形成されるため、等しいゲ
ート・ソース間電圧を印加すると各ＭＯＳ型ＦＥＴセル
のドレイン・ソース間を流れる電流は等しくなる。した
がって、メイントランジスタ部１３のドレインＤ・ソー
スＳ間を流れる主電流をＩD とし、センストランジスタ
部１４のドレインｄ・ソースｓ間を流れる検出用電流を
Ｉd とすれば、ＩD ≒ｎ・Ｉd という関係が成立する。
また、検出用電流Ｉd は、主電流ＩD に比べて非常に小
さいので（Ｉd ≪ＩD ）、主電流ＩD と負荷を流れる電
流Ｉはほぼ等しいものとみなせる。
部１３とセンストランジスタ部１４とを備えているが、
これらの各トランジスタ部はそれぞれ特性の等しい多数
のＭＯＳ型ＦＥＴセルから構成されており（但し、セン
ストランジスタ部１４は、１個のＭＯＳ型ＦＥＴセルの
みから成ってもよい）、そのセル数の比はｎ：１（ｎ≫
１）である。これらの多数のＭＯＳ型ＦＥＴセルは、微
小であり各々のトランジスタ部において並列に接続され
ており同一の製造工程により形成されるため、等しいゲ
ート・ソース間電圧を印加すると各ＭＯＳ型ＦＥＴセル
のドレイン・ソース間を流れる電流は等しくなる。した
がって、メイントランジスタ部１３のドレインＤ・ソー
スＳ間を流れる主電流をＩD とし、センストランジスタ
部１４のドレインｄ・ソースｓ間を流れる検出用電流を
Ｉd とすれば、ＩD ≒ｎ・Ｉd という関係が成立する。
また、検出用電流Ｉd は、主電流ＩD に比べて非常に小
さいので（Ｉd ≪ＩD ）、主電流ＩD と負荷を流れる電
流Ｉはほぼ等しいものとみなせる。
【００１９】従って、メイントランジスタ部１３のゲー
ト・ソース間電圧ＶGSとセンストランジスタ部１４のゲ
ート・ソース間電圧Ｖgsとを等しくすれば、検出用電流
Ｉdの大きさを測定することによって主電流ＩD や負荷
を流れる電流Ｉを検出することができる。検出用電流Ｉ
d の大きさは、所定の抵抗値を有するセンス抵抗Ｒsに
よる電圧降下であるセンス電圧Ｖs から求められる。
ト・ソース間電圧ＶGSとセンストランジスタ部１４のゲ
ート・ソース間電圧Ｖgsとを等しくすれば、検出用電流
Ｉdの大きさを測定することによって主電流ＩD や負荷
を流れる電流Ｉを検出することができる。検出用電流Ｉ
d の大きさは、所定の抵抗値を有するセンス抵抗Ｒsに
よる電圧降下であるセンス電圧Ｖs から求められる。
【００２０】次に、駆動回路２０の機能について、その
具体的な回路構成を示した図２とともに説明する。図２
において、駆動回路２０は、センストランジスタ部駆動
回路３０、メイントランジスタ部駆動回路４０、Ｖgs補
正回路５０を備えている。センストランジスタ部駆動回
路３０は、インバ−タ３１、定電流源３２，３３、及び
ｎｐｎ型トランジスタＴＲ１，ＴＲ２から構成されてい
る。定電流源３２の出力がＴＲ１のコレクタに接続さ
れ、そのエミッタは定電流源３３に接続されている。そ
して、定電流源３３の出力がＴＲ２のコレクタに接続さ
れ、そのエミッタは接地されている。また、ＴＲ１のベ
−スとインバ−タ３１の入力が接続され、インバ−タ３
１はＴＲ２のベ−スに接続されている。尚、メイントラ
ンジスタ部駆動回路４０は、インバ−タ４１、定電流源
４２，４３、及びｎｐｎ型トランジスタＴＲ３，ＴＲ４
から構成され、Ｖgs補正回路５０は、インバ−タ５１、
定電流源５２，５３、及びｎｐｎ型トランジスタＴＲ
５，ＴＲ６から構成されており、その接続はそれぞれセ
ンストランジスタ部駆動回路３０と同様である。
具体的な回路構成を示した図２とともに説明する。図２
において、駆動回路２０は、センストランジスタ部駆動
回路３０、メイントランジスタ部駆動回路４０、Ｖgs補
正回路５０を備えている。センストランジスタ部駆動回
路３０は、インバ−タ３１、定電流源３２，３３、及び
ｎｐｎ型トランジスタＴＲ１，ＴＲ２から構成されてい
る。定電流源３２の出力がＴＲ１のコレクタに接続さ
れ、そのエミッタは定電流源３３に接続されている。そ
して、定電流源３３の出力がＴＲ２のコレクタに接続さ
れ、そのエミッタは接地されている。また、ＴＲ１のベ
−スとインバ−タ３１の入力が接続され、インバ−タ３
１はＴＲ２のベ−スに接続されている。尚、メイントラ
ンジスタ部駆動回路４０は、インバ−タ４１、定電流源
４２，４３、及びｎｐｎ型トランジスタＴＲ３，ＴＲ４
から構成され、Ｖgs補正回路５０は、インバ−タ５１、
定電流源５２，５３、及びｎｐｎ型トランジスタＴＲ
５，ＴＲ６から構成されており、その接続はそれぞれセ
ンストランジスタ部駆動回路３０と同様である。
【００２１】駆動回路２０への入力である駆動命令信号
ｋがＡＮＤゲ−ト２１に入力され、その出力はＴＲ１及
びＴＲ３のベ−スに接続されている。また、ＡＮＤゲ−
ト２１の他の入力端子は、過電流保護回路２２の一方の
出力に接続されており、過電流保護回路２２の他方の出
力はＴＲ１及びＴＲ５のエミッタに接続されている。そ
して、ＴＲ１のエミッタ，ＴＲ３のエミッタは、それぞ
れＶg ，ＶG として駆動回路２０の出力となる。さら
に、駆動回路２０への入力であるＶgs’及びＶGS’は、
それぞれ差動増幅器２３の−入力端子，＋入力端子に入
力され、その出力はＴＲ５のベ−スに接続されている。
ｋがＡＮＤゲ−ト２１に入力され、その出力はＴＲ１及
びＴＲ３のベ−スに接続されている。また、ＡＮＤゲ−
ト２１の他の入力端子は、過電流保護回路２２の一方の
出力に接続されており、過電流保護回路２２の他方の出
力はＴＲ１及びＴＲ５のエミッタに接続されている。そ
して、ＴＲ１のエミッタ，ＴＲ３のエミッタは、それぞ
れＶg ，ＶG として駆動回路２０の出力となる。さら
に、駆動回路２０への入力であるＶgs’及びＶGS’は、
それぞれ差動増幅器２３の−入力端子，＋入力端子に入
力され、その出力はＴＲ５のベ−スに接続されている。
【００２２】また、判定制御回路１９はコンパレ−タ２
４を備えており、その＋入力端子にＶs ’が入力され、
−入力端子にはリファレンス電圧ＶREF が入力されてい
る。そして、コンパレ−タ２４の出力は保護動作指示信
号ｈとして過電流保護回路２２に入力される。
４を備えており、その＋入力端子にＶs ’が入力され、
−入力端子にはリファレンス電圧ＶREF が入力されてい
る。そして、コンパレ−タ２４の出力は保護動作指示信
号ｈとして過電流保護回路２２に入力される。
【００２３】上記構成の駆動回路２０の基本的機能は２
つある。すなわち、メイントランジスタ部１３の各ＭＯ
Ｓ型ＦＥＴセルのゲート・ソース間電圧ＶGSとセンスト
ランジスタ部１４のＭＯＳ型ＦＥＴセルのゲート・ソー
ス間電圧Ｖgsとが常に等しくなるように両トランジスタ
部のＭＯＳ型ＦＥＴセルのゲート電圧を制御する機能
と、負荷１１またはＭＯＳ型ＦＥＴ１２に過電流が流れ
た時に両トランジスタ部を直ちにオフさせる機能であ
る。
つある。すなわち、メイントランジスタ部１３の各ＭＯ
Ｓ型ＦＥＴセルのゲート・ソース間電圧ＶGSとセンスト
ランジスタ部１４のＭＯＳ型ＦＥＴセルのゲート・ソー
ス間電圧Ｖgsとが常に等しくなるように両トランジスタ
部のＭＯＳ型ＦＥＴセルのゲート電圧を制御する機能
と、負荷１１またはＭＯＳ型ＦＥＴ１２に過電流が流れ
た時に両トランジスタ部を直ちにオフさせる機能であ
る。
【００２４】まず、前者の機能から説明する。駆動回路
２０に駆動命令信号ｋが入力されると、過電流保護回路
２２からＡＮＤゲ−ト２１への入力が“Ｈ”であれば、
（通常“Ｈ”である。）ＡＮＤゲ−ト２１の出力は
“Ｈ”となり、ＴＲ１及びＴＲ３をオン、ＴＲ２及びＴ
Ｒ４をオフにする。このことにより、ＭＯＳ型ＦＥＴ１
２のメイントランジスタ部１３の各ＭＯＳ型ＦＥＴセル
をオンさせるための“Ｈ”レベルのゲート電圧ＶG 及び
センストランジスタ部１４のＭＯＳ型ＦＥＴセルをオン
させるための“Ｈ”レベルのゲート電圧Ｖg が出力され
る。これらのゲート電圧ＶG ，Ｖg の印加により各トラ
ンジスタ部１３，１４の各ＭＯＳ型ＦＥＴセルがオン
し、それら各ＭＯＳ型ＦＥＴセルのドレイン・ソース間
にはゲート・ソース間電圧ＶGS，Ｖgsに依存した電流Ｉ
D ，Ｉd が流れはじめる。この段階で各トランジスタ部
１３，１４の各ＭＯＳ型ＦＥＴセルのゲート・ソース間
電圧ＶGSとＶgsとは等しいとは限らず、等しくないとす
ると、主電流ＩD と検出用電流Ｉ d との関係はＩD ＝ｎ
・Ｉd とはならない。従ってこのとき、検出電流Ｉd か
ら得られる主電流ＩD の値は正しい値とは言えない。
２０に駆動命令信号ｋが入力されると、過電流保護回路
２２からＡＮＤゲ−ト２１への入力が“Ｈ”であれば、
（通常“Ｈ”である。）ＡＮＤゲ−ト２１の出力は
“Ｈ”となり、ＴＲ１及びＴＲ３をオン、ＴＲ２及びＴ
Ｒ４をオフにする。このことにより、ＭＯＳ型ＦＥＴ１
２のメイントランジスタ部１３の各ＭＯＳ型ＦＥＴセル
をオンさせるための“Ｈ”レベルのゲート電圧ＶG 及び
センストランジスタ部１４のＭＯＳ型ＦＥＴセルをオン
させるための“Ｈ”レベルのゲート電圧Ｖg が出力され
る。これらのゲート電圧ＶG ，Ｖg の印加により各トラ
ンジスタ部１３，１４の各ＭＯＳ型ＦＥＴセルがオン
し、それら各ＭＯＳ型ＦＥＴセルのドレイン・ソース間
にはゲート・ソース間電圧ＶGS，Ｖgsに依存した電流Ｉ
D ，Ｉd が流れはじめる。この段階で各トランジスタ部
１３，１４の各ＭＯＳ型ＦＥＴセルのゲート・ソース間
電圧ＶGSとＶgsとは等しいとは限らず、等しくないとす
ると、主電流ＩD と検出用電流Ｉ d との関係はＩD ＝ｎ
・Ｉd とはならない。従ってこのとき、検出電流Ｉd か
ら得られる主電流ＩD の値は正しい値とは言えない。
【００２５】そこで、各トランジスタ部１３，１４の各
ＭＯＳ型ＦＥＴセルのゲート・ソース間電圧ＶGS，Ｖgs
を駆動回路２０にフィードバックする。すなわち、メイ
ントランジスタ部１３のゲート・ソース間電圧ＶGSが第
１の差動増幅器１６で増幅されて、ＶGS′として駆動回
路２０の差動増幅器２３の＋入力端子に入力され、他
方、センストランジスタ部１４のゲート・ソース間電圧
Ｖgsが第２の差動増幅器１７で増幅されてＶgs′として
差動増幅器２３の−入力端子に入力される。ここで、第
１，第２の差動増幅器１６，１７の増幅率は等しいもの
とする。差動増幅器２３の出力はＶgs補正回路５０に入
力される。ＶGS’＞Ｖgs’のときは、ＴＲ５がオン、Ｔ
Ｒ６がオフとなり、定電流源５２からの電流がＶg に加
算されるので、センストランジスタ部１４の各ＭＯＳ型
ＦＥＴのゲ−ト電圧Ｖg が上昇し、Ｖgsは大きくなる。
一方、Ｖgs’＞ＶGS’のときは、ＴＲ５がオフ、ＴＲ６
がオンとなり、定電流源５３がＶg から電流を引き抜く
ので、センストランジスタ部１４の各ＭＯＳ型ＦＥＴの
ゲ−ト電圧Ｖg が降下し、Ｖgsは小さくなる。
ＭＯＳ型ＦＥＴセルのゲート・ソース間電圧ＶGS，Ｖgs
を駆動回路２０にフィードバックする。すなわち、メイ
ントランジスタ部１３のゲート・ソース間電圧ＶGSが第
１の差動増幅器１６で増幅されて、ＶGS′として駆動回
路２０の差動増幅器２３の＋入力端子に入力され、他
方、センストランジスタ部１４のゲート・ソース間電圧
Ｖgsが第２の差動増幅器１７で増幅されてＶgs′として
差動増幅器２３の−入力端子に入力される。ここで、第
１，第２の差動増幅器１６，１７の増幅率は等しいもの
とする。差動増幅器２３の出力はＶgs補正回路５０に入
力される。ＶGS’＞Ｖgs’のときは、ＴＲ５がオン、Ｔ
Ｒ６がオフとなり、定電流源５２からの電流がＶg に加
算されるので、センストランジスタ部１４の各ＭＯＳ型
ＦＥＴのゲ−ト電圧Ｖg が上昇し、Ｖgsは大きくなる。
一方、Ｖgs’＞ＶGS’のときは、ＴＲ５がオフ、ＴＲ６
がオンとなり、定電流源５３がＶg から電流を引き抜く
ので、センストランジスタ部１４の各ＭＯＳ型ＦＥＴの
ゲ−ト電圧Ｖg が降下し、Ｖgsは小さくなる。
【００２６】上記のようにＶgs補正回路５０はＶGS′と
Ｖgs′とが等しくなるようにゲート電圧ＶG ，Ｖg を制
御する。すなわち、各トランジスタ部１３，１４の各Ｍ
ＯＳ型ＦＥＴセルのゲート・ソース間電圧ＶGSとＶgsと
を等しくするために、センストランジスタ部１４のＭＯ
Ｓ型ＦＥＴセルのゲート電位がメイントランジスタ部１
３のＭＯＳ型ＦＥＴセルのゲート電位よりも、センス抵
抗Ｒs での電圧降下によるセンス電圧Ｖs だけ高くする
制御を行う。尚、図２に示した回路構成においては、Ｖ
g を補正することによってＶGSとＶgsとを等しくする制
御を行ったが、ＶG を補正する構成であってもよい。
Ｖgs′とが等しくなるようにゲート電圧ＶG ，Ｖg を制
御する。すなわち、各トランジスタ部１３，１４の各Ｍ
ＯＳ型ＦＥＴセルのゲート・ソース間電圧ＶGSとＶgsと
を等しくするために、センストランジスタ部１４のＭＯ
Ｓ型ＦＥＴセルのゲート電位がメイントランジスタ部１
３のＭＯＳ型ＦＥＴセルのゲート電位よりも、センス抵
抗Ｒs での電圧降下によるセンス電圧Ｖs だけ高くする
制御を行う。尚、図２に示した回路構成においては、Ｖ
g を補正することによってＶGSとＶgsとを等しくする制
御を行ったが、ＶG を補正する構成であってもよい。
【００２７】このようにし、駆動回路２０により、各ト
ランジスタ部１３，１４の各ＭＯＳ型ＦＥＴセルのゲー
ト・ソース間電圧ＶGSとＶgsとが等しくなると、主電流
ＩDと検出用電流Ｉd との関係はＩD ＝ｎ・Ｉd とな
り、検出用電流Ｉd の測定により、主電流ＩD の検出を
精度よく行うことができる。
ランジスタ部１３，１４の各ＭＯＳ型ＦＥＴセルのゲー
ト・ソース間電圧ＶGSとＶgsとが等しくなると、主電流
ＩDと検出用電流Ｉd との関係はＩD ＝ｎ・Ｉd とな
り、検出用電流Ｉd の測定により、主電流ＩD の検出を
精度よく行うことができる。
【００２８】次に、過電流検出時のＭＯＳ型ＦＥＴ１２
の制御動作を説明する。前述したように、センストラン
ジスタ部１３を流れる検出用電流Ｉd の測定は、判定・
制御回路１９がセンス抵抗Ｒs の電圧降下に相当するセ
ンス電圧Ｖs を測定することによって行われる。
の制御動作を説明する。前述したように、センストラン
ジスタ部１３を流れる検出用電流Ｉd の測定は、判定・
制御回路１９がセンス抵抗Ｒs の電圧降下に相当するセ
ンス電圧Ｖs を測定することによって行われる。
【００２９】このセンス電圧Ｖs は、第３の差動増幅器
１８によって増幅され、Ｖs ′として判定・制御回路１
９のコンパレ−タ２４の＋入力端子に入力される。一
方、コンパレ−タ２４の−入力端子には、予め過電流検
出用のリファレンス電圧ＶREFが与えられている。リフ
ァレンス電圧ＶREF とは、負荷１１に最大許容電流が流
れたときのセンス電圧Ｖs が第３の差動増幅器１８によ
り増幅されたときの電圧である。
１８によって増幅され、Ｖs ′として判定・制御回路１
９のコンパレ−タ２４の＋入力端子に入力される。一
方、コンパレ−タ２４の−入力端子には、予め過電流検
出用のリファレンス電圧ＶREFが与えられている。リフ
ァレンス電圧ＶREF とは、負荷１１に最大許容電流が流
れたときのセンス電圧Ｖs が第３の差動増幅器１８によ
り増幅されたときの電圧である。
【００３０】判定・制御回路１９は、増幅されたセンス
電圧Ｖs ′とリファレンス電圧ＶRE F との大小関係を常
時、比較している。判定・制御回路１９は増幅されたセ
ンス電圧Ｖs ′がリファレンス電圧ＶREF よりも小さい
ときには、ＭＯＳ型ＦＥＴ１２のドレイン・ソース間に
過電流が発生していないものと判定し、駆動回路２０に
対し、保護動作指示信号ｈを出力しない。従って駆動回
路２０はＭＯＳ型ＦＥＴ１２の駆動を継続し、負荷１１
には電流Ｉが流れ続ける。
電圧Ｖs ′とリファレンス電圧ＶRE F との大小関係を常
時、比較している。判定・制御回路１９は増幅されたセ
ンス電圧Ｖs ′がリファレンス電圧ＶREF よりも小さい
ときには、ＭＯＳ型ＦＥＴ１２のドレイン・ソース間に
過電流が発生していないものと判定し、駆動回路２０に
対し、保護動作指示信号ｈを出力しない。従って駆動回
路２０はＭＯＳ型ＦＥＴ１２の駆動を継続し、負荷１１
には電流Ｉが流れ続ける。
【００３１】そして、何らかの原因により負荷１１に短
絡等が発生し、ＭＯＳ型ＦＥＴ１２に過電流Ｉが流れ込
むと、センス電圧Ｖs ′がリファレンス電圧ＶREF より
も大きくなる。この場合、判定・制御回路１９のコンパ
レ−タ２４は、ＶS ′＞ＶRE F の検出により過電流Ｉが
発生したものと判定し、駆動回路２０に対して保護動作
指示信号ｈを出力する。
絡等が発生し、ＭＯＳ型ＦＥＴ１２に過電流Ｉが流れ込
むと、センス電圧Ｖs ′がリファレンス電圧ＶREF より
も大きくなる。この場合、判定・制御回路１９のコンパ
レ−タ２４は、ＶS ′＞ＶRE F の検出により過電流Ｉが
発生したものと判定し、駆動回路２０に対して保護動作
指示信号ｈを出力する。
【００３２】保護動作指示信号ｈを受けると、駆動回路
２０の過電流保護回路２２は、ＡＮＤゲ−ト２１に
“Ｌ”レベルを出力することにより、駆動命令信号ｋの
状態によらずＡＮＤゲ−ト２１の出力を“Ｌ”レベルに
する。このことにより、センストランジスタ部駆動回路
３０のＴＲ１をオフ、ＴＲ２をオンとし、メイントラン
ジスタ部駆動回路４０のＴＲ３をオフ、ＴＲ４をオンと
して、各トランジスタ部１３，１４の各ＭＯＳ型ＦＥＴ
セルのゲートＧ，ｇに加えるゲート電圧ＶG ，Ｖgを
“Ｌ”レベルにし、各トランジスタ部１３，１４の全て
のＭＯＳ型ＦＥＴセルのドレイン・ソース間の電流の流
れを禁止する。また、過電流保護回路２２の他の出力は
Ｖgs補正回路５０に接続されており、例えば、定電流源
５２からの電流がＶg にながれこむなどして、過電流保
護動作が働かなくなることのないように、Ｖgs補正回路
５０の動作を無効にする。
２０の過電流保護回路２２は、ＡＮＤゲ−ト２１に
“Ｌ”レベルを出力することにより、駆動命令信号ｋの
状態によらずＡＮＤゲ−ト２１の出力を“Ｌ”レベルに
する。このことにより、センストランジスタ部駆動回路
３０のＴＲ１をオフ、ＴＲ２をオンとし、メイントラン
ジスタ部駆動回路４０のＴＲ３をオフ、ＴＲ４をオンと
して、各トランジスタ部１３，１４の各ＭＯＳ型ＦＥＴ
セルのゲートＧ，ｇに加えるゲート電圧ＶG ，Ｖgを
“Ｌ”レベルにし、各トランジスタ部１３，１４の全て
のＭＯＳ型ＦＥＴセルのドレイン・ソース間の電流の流
れを禁止する。また、過電流保護回路２２の他の出力は
Ｖgs補正回路５０に接続されており、例えば、定電流源
５２からの電流がＶg にながれこむなどして、過電流保
護動作が働かなくなることのないように、Ｖgs補正回路
５０の動作を無効にする。
【００３３】この過電流保護回路２２にタイマ−を備え
させ、ＭＯＳ型ＦＥＴ１２の駆動禁止動作を所定時間の
み行う構成としてもよい。また、過電流保護回路２２に
自己保持回路を備えさせ、過電流保護動作に始めた後
は、電源をオフにするまでその動作を継続するような構
成にしてもよい。
させ、ＭＯＳ型ＦＥＴ１２の駆動禁止動作を所定時間の
み行う構成としてもよい。また、過電流保護回路２２に
自己保持回路を備えさせ、過電流保護動作に始めた後
は、電源をオフにするまでその動作を継続するような構
成にしてもよい。
【００３４】このようにして、ＭＯＳ型ＦＥＴ１２に過
電流Ｉが流れ込むと、駆動命令信号ｋの状態によらず、
ＭＯＳ型ＦＥＴ１２の各トランジスタ部１３，１４の全
てのＭＯＳ型ＦＥＴセルを直ちにオフさせ、負荷１１を
過電流から保護するものである。
電流Ｉが流れ込むと、駆動命令信号ｋの状態によらず、
ＭＯＳ型ＦＥＴ１２の各トランジスタ部１３，１４の全
てのＭＯＳ型ＦＥＴセルを直ちにオフさせ、負荷１１を
過電流から保護するものである。
【００３５】尚、上記実施例は、本発明をＭＯＳ型ＦＥ
Ｔセルから成る電流検出機能付ＭＯＳ型ＦＥＴに適用し
た例であるが、これに限定されることなく、接合型ＦＥ
Ｔセルまたは電界効果型ＳＩＴから成る電流検出機能付
ＦＥＴにも適用可能なものである。
Ｔセルから成る電流検出機能付ＭＯＳ型ＦＥＴに適用し
た例であるが、これに限定されることなく、接合型ＦＥ
Ｔセルまたは電界効果型ＳＩＴから成る電流検出機能付
ＦＥＴにも適用可能なものである。
【００３６】
【発明の効果】以上説明したように、本発明によれば、
マルチゲート・マルチソース構造の電界効果トランジス
タのメイントランジスタ部のゲート・ソース間電圧とセ
ンストランジスタ部のゲート・ソース間電圧とが、常に
等しくなるように各トランジスタ部の電界効果トランジ
スタセルのゲート電圧を制御するので、メイントランジ
スタ部を流れる電流とセンストランジスタ部を流れる電
流の比は、各トランジスタ部を構成するＭＯＳ型ＦＥＴ
セルの数の比と常に一致するようになり、高精度な電流
検出が可能となる。
マルチゲート・マルチソース構造の電界効果トランジス
タのメイントランジスタ部のゲート・ソース間電圧とセ
ンストランジスタ部のゲート・ソース間電圧とが、常に
等しくなるように各トランジスタ部の電界効果トランジ
スタセルのゲート電圧を制御するので、メイントランジ
スタ部を流れる電流とセンストランジスタ部を流れる電
流の比は、各トランジスタ部を構成するＭＯＳ型ＦＥＴ
セルの数の比と常に一致するようになり、高精度な電流
検出が可能となる。
【図１】本発明の一実施例であるマルチゲート・マルチ
ソース構造の電流検出機能付ＭＯＳ型ＦＥＴを駆動する
駆動回路のブロック図である。
ソース構造の電流検出機能付ＭＯＳ型ＦＥＴを駆動する
駆動回路のブロック図である。
【図２】図１に示した駆動回路の具体的な回路構成図で
ある。
ある。
【図３】従来の電流検出機能付ＭＯＳトランジスタ及び
その駆動回路の回路構成を示す図である。
その駆動回路の回路構成を示す図である。
【図４】従来の駆動回路の動作を説明するタイムチャー
トである。
トである。
１２ 電流検出機能付ＭＯＳ型電界効果トランジス
タ １３ メイントランジスタ部 １４ センストランジスタ部 １６，１７，１８ 差動増幅器 １９ 判定・制御回路 ２０ 駆動回路
タ １３ メイントランジスタ部 １４ センストランジスタ部 １６，１７，１８ 差動増幅器 １９ 判定・制御回路 ２０ 駆動回路
Claims (1)
- 【請求項１】 主電流を流すメイントランジスタ部と該
メイントランジスタ部に流れる電流を検出するセンスト
ランジスタ部とを備え、該２つのトランジスタ部内の各
電界効果型トランジスタセルのドレインを共通とし、か
つゲート及びソースを各々独立とした電流検出機能付電
界効果トランジスタを駆動するドライブ回路であって、 前記２つのトランジスタ部内の各電界効果型トランジス
タのゲート・ソース間の電位差が常に等しくなるように
前記各電界効果トランジスタのゲート電圧を制御する駆
動回路と、 前記センストランジスタ部を流れる電流を基に過電流を
検出する判定・制御回路と、 を備え、前記駆動回路は前記判定・制御回路の過電流検
出を受けて、前記２つのトランジスタ部に流れる電流を
停止させることを特徴とする電流検出機能付電界効果ト
ランジスタのドライブ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04226163A JP3136788B2 (ja) | 1992-08-25 | 1992-08-25 | 電流検出機能付電界効果トランジスタのドライブ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04226163A JP3136788B2 (ja) | 1992-08-25 | 1992-08-25 | 電流検出機能付電界効果トランジスタのドライブ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0677796A true JPH0677796A (ja) | 1994-03-18 |
| JP3136788B2 JP3136788B2 (ja) | 2001-02-19 |
Family
ID=16840858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04226163A Expired - Fee Related JP3136788B2 (ja) | 1992-08-25 | 1992-08-25 | 電流検出機能付電界効果トランジスタのドライブ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3136788B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7109558B2 (en) | 2001-06-06 | 2006-09-19 | Denso Corporation | Power MOS transistor having capability for setting substrate potential independently of source potential |
| JP2009027883A (ja) * | 2007-07-23 | 2009-02-05 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| JP5717915B2 (ja) * | 2012-02-24 | 2015-05-13 | 三菱電機株式会社 | 電力用スイッチング回路 |
-
1992
- 1992-08-25 JP JP04226163A patent/JP3136788B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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