JPH0677186B2 - 薄膜デコ−ダ積層型液晶表示装置 - Google Patents
薄膜デコ−ダ積層型液晶表示装置Info
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- JPH0677186B2 JPH0677186B2 JP60267714A JP26771485A JPH0677186B2 JP H0677186 B2 JPH0677186 B2 JP H0677186B2 JP 60267714 A JP60267714 A JP 60267714A JP 26771485 A JP26771485 A JP 26771485A JP H0677186 B2 JPH0677186 B2 JP H0677186B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報端末、及びパーソナルコンピュータ等に
用いる大表示容量の液晶表示装置に関する。
用いる大表示容量の液晶表示装置に関する。
近年、ツイスト・ネマティック型を中心とした液晶表示
装置（LCD）の応用が発展し、腕時計や電卓の分野で大
量に用いられている。それに加え、近年、文字、図形等
の任意の表示が可能なマトリックス型LCDも使われてい
る。このマトリックス型LCDの応用分野を広げるために
は、表示容量の増大が必要である。
装置（LCD）の応用が発展し、腕時計や電卓の分野で大
量に用いられている。それに加え、近年、文字、図形等
の任意の表示が可能なマトリックス型LCDも使われてい
る。このマトリックス型LCDの応用分野を広げるために
は、表示容量の増大が必要である。
従来のLCDは電圧・透過率変化特性の立上りはあまり急
峻ではないので、クロストークを起こしやすく、コント
ラストと視野角の点から走査本数は、100本ぐらいが限
界である。
峻ではないので、クロストークを起こしやすく、コント
ラストと視野角の点から走査本数は、100本ぐらいが限
界である。
この限界を大幅に改善する為に、近年、LCDの角画素に
スイッチング素子を直列に配置したアクティブマトリッ
クス型LCDが考案されている。スイッチング素子には、
アモルファスシリコン（ａ−Si）やポリシリコン（poly
−Si）を半導体材料とした薄膜トランジスタ素子（TF
T）や金属−絶縁体−金属素子（以下、MIMと略す）等の
非線形抵抗素子である。これらの原理的な回路図を第２
図に示す。本図中（イ）は非線形抵抗素子11が液晶画素
10と直列に接続され更に走査電極12とデータ電極13とに
接続されるのを示す。（ロ）は、薄膜トランジスタ素子
14のゲートが走査電極12にソースがデータ電極13にドレ
インが液晶画素10に接続されることを示し、液晶画素10
の他方は対向電極15になる。詳細は、高橋、他著「非線
形・能動素子を用いた液晶表示装置」シャーブ技報、24
巻頁19（1983年発行）に詳しい。
スイッチング素子を直列に配置したアクティブマトリッ
クス型LCDが考案されている。スイッチング素子には、
アモルファスシリコン（ａ−Si）やポリシリコン（poly
−Si）を半導体材料とした薄膜トランジスタ素子（TF
T）や金属−絶縁体−金属素子（以下、MIMと略す）等の
非線形抵抗素子である。これらの原理的な回路図を第２
図に示す。本図中（イ）は非線形抵抗素子11が液晶画素
10と直列に接続され更に走査電極12とデータ電極13とに
接続されるのを示す。（ロ）は、薄膜トランジスタ素子
14のゲートが走査電極12にソースがデータ電極13にドレ
インが液晶画素10に接続されることを示し、液晶画素10
の他方は対向電極15になる。詳細は、高橋、他著「非線
形・能動素子を用いた液晶表示装置」シャーブ技報、24
巻頁19（1983年発行）に詳しい。
表示容量が増大すると、それに伴い端子数も増加する。
将来必要とされるA4版程度の大きさの1000×1000画素程
度のLCDにおいては、端子の接続が困難となり、周辺駆
動用ICの個数も増加する。従って、このような周辺回路
関係の占める容積が増加し、又コストも増大する。
将来必要とされるA4版程度の大きさの1000×1000画素程
度のLCDにおいては、端子の接続が困難となり、周辺駆
動用ICの個数も増加する。従って、このような周辺回路
関係の占める容積が増加し、又コストも増大する。
このような欠点を除去する方法として、従来は周辺駆動
ICを、TFT化し、LCDの基板上に積層する方法が提案さ
れ、poly−SiTFTを使った試作品が発表されている。し
かし、poly−SiTFTは素子製作温度の関係で石英基板を
用いる必要があり、又、製造設備も基板の大面積化対応
困難であるので、大面積化、低コスト化は困難である。
又シリコンICの機能をそのままTFT化するので、歩留り
は低いことが予想される。
ICを、TFT化し、LCDの基板上に積層する方法が提案さ
れ、poly−SiTFTを使った試作品が発表されている。し
かし、poly−SiTFTは素子製作温度の関係で石英基板を
用いる必要があり、又、製造設備も基板の大面積化対応
困難であるので、大面積化、低コスト化は困難である。
又シリコンICの機能をそのままTFT化するので、歩留り
は低いことが予想される。
このように、周辺駆動回路を薄膜素子化することは、困
難である。IC化した時の駆動回路のコスト、及び接続の
コストはパネルからの取出し端子の数にほぼ比例するの
で、端子数を減らせれば低コスト化に大きく奇与する。
難である。IC化した時の駆動回路のコスト、及び接続の
コストはパネルからの取出し端子の数にほぼ比例するの
で、端子数を減らせれば低コスト化に大きく奇与する。
１次元アレイをマトリクス化し、外部への取出し端子数
を減らし、駆動回路の数を低減することは一般に行われ
ている。例えば静電方式及び、感熱方式のファクシミリ
記録部ではダイオード抵抗マトリクスにより端子数を低
減している。これはテレビ学会編「テレビジョン・画像
工学ハンドブック」等に詳しい。又、１次元のアモルフ
ァス、シリコン（ａ−Si）−フォトダイオード−アレイ
を用いた密着型イメージセンサでも各フォトダイオード
と直列にクロストーク防止用ブロッキングダイオードを
設けることにより、マトリクス化し、端子数を低減して
いる。これは、特開昭49−132923、58−56363、58−705
69の特許明細書中に詳しい。又、ディップスイッチ等の
多数のスイッチにおいて、各スイッチと直列にダイオー
ドを設けることにより、マトリクス化し、各ラインを走
査することで各スイッチのオン・オフの状態をセンスす
ることはよく行われている。
を減らし、駆動回路の数を低減することは一般に行われ
ている。例えば静電方式及び、感熱方式のファクシミリ
記録部ではダイオード抵抗マトリクスにより端子数を低
減している。これはテレビ学会編「テレビジョン・画像
工学ハンドブック」等に詳しい。又、１次元のアモルフ
ァス、シリコン（ａ−Si）−フォトダイオード−アレイ
を用いた密着型イメージセンサでも各フォトダイオード
と直列にクロストーク防止用ブロッキングダイオードを
設けることにより、マトリクス化し、端子数を低減して
いる。これは、特開昭49−132923、58−56363、58−705
69の特許明細書中に詳しい。又、ディップスイッチ等の
多数のスイッチにおいて、各スイッチと直列にダイオー
ドを設けることにより、マトリクス化し、各ラインを走
査することで各スイッチのオン・オフの状態をセンスす
ることはよく行われている。
このような１次元アレイのマトリクス化は、次のような
理由で容易に行うことができる。各素子（上記例で
は、記録部、フォトダイオード、及びスイッチ）１個か
らの引き出し線をマトリクス化しているので、素子間の
クロスワークが小さい。各素子はメモリ性を有するか
（スイッチ・フォトダイオード）、又は、他のものに記
録する（ファクシミリ記録部）での駆動波形が単純であ
る。駆動波形が単極性である。
理由で容易に行うことができる。各素子（上記例で
は、記録部、フォトダイオード、及びスイッチ）１個か
らの引き出し線をマトリクス化しているので、素子間の
クロスワークが小さい。各素子はメモリ性を有するか
（スイッチ・フォトダイオード）、又は、他のものに記
録する（ファクシミリ記録部）での駆動波形が単純であ
る。駆動波形が単極性である。
１次元アレイ以外の例として、メモリ型ACプラズマの端
子数低減の例がある。このディスプレイは、メモリ機能
をもち、維持信号に選択信号を重畳することにより、書
き込み消去が行われ、それは選択信号を除去しても残
る。従って維持信号と選択信号の間に加算回路を設けれ
ば、容易にマトリクス・アドレスが可能になり、信号線
の数を低減できる。加算回路は、通常、抵抗ダイオード
マトリクス・トランジスタマトリクス又は、トランス・
マトリクスにより実現される。このように上記の例は、
ACプラズマに特有の方法であり、一般性はない。これに
関しては、倉橋、他、著「プラズマ・ディスプレイ用の
トランジスタ・マトリクス駆動回路」三菱電機技報、48
巻、８号、頁960（1974年発行）に詳しい。
子数低減の例がある。このディスプレイは、メモリ機能
をもち、維持信号に選択信号を重畳することにより、書
き込み消去が行われ、それは選択信号を除去しても残
る。従って維持信号と選択信号の間に加算回路を設けれ
ば、容易にマトリクス・アドレスが可能になり、信号線
の数を低減できる。加算回路は、通常、抵抗ダイオード
マトリクス・トランジスタマトリクス又は、トランス・
マトリクスにより実現される。このように上記の例は、
ACプラズマに特有の方法であり、一般性はない。これに
関しては、倉橋、他、著「プラズマ・ディスプレイ用の
トランジスタ・マトリクス駆動回路」三菱電機技報、48
巻、８号、頁960（1974年発行）に詳しい。
以上、端子低減の従来例を述べたが、これらはファクシ
ミリ記録部、イメージセンサ、プラズマパネル等に、何
らかの素子を外付することにより能動的な駆動回路のユ
ニット数を低減し、周辺駆動回路全体の低コスト化、コ
ンパクト化を図るものである。従って、コスト低減、コ
ンパクト化の程度は大きくなく、又接合の問題は残る。
又イメージセンサでは、若干、端子低減の素子をイメー
ジセンサと同一基板上に形成した例はあるが、これはイ
メージセンサ自体がダイオードである為にできることで
あり、他のデバイスに応用することはできない。
ミリ記録部、イメージセンサ、プラズマパネル等に、何
らかの素子を外付することにより能動的な駆動回路のユ
ニット数を低減し、周辺駆動回路全体の低コスト化、コ
ンパクト化を図るものである。従って、コスト低減、コ
ンパクト化の程度は大きくなく、又接合の問題は残る。
又イメージセンサでは、若干、端子低減の素子をイメー
ジセンサと同一基板上に形成した例はあるが、これはイ
メージセンサ自体がダイオードである為にできることで
あり、他のデバイスに応用することはできない。
本発明は、このような従来の欠点を除去せしめて、外部
駆動回路と接続する端子数を減少せしめたマトリックス
端子型液晶表示装置を提供することにある。
駆動回路と接続する端子数を減少せしめたマトリックス
端子型液晶表示装置を提供することにある。
本発明によれば、画素に接続された各電極端子に、一致
回路の機能を有する薄膜ダイオード抵抗アレイの組合せ
により構成された薄膜デコーダを、前記端子と同一基板
上に集積形成したことを特徴とする薄膜デコーダ積層型
液晶表示装置が得られる。又、本発明によれば、前記薄
膜デコーダを、両極性の一致回路の機能を有する薄膜ダ
イオード抵抗アレイの組合せにより構成された薄膜デコ
ーダとしてことを特徴とする薄膜デコーダ積層型液晶表
示装置が得られる。
回路の機能を有する薄膜ダイオード抵抗アレイの組合せ
により構成された薄膜デコーダを、前記端子と同一基板
上に集積形成したことを特徴とする薄膜デコーダ積層型
液晶表示装置が得られる。又、本発明によれば、前記薄
膜デコーダを、両極性の一致回路の機能を有する薄膜ダ
イオード抵抗アレイの組合せにより構成された薄膜デコ
ーダとしてことを特徴とする薄膜デコーダ積層型液晶表
示装置が得られる。
薄膜デコーダとは、薄膜素子により構成されたデコーダ
である。この薄膜素子には、トランジスタ等の３端子素
子、又はダイオード等の二端子素子を用いることが可能
だが、作成の容易さの点では後者が望ましい。
である。この薄膜素子には、トランジスタ等の３端子素
子、又はダイオード等の二端子素子を用いることが可能
だが、作成の容易さの点では後者が望ましい。
ここで、一致回路とは、入力が一致した時に出力を発生
させる論理積回路のことである。又両極性一致回路と
は、正論理、負論理いずれの場合においても入力が一致
した時に、各論理に応じた出力を発生させる論理積回路
のことである。液晶は直流でも交流でも動作させること
ができるが寿命の点から交流が望ましい。直流で動作さ
せる場合は単なる一致回路で十分だが、交流で動作させ
る時は、両極性一致回路が必要となる。
させる論理積回路のことである。又両極性一致回路と
は、正論理、負論理いずれの場合においても入力が一致
した時に、各論理に応じた出力を発生させる論理積回路
のことである。液晶は直流でも交流でも動作させること
ができるが寿命の点から交流が望ましい。直流で動作さ
せる場合は単なる一致回路で十分だが、交流で動作させ
る時は、両極性一致回路が必要となる。
本発明によって得られる液晶表示装置（LCD）の回路例
を第１図に示す。以下、第１図に基づき、本発明の構成
を述べる。
を第１図に示す。以下、第１図に基づき、本発明の構成
を述べる。
本発明は、表示部1,走査デコーダ部2,データデコーダ部
3,駆動部４で構成される。表示部は従来のツイスト、ネ
マティック（TN）型液晶を用いた、単純マトリックス型
でもよいが、表示容量とコントラストの点で各画素５を
第２図に示す回路構成にしたアクティブ・マトリックス
型が望ましい。
3,駆動部４で構成される。表示部は従来のツイスト、ネ
マティック（TN）型液晶を用いた、単純マトリックス型
でもよいが、表示容量とコントラストの点で各画素５を
第２図に示す回路構成にしたアクティブ・マトリックス
型が望ましい。
薄膜デコーダから構成される走査デコーダ部、及びデー
タ・デコーダ部が本発明の主要な箇所である。本発明の
関与するLCDは通常のLCDと同じく、走査電極６とデータ
電極９とがクロスする形で構成され、各々のデコーダ
は、これらの端子数を低減する。
タ・デコーダ部が本発明の主要な箇所である。本発明の
関与するLCDは通常のLCDと同じく、走査電極６とデータ
電極９とがクロスする形で構成され、各々のデコーダ
は、これらの端子数を低減する。
以下の動作の説明では、表示部に第２図中（イ）の非線
形抵抗素子アクティブマトリクスLCDを用いた場合につ
いて述べる。表示部に、他の型のアクティブマトリクス
LCD、又は、単純マルチプレックスLCDを用いた場合も基
本的には同じである。
形抵抗素子アクティブマトリクスLCDを用いた場合につ
いて述べる。表示部に、他の型のアクティブマトリクス
LCD、又は、単純マルチプレックスLCDを用いた場合も基
本的には同じである。
はじめに、走査デコーダ２について説明する。
原理的な回路図を第３図に示す。これは、走査電極１本
に接続するデコーダであり、走査電極数が８本の時即
ち、1/8時分解駆動時の回路例である。本回路による
と、負論理アドレス線16V1、V2V3と正論理アドレス線17
V11、V12、V13とが、ダイオード18を介して、走査電極1
2に接続され、又走査電極12は、抵抗19を介して、走査
電電源線20VESに接続される。本回路の入力信号と出力
信号VSとの関係を第１表に示す。
に接続するデコーダであり、走査電極数が８本の時即
ち、1/8時分解駆動時の回路例である。本回路による
と、負論理アドレス線16V1、V2V3と正論理アドレス線17
V11、V12、V13とが、ダイオード18を介して、走査電極1
2に接続され、又走査電極12は、抵抗19を介して、走査
電電源線20VESに接続される。本回路の入力信号と出力
信号VSとの関係を第１表に示す。
VESが負電圧Ｖ−に等しい場合（状態番号１〜４）で
は、V1、V2、V3全部が負電圧Ｖ−の時（状態４）のみVS
はＶ−になり、他の状態（１〜３）では０になる。次に
VESが正電圧Ｖ＋に等しい場合（状態番号５〜８）で
は、V11、V12V13全部が正電極Ｖ＋の時（状態８）の
み、VSはＶ＋になり、他の状態では０になる。このよう
に、第３図に示す回路により、０を基準にし走査時にＶ
＋又はＶ−にふれる両極性の走査信号をつくることがで
きる。通常はＶ＋とＶ−の絶対値が等しい。又、適当に
電圧を調整することにより、例えば走査信号を０に基準
にしＶ＋に及び、Ｖ＋を基準にし０に振らせることは容
易にできる。
は、V1、V2、V3全部が負電圧Ｖ−の時（状態４）のみVS
はＶ−になり、他の状態（１〜３）では０になる。次に
VESが正電圧Ｖ＋に等しい場合（状態番号５〜８）で
は、V11、V12V13全部が正電極Ｖ＋の時（状態８）の
み、VSはＶ＋になり、他の状態では０になる。このよう
に、第３図に示す回路により、０を基準にし走査時にＶ
＋又はＶ−にふれる両極性の走査信号をつくることがで
きる。通常はＶ＋とＶ−の絶対値が等しい。又、適当に
電圧を調整することにより、例えば走査信号を０に基準
にしＶ＋に及び、Ｖ＋を基準にし０に振らせることは容
易にできる。
このように、第３図の回路は、両極性の一致回路を構成
している。両極性の信号が出せることはLCDの駆動に本
質的に重要なことであり、従来の回路では出せなかった
ものである。
している。両極性の信号が出せることはLCDの駆動に本
質的に重要なことであり、従来の回路では出せなかった
ものである。
第２表に、LCDの各走査電極の負論理アドレス線V1、
V2、V3及び正論理アドレスV11、V12、V13と負論理エン
コード走査信号Ａ−、−、Ｂ−、−、Ｃ−、−、
及び正論理エンコード走査信号Ａ＋、、Ｂ＋、＋Ｃ
＋、＋、との接続をまとめた。ここでエンコード走査
信号を第３表にまとめた。このように、Ａ−、Ｂ−、Ｃ
−及びＡ＋、Ｂ＋、Ｃ＋は、２進数の各ビットを表わ
し、−、−、−及び＋、＋、＋はそれらの
否定を表わす。第３表において０から７の各走査番号に
対応するエンコード走査信号を発生することにより各走
査電極の負及び正論理アドレス線に、第２表に示される
接続に従って、Ｖ＋又は０が印加される。第１表に示す
ように、負論理アドレス線（V1、V2、V3）全てがＶ−に
等しい時のみ走査電極にはＶ−が印加されるので、各LC
D走査番号に対応する番号のLCD走査電極のみＶ−が印加
され、他は０が印加される。又、第３表において、８〜
15の各走査番号に対応するエンコード信号発生すること
により、各論理アドレス線に第２表に示される接続に従
ってＶ−又は０が印加される。上述と同様の理由によ
り、各LCD走査番号から８を引いた数に対応する番号のL
CD走査電極にのみ、Ｖ＋が印加され、他は０が印加され
る。
V2、V3及び正論理アドレスV11、V12、V13と負論理エン
コード走査信号Ａ−、−、Ｂ−、−、Ｃ−、−、
及び正論理エンコード走査信号Ａ＋、、Ｂ＋、＋Ｃ
＋、＋、との接続をまとめた。ここでエンコード走査
信号を第３表にまとめた。このように、Ａ−、Ｂ−、Ｃ
−及びＡ＋、Ｂ＋、Ｃ＋は、２進数の各ビットを表わ
し、−、−、−及び＋、＋、＋はそれらの
否定を表わす。第３表において０から７の各走査番号に
対応するエンコード走査信号を発生することにより各走
査電極の負及び正論理アドレス線に、第２表に示される
接続に従って、Ｖ＋又は０が印加される。第１表に示す
ように、負論理アドレス線（V1、V2、V3）全てがＶ−に
等しい時のみ走査電極にはＶ−が印加されるので、各LC
D走査番号に対応する番号のLCD走査電極のみＶ−が印加
され、他は０が印加される。又、第３表において、８〜
15の各走査番号に対応するエンコード信号発生すること
により、各論理アドレス線に第２表に示される接続に従
ってＶ−又は０が印加される。上述と同様の理由によ
り、各LCD走査番号から８を引いた数に対応する番号のL
CD走査電極にのみ、Ｖ＋が印加され、他は０が印加され
る。
以上のような走査デコーダを用いた場合、外部への取出
し本数NDSの下限は、表示部の走査電極数をNSとした時
に、次の関数式で表わされる。
し本数NDSの下限は、表示部の走査電極数をNSとした時
に、次の関数式で表わされる。
従って NDS≧13.3logNS このように、NDSはNSの対数になるので、取出し端子数
は大幅に減少する。
は大幅に減少する。
次に、データデコーダ３について説明する。原理的な回
路図を第４図に示す。この図をみてもわかるよう、デー
タデコーダは、第３図に示す走査デコーダと、基本的に
は同一の回路であり、両極性の一致回路である。この回
路の動作は第５表のようになる。
路図を第４図に示す。この図をみてもわかるよう、デー
タデコーダは、第３図に示す走査デコーダと、基本的に
は同一の回路であり、両極性の一致回路である。この回
路の動作は第５表のようになる。
第１表では、状態番号１〜４が負論理であり、状態番号
５〜８が正論理であるのに対し、第５表ではその逆であ
る。即ちデータ電源線VESが状態番号１〜４では、正電
圧Ｅ＋であり、状態番号５〜８では、負電圧Ｅ−であ
る。
５〜８が正論理であるのに対し、第５表ではその逆であ
る。即ちデータ電源線VESが状態番号１〜４では、正電
圧Ｅ＋であり、状態番号５〜８では、負電圧Ｅ−であ
る。
走査信号が負電圧Ｖ−にふれる時は、正電圧Ｅ＋が選択
時のデータ信号になり、負電圧Ｅ−が非選択時のデータ
信号になる。通常はＥ＋とＥ−の絶対値は等しい。正電
圧Ｖ＋の時はその逆である。従って、走査デコーダが負
論理（VES＝Ｖ−）の時は、データデコーダは正論理（V
ED＝Ｅ＋）である必要がある。又、走査デコーダが正論
理（VED＝Ｖ＋）の時は、データデコーダは負論理（VED
＝Ｅ−）である必要がある。これが実現されるように、
データ電源25の電圧を決定する。
時のデータ信号になり、負電圧Ｅ−が非選択時のデータ
信号になる。通常はＥ＋とＥ−の絶対値は等しい。正電
圧Ｖ＋の時はその逆である。従って、走査デコーダが負
論理（VES＝Ｖ−）の時は、データデコーダは正論理（V
ED＝Ｅ＋）である必要がある。又、走査デコーダが正論
理（VED＝Ｖ＋）の時は、データデコーダは負論理（VED
＝Ｅ−）である必要がある。これが実現されるように、
データ電源25の電圧を決定する。
第５表からわかるように、データデコーダは、正論理又
は負論理多重データ線23,21の信号を、正論理又は負論
理ゲート線24,22の信号でゲートをかける動作をする。
は負論理多重データ線23,21の信号を、正論理又は負論
理ゲート線24,22の信号でゲートをかける動作をする。
従って、データデコーダへの入力である多重データ線信
号は、表示部のデータ電極信号を、ゲート線信号により
多重化した信号でなければならない。
号は、表示部のデータ電極信号を、ゲート線信号により
多重化した信号でなければならない。
第５図に、４本のデータ電極に対するデータデコーダの
例を示す。データデコーダユニット26は第４図の回路を
示す。このように、各データ電極は、多重データ線とゲ
ート線のマトリックスの形に変換される。４本のデータ
電極は、２本の多重データ線と２本のゲート線のマトリ
ックスにより駆動可能である。ただし、各々、正論理と
負論理が必要であるので、外部への取出し端子数は８本
になる。
例を示す。データデコーダユニット26は第４図の回路を
示す。このように、各データ電極は、多重データ線とゲ
ート線のマトリックスの形に変換される。４本のデータ
電極は、２本の多重データ線と２本のゲート線のマトリ
ックスにより駆動可能である。ただし、各々、正論理と
負論理が必要であるので、外部への取出し端子数は８本
になる。
表示部の電極端子数が の場合、 が整数ならば、取出しの多重データ線及びゲート線をと
もに にすることにより、それらの和、即ち、外部への取出し
端子数は極小になる。
もに にすることにより、それらの和、即ち、外部への取出し
端子数は極小になる。
が整数でない場合は、まず 以下、且つ、最大の整数をＭとしてN/M以上且つ、最小
の整数をＭ′を求める。従ってＭ＜Ｍ′である。この
時、Ｍが取出しのゲート線本数、Ｍが多重データ線本数
である。逆の設定も可能である。これらの本数は、正論
理負論理、各々の本数である。取出しゲート線本数が多
くなると、多重データ線信号の多重度が大きくなる。そ
の結果アクティブ・マトリクスのスイッチング素子の性
能が十分でない場合は表示のコントラスト低下、クロス
トーク発生等の問題が起こるのでその時を考慮して、ゲ
ート線本数は決める必要がある。ここで、多重データ線
信号の多重度は、各論理のゲート線本数に等しい。
の整数をＭ′を求める。従ってＭ＜Ｍ′である。この
時、Ｍが取出しのゲート線本数、Ｍが多重データ線本数
である。逆の設定も可能である。これらの本数は、正論
理負論理、各々の本数である。取出しゲート線本数が多
くなると、多重データ線信号の多重度が大きくなる。そ
の結果アクティブ・マトリクスのスイッチング素子の性
能が十分でない場合は表示のコントラスト低下、クロス
トーク発生等の問題が起こるのでその時を考慮して、ゲ
ート線本数は決める必要がある。ここで、多重データ線
信号の多重度は、各論理のゲート線本数に等しい。
スイッチング素子の性能が十分高い場合は、多重度を十
分高くとれるので、取出しゲート線本数を多くすること
ができる。このような場合は１データデコーダユニット
当りのゲート線をふやした方が、取出し線の本数が少な
くなる。その例を第６図に示し、その動作を第６表に示
す。
分高くとれるので、取出しゲート線本数を多くすること
ができる。このような場合は１データデコーダユニット
当りのゲート線をふやした方が、取出し線の本数が少な
くなる。その例を第６図に示し、その動作を第６表に示
す。
この場合の多重度は８である。走査デコーダと同様のエ
ンコード走査信号をゲート線に入れることにより、多重
データ線信号をデコードし、各データ線に印加する。
ンコード走査信号をゲート線に入れることにより、多重
データ線信号をデコードし、各データ線に印加する。
走査デコーダのところで述べたように、このようなエン
コード走査信号を用いる方法は、取出し端子数を大幅に
減らすことができる。従って、データデコードで取出し
端子数を極小にするには、多重データ線を、正論理、負
論理各々１本とし、多重度を表示部のデータ電極数に等
しくした場合である。
コード走査信号を用いる方法は、取出し端子数を大幅に
減らすことができる。従って、データデコードで取出し
端子数を極小にするには、多重データ線を、正論理、負
論理各々１本とし、多重度を表示部のデータ電極数に等
しくした場合である。
以上のことを、LCDの動作と対応させる。第３表中の走
査番号０から15のエンコード信号を番号順に繰り返し発
生させることにより、走査線電極の一つのみに順次Ｖ−
又はＶ＋の電圧を発生させる。各走査番号の信号を発生
する時間をteとすると、走査番号０から７、又は８から
15までの信号を発生する時間（＝８・te）が１フレーム
周期tfである。
査番号０から15のエンコード信号を番号順に繰り返し発
生させることにより、走査線電極の一つのみに順次Ｖ−
又はＶ＋の電圧を発生させる。各走査番号の信号を発生
する時間をteとすると、走査番号０から７、又は８から
15までの信号を発生する時間（＝８・te）が１フレーム
周期tfである。
各teの時間内にＶ−又はＶ＋が印加されている行の各画
素にデータを書き込む。従って、第５表又は第６表に示
されるゲート線の走査は、teの時間で行われる。
素にデータを書き込む。従って、第５表又は第６表に示
されるゲート線の走査は、teの時間で行われる。
１フレーム毎に走査信号は負電圧Ｖ−と正電圧Ｖ＋即ち
走査デコーダは負論理と正論理とを交互にとる。これに
対応して、データデコーダは正論理と負論理とを交互に
とる。従って、液晶に印加される電圧は交流になる。又
この波形は、電圧平均化法による駆動波形とほぼ同じで
ある。
走査デコーダは負論理と正論理とを交互にとる。これに
対応して、データデコーダは正論理と負論理とを交互に
とる。従って、液晶に印加される電圧は交流になる。又
この波形は、電圧平均化法による駆動波形とほぼ同じで
ある。
以上において説明を簡単にする為に、走査電圧は、０を
中心に、正負（Ｖ＋とＶ−）にふれるようにした。しか
し、よく知られているように駆動回路及び、電源の上で
は、適当にバイアスを加えて、単極性の信号にした方が
よい。単極性にするには、第１表の代わりに第４表に示
した電圧、第５表の代わりに第７表に示した電圧を用い
ればよい。
中心に、正負（Ｖ＋とＶ−）にふれるようにした。しか
し、よく知られているように駆動回路及び、電源の上で
は、適当にバイアスを加えて、単極性の信号にした方が
よい。単極性にするには、第１表の代わりに第４表に示
した電圧、第５表の代わりに第７表に示した電圧を用い
ればよい。
ここでW1、W2、W3、W4、W5、W6の大小関係はW1＜W2＜W3
≦W4＜W5＜W6 である。又、 |W2−W1|＝|W3−W2|＝|W5−W4|＝|W6−W5|＝1/B|W6−W1
|（Ｂ≧４） となるように決めている。Ｂは駆動バイアス数であり、
通常は、４から10ぐらいの値である。又、W1、W2、W3、
W4、W5、W6の極性は上記関係を満たせば、正でも負でも
よい。
≦W4＜W5＜W6 である。又、 |W2−W1|＝|W3−W2|＝|W5−W4|＝|W6−W5|＝1/B|W6−W1
|（Ｂ≧４） となるように決めている。Ｂは駆動バイアス数であり、
通常は、４から10ぐらいの値である。又、W1、W2、W3、
W4、W5、W6の極性は上記関係を満たせば、正でも負でも
よい。
以上で述べたように、本発明による薄膜デコーダは、薄
膜ダイオードと薄膜抵抗から構成される。各々の一実施
例の製造断面図を第７図と第８図に示す。保護層28は、
不純物等の拡散を防ぐ為のものであり、不可決のもので
はない。薄膜ダイオードは、ガラス基板27又は保護層28
上にスパッタ又は真空蒸着法等によりタンタル金属等の
周辺下部電極29を形成し、陽極酸化等により酸化タンタ
ル等の絶縁体層30を形成し、その上に、酸化インジウ
ム、酸化スズ（ITO）等の金属酸化物の周辺上部電極31
をスパッタ又は真空蒸着法等により形成し、適当なフォ
トリソグラフィを行うことにより実現される。このよう
にして形成したダイオードは、周辺上部電極31から、周
辺下部電極29に電流は流れる。その電流比は±10Vで104
以上と高い。又、このような薄膜デコーダは、表示部と
スイッチング素子と同時につくることができる為、殆ん
ど工程数は増加しない。
膜ダイオードと薄膜抵抗から構成される。各々の一実施
例の製造断面図を第７図と第８図に示す。保護層28は、
不純物等の拡散を防ぐ為のものであり、不可決のもので
はない。薄膜ダイオードは、ガラス基板27又は保護層28
上にスパッタ又は真空蒸着法等によりタンタル金属等の
周辺下部電極29を形成し、陽極酸化等により酸化タンタ
ル等の絶縁体層30を形成し、その上に、酸化インジウ
ム、酸化スズ（ITO）等の金属酸化物の周辺上部電極31
をスパッタ又は真空蒸着法等により形成し、適当なフォ
トリソグラフィを行うことにより実現される。このよう
にして形成したダイオードは、周辺上部電極31から、周
辺下部電極29に電流は流れる。その電流比は±10Vで104
以上と高い。又、このような薄膜デコーダは、表示部と
スイッチング素子と同時につくることができる為、殆ん
ど工程数は増加しない。
薄膜抵抗は、ガラス基板27又は保護層28の上にタンタル
薄膜、又はITO薄膜等の薄膜抵抗体32を形成することに
より実現される。その抵抗値は膜厚、形状をかえること
により自由に設定できる。
薄膜、又はITO薄膜等の薄膜抵抗体32を形成することに
より実現される。その抵抗値は膜厚、形状をかえること
により自由に設定できる。
以下実施例に基づいて、本発明を詳細に説明する。
実施例１ 本実施例は、非線形抵抗素子の一種である金属・絶縁体
・金属（MIM）素子を用いた0.3mmピッチ400×400画素の
アクティブ・マトリックス型LCDに、本発明を適用した
例である。
・金属（MIM）素子を用いた0.3mmピッチ400×400画素の
アクティブ・マトリックス型LCDに、本発明を適用した
例である。
MIN素子及び液晶画素の代表例の断面図を第９図に示
す。薄膜デコーダの薄膜ダイオードと抵抗素子の代表的
例の断面図を第7,8図に示す。薄膜デコーダ、MIM、画素
電極の平面図を第10図に示す。
す。薄膜デコーダの薄膜ダイオードと抵抗素子の代表的
例の断面図を第7,8図に示す。薄膜デコーダ、MIM、画素
電極の平面図を第10図に示す。
まず、下部ガイド基板27上の膜形成から述べる。最初に
下部ガラス基板27をTa2O5、SiO2等の保護層28で被覆す
る。この保護層28はガラスからのナトリウムイオン等の
侵入を防ぐものであるが不可欠なものではないので省略
できる。この上にタンタル（Ta）を通常のアルゴン（A
r）中DCスパッタで4000Å形成する。通常のドライ・エ
ッチングを用いたフォトリソグラフィによりパターン化
し、走査電極12と周辺下部電極29とした。レジストによ
り、Ta2O5を形成しない部分を被覆した後、0.1wt％クエ
ン酸中で陽極酸化を行うことにより、表示部の走査電極
12上のMIM部に五酸化タンタル（Ta2O5）からなる600Å
の絶縁体層30を形成する。又同時に周辺下部電極上に60
0Åの絶縁体を形成した。
下部ガラス基板27をTa2O5、SiO2等の保護層28で被覆す
る。この保護層28はガラスからのナトリウムイオン等の
侵入を防ぐものであるが不可欠なものではないので省略
できる。この上にタンタル（Ta）を通常のアルゴン（A
r）中DCスパッタで4000Å形成する。通常のドライ・エ
ッチングを用いたフォトリソグラフィによりパターン化
し、走査電極12と周辺下部電極29とした。レジストによ
り、Ta2O5を形成しない部分を被覆した後、0.1wt％クエ
ン酸中で陽極酸化を行うことにより、表示部の走査電極
12上のMIM部に五酸化タンタル（Ta2O5）からなる600Å
の絶縁体層30を形成する。又同時に周辺下部電極上に60
0Åの絶縁体を形成した。
上記電極33はクロムとし、真空蒸着により形成した。周
辺上部電極31、及び薄膜抵抗率32及び、画素電極34は透
明電極の酸化インジウム−酸化スズ（ITO）とし、マグ
ネトロン・スパッタリング又は、反応性イオンプレーテ
ィング法により形成し、通常のフォトリソグラフィ法に
よりパターン化した。
辺上部電極31、及び薄膜抵抗率32及び、画素電極34は透
明電極の酸化インジウム−酸化スズ（ITO）とし、マグ
ネトロン・スパッタリング又は、反応性イオンプレーテ
ィング法により形成し、通常のフォトリソグラフィ法に
よりパターン化した。
上部ガラス基板36上の膜形成、パターン化は下部ガラス
基板のそれとほとんど同じである。ただし、TaとTa2O5
はデコーダ中の薄膜ダイオード素子と薄膜抵抗素子の形
成のみに用い、MIM素子は形成しない。又、データ電極
はITOであり、通常の単純マルチプレックスと同じくス
トライプ状に形成する。
基板のそれとほとんど同じである。ただし、TaとTa2O5
はデコーダ中の薄膜ダイオード素子と薄膜抵抗素子の形
成のみに用い、MIM素子は形成しない。又、データ電極
はITOであり、通常の単純マルチプレックスと同じくス
トライプ状に形成する。
以上の製作法により、400本の走査電極と400本のデータ
電極とを形成し、画素ピッチ0.3mm、400×400画素の表
示部を形成した。
電極とを形成し、画素ピッチ0.3mm、400×400画素の表
示部を形成した。
走査電極には、第３図に示す走査デコーダを表示部と同
一基板上に形成し、接続した。これにより取出し端子数
は36本になり、400本の走査電極は一桁以上低減した。
データ電極には、第４図、又は、第６図に示すデータデ
コーダを接続した。これらのデータデコーダは表示部と
同一基板上に形成した。第４図のデータ・デコーダを用
いた場合、400本のデータ電極は、80本の取出し端子に
変換され、１桁近くの端子数低減が得られた。次に、第
６図に示すデータデコーダを用いた場合は、取出し端子
数が38本になる。
一基板上に形成し、接続した。これにより取出し端子数
は36本になり、400本の走査電極は一桁以上低減した。
データ電極には、第４図、又は、第６図に示すデータデ
コーダを接続した。これらのデータデコーダは表示部と
同一基板上に形成した。第４図のデータ・デコーダを用
いた場合、400本のデータ電極は、80本の取出し端子に
変換され、１桁近くの端子数低減が得られた。次に、第
６図に示すデータデコーダを用いた場合は、取出し端子
数が38本になる。
このように、本発明を適用することにより取出し端子数
は800本から、116本又は74になり、１桁前後の減少を実
現でき、接続コストが大幅に減少した。又、駆動用ICの
数も20個から２個に減少し、著しい低コスト化を実現で
きた。画素数が増加することにより、取出し端子数の低
減は更に大きくなる。
は800本から、116本又は74になり、１桁前後の減少を実
現でき、接続コストが大幅に減少した。又、駆動用ICの
数も20個から２個に減少し、著しい低コスト化を実現で
きた。画素数が増加することにより、取出し端子数の低
減は更に大きくなる。
これらの上部・下部ガラス基板を、通常のTN型LCDに用
いられている方法で、張り合わせ、シールし、TN型液晶
（メルク製、ZLI−1565）を注入し、偏光板を張ること
により、本発明によるLCDを完成した。セル厚は８μ
ｍ、偏光板は日東電光製のNPF−1100Hである。
いられている方法で、張り合わせ、シールし、TN型液晶
（メルク製、ZLI−1565）を注入し、偏光板を張ること
により、本発明によるLCDを完成した。セル厚は８μ
ｍ、偏光板は日東電光製のNPF−1100Hである。
本実施例によるLCDを1/5バイアスの電圧平均化法により
駆動したところ、コントラスト比5:1の得られる視野角
が±50゜と広く殆んどスタティック並の表示特性が得ら
れた。
駆動したところ、コントラスト比5:1の得られる視野角
が±50゜と広く殆んどスタティック並の表示特性が得ら
れた。
本実施例では、画素行電極側にMIMを形成したが、画素
列電極側にMIMを形成することによっても、本実施例と
同じ機能を有するLCDが実現できる。
列電極側にMIMを形成することによっても、本実施例と
同じ機能を有するLCDが実現できる。
又、本実施例では画素行電極端子と画素列電極端子の両
方にデコーダを設け、マトリックス化したが、どちらか
一方のみをマトリックス化することは可能であり、それ
のみでも端子数は半分近くに減少する。
方にデコーダを設け、マトリックス化したが、どちらか
一方のみをマトリックス化することは可能であり、それ
のみでも端子数は半分近くに減少する。
実施例２ 本発明はａ−Si TFTを用いたアクティブマトリックスLC
Dに本発明を適用した例である。周辺二端子素子にはコ
ンデンサ素子を用いる。TFT素子及び液晶画素の代表例
の断面図を第11図に示す。デコーダのダイオード抵抗の
代表例の断面図は、既に第7,8図に示したとおりであ
る。本実施例では、行・列デコーダともに下部ガラス基
板側に形成されている。特記なき限り、実施例１に従
う。
Dに本発明を適用した例である。周辺二端子素子にはコ
ンデンサ素子を用いる。TFT素子及び液晶画素の代表例
の断面図を第11図に示す。デコーダのダイオード抵抗の
代表例の断面図は、既に第7,8図に示したとおりであ
る。本実施例では、行・列デコーダともに下部ガラス基
板側に形成されている。特記なき限り、実施例１に従
う。
最初に、タンタルをDCスパッタにより、保護層28の上に
形成した。それをドライエッチングによりパターン化し
走査電極６とダイオードの周辺下部電極29とした。これ
らを陽極酸化することにより2000ÅのTa2O5を形成しゲ
ート絶縁層37とした。又、500ÅTa2O5を形成して、ダイ
オードの絶縁体層30とした。この後の通常のTFTの製法
と同じく、ａ−Si層を形成し、Cr等の金属でデータ電極
と接続電極を形成した。又、デコーダ部の周辺上部電極
も同時にCrで形成した。その後ITOで画素電極を形成し
た。
形成した。それをドライエッチングによりパターン化し
走査電極６とダイオードの周辺下部電極29とした。これ
らを陽極酸化することにより2000ÅのTa2O5を形成しゲ
ート絶縁層37とした。又、500ÅTa2O5を形成して、ダイ
オードの絶縁体層30とした。この後の通常のTFTの製法
と同じく、ａ−Si層を形成し、Cr等の金属でデータ電極
と接続電極を形成した。又、デコーダ部の周辺上部電極
も同時にCrで形成した。その後ITOで画素電極を形成し
た。
上部ガラス基板は、保護層28の上に、ITOの対向電極15
をベタに付けたのみである。
をベタに付けたのみである。
実施例１と同じ方法により、これらの２枚の基板を組み
合わせてTN型LCDを製作した。これを実施例１と同じ方
法で駆動することにより、スタティック駆動時並の表示
特性が得られた。
合わせてTN型LCDを製作した。これを実施例１と同じ方
法で駆動することにより、スタティック駆動時並の表示
特性が得られた。
（発明の効果） 液晶表示装置に本発明を適用すれば、駆動回路への取出
し端子数を１桁以上低減できる。これにより、接続工数
及び駆動IC数が著しく少くなり低コストの液晶表示装置
が実現できる。
し端子数を１桁以上低減できる。これにより、接続工数
及び駆動IC数が著しく少くなり低コストの液晶表示装置
が実現できる。
第１図は、本発明による薄膜デコーダ積層型液晶表示装
置の一実施例の回路図、第２図は、アクティブマトリク
ス型LCDの一画素の回路図、第３図は、走査デコーダの
一実施例の原理的回路図第４図、第５図及び第６図は、
データデコーダの一実施例の原理的回路図、第７図は、
薄膜ダイオードの一実施例の断面図、第８図は、薄膜抵
抗の一実施例の断面図、第９図は、実施例１の一画素の
構造断面図、第10図は、実施例１の平面図、第11図は、
実施例２の一画素の構造断面図である。 １……表示部、２……走査デコーダ、３……データ・デ
コーダ、４……駆動部、５……画素、６……走査電極、
７……データ・アドレス線、８……データ線、９……デ
ータ電極、10……液晶画素、11……非線形抵抗素子、12
……走査電極、13……データ電極、14……薄膜トランジ
スタ素子、15……対向電極、16……負論理アドレス線、
17……正論理アドレス線、18……ダイオード、19……抵
抗、20……走査電源線、21……負論理多重データ線、22
……負論理ゲート線、23……正論理多重データ線、24…
…正論理ゲート線、25……データ電源線、26……データ
デコーダユニット、27……下部ガラス基板、28……保護
層、29……周辺下部電極、30……絶縁体層、31……周辺
上部電極、32……薄膜抵抗体、33……上部電極、34……
画素電極、35……液晶層、36……上部ガラス基板、37…
…ゲート絶縁層、38……ａ−Si層、39……接続電極。
置の一実施例の回路図、第２図は、アクティブマトリク
ス型LCDの一画素の回路図、第３図は、走査デコーダの
一実施例の原理的回路図第４図、第５図及び第６図は、
データデコーダの一実施例の原理的回路図、第７図は、
薄膜ダイオードの一実施例の断面図、第８図は、薄膜抵
抗の一実施例の断面図、第９図は、実施例１の一画素の
構造断面図、第10図は、実施例１の平面図、第11図は、
実施例２の一画素の構造断面図である。 １……表示部、２……走査デコーダ、３……データ・デ
コーダ、４……駆動部、５……画素、６……走査電極、
７……データ・アドレス線、８……データ線、９……デ
ータ電極、10……液晶画素、11……非線形抵抗素子、12
……走査電極、13……データ電極、14……薄膜トランジ
スタ素子、15……対向電極、16……負論理アドレス線、
17……正論理アドレス線、18……ダイオード、19……抵
抗、20……走査電源線、21……負論理多重データ線、22
……負論理ゲート線、23……正論理多重データ線、24…
…正論理ゲート線、25……データ電源線、26……データ
デコーダユニット、27……下部ガラス基板、28……保護
層、29……周辺下部電極、30……絶縁体層、31……周辺
上部電極、32……薄膜抵抗体、33……上部電極、34……
画素電極、35……液晶層、36……上部ガラス基板、37…
…ゲート絶縁層、38……ａ−Si層、39……接続電極。
Claims (1)
- 【請求項１】一方の基板上に帯状の走査電極を形成し、
他方の基板上に帯状のデータ電極を形成し、この二枚の
基板を液晶を介して組み立てられた液晶表示装置におい
て、前記両基板のいずれか一方、または両方の電極端子
に、薄膜デコーダを各電極端子と同一基板上に集積形成
してなり、前記薄膜デコーダは、薄膜抵抗と薄膜ダイオ
ードにより構成された回路である薄膜ダイオード抵抗ア
レイ回路から構成され、前記薄膜抵抗に接続された端子
及び前記薄膜ダイオードに接続された端子がそのダイオ
ード極性及び電圧極性に応じて一致した時に出力を発生
する一致回路としたことを特徴とする薄膜デコーダ積層
型液晶表示装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60267714A JPH0677186B2 (ja) | 1985-11-27 | 1985-11-27 | 薄膜デコ−ダ積層型液晶表示装置 |
| US06/935,246 US4807974A (en) | 1985-11-27 | 1986-11-26 | Liquid crystal display having a decoder between a driver and scan electrodes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60267714A JPH0677186B2 (ja) | 1985-11-27 | 1985-11-27 | 薄膜デコ−ダ積層型液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62125393A JPS62125393A (ja) | 1987-06-06 |
| JPH0677186B2 true JPH0677186B2 (ja) | 1994-09-28 |
Family
ID=17448529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60267714A Expired - Lifetime JPH0677186B2 (ja) | 1985-11-27 | 1985-11-27 | 薄膜デコ−ダ積層型液晶表示装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4807974A (ja) |
| JP (1) | JPH0677186B2 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4949141A (en) * | 1988-02-04 | 1990-08-14 | Amoco Corporation | Vertical gate thin film transistors in liquid crystal array |
| US5148301A (en) * | 1990-02-27 | 1992-09-15 | Casio Computer Co., Ltd. | Liquid crystal display device having a driving circuit inside the seal boundary |
| US5362671A (en) * | 1990-12-31 | 1994-11-08 | Kopin Corporation | Method of fabricating single crystal silicon arrayed devices for display panels |
| US6320568B1 (en) | 1990-12-31 | 2001-11-20 | Kopin Corporation | Control system for display panels |
| US5258325A (en) * | 1990-12-31 | 1993-11-02 | Kopin Corporation | Method for manufacturing a semiconductor device using a circuit transfer film |
| US5528397A (en) * | 1991-12-03 | 1996-06-18 | Kopin Corporation | Single crystal silicon transistors for display panels |
| US5743614A (en) * | 1990-12-31 | 1998-04-28 | Kopin Corporation | Housing assembly for a matrix display |
| US5376979A (en) * | 1990-12-31 | 1994-12-27 | Kopin Corporation | Slide projector mountable light valve display |
| JP2641340B2 (ja) * | 1991-06-13 | 1997-08-13 | スタンレー電気株式会社 | アクティブマトリクス液晶表示装置 |
| GB9117680D0 (en) * | 1991-08-16 | 1991-10-02 | Philips Electronic Associated | Electronic matrix array devices |
| US5781164A (en) * | 1992-11-04 | 1998-07-14 | Kopin Corporation | Matrix display systems |
| EP0674207B1 (en) * | 1993-09-09 | 2001-11-28 | Kabushiki Kaisha Toshiba | Display device |
| KR100214484B1 (ko) * | 1996-06-07 | 1999-08-02 | 구본준 | 순차 및 이중스캐닝방식을 위한 티에프티-엘씨디구동회로 |
| JP3464599B2 (ja) * | 1997-10-06 | 2003-11-10 | 株式会社 日立ディスプレイズ | 液晶表示装置 |
| US6738036B2 (en) * | 2001-08-03 | 2004-05-18 | Koninklijke Philips Electronics N.V. | Decoder based row addressing circuitry with pre-writes |
| US7321732B2 (en) * | 2003-07-28 | 2008-01-22 | Emerson Electric Co. | Method and apparatus for improving noise immunity for low intensity optical communication |
| US20070268238A1 (en) * | 2006-05-22 | 2007-11-22 | Himax Technologies, Inc. | Image-displaying control circuit of a scan-backlight LCD |
| US8223580B2 (en) * | 2008-06-17 | 2012-07-17 | Ovonyx, Inc. | Method and apparatus for decoding memory |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3684918A (en) * | 1970-08-07 | 1972-08-15 | Owens Illinois Inc | Gas discharge display/memory panels and selection and addressing circuits therefor |
| JPS5237744A (en) * | 1975-09-19 | 1977-03-23 | Seiko Epson Corp | Electronic desk computer with liquid crystal display |
| JPS54154992A (en) * | 1978-05-29 | 1979-12-06 | Seiko Epson Corp | Semiconductor electrode substrate for liquid crystal panel drive |
| US4233603A (en) * | 1978-11-16 | 1980-11-11 | General Electric Company | Multiplexed varistor-controlled liquid crystal display |
| US4423432A (en) * | 1980-01-28 | 1983-12-27 | Rca Corporation | Apparatus for decoding multiple input lines |
| FR2496309B1 (fr) * | 1980-12-15 | 1986-01-31 | Thomson Csf | Dispositif de commande d'un ecran de visualisation, et ecran de visualisation commande par ce dispositif |
| US4506955A (en) * | 1983-05-06 | 1985-03-26 | At&T Bell Laboratories | Interconnection and addressing scheme for LCDs |
| JPS59230112A (ja) * | 1983-06-13 | 1984-12-24 | Hitachi Ltd | 車載用電子表示式計器盤 |
| US4641135A (en) * | 1983-12-27 | 1987-02-03 | Ncr Corporation | Field effect display system with diode selection of picture elements |
| US4636788A (en) * | 1984-01-19 | 1987-01-13 | Ncr Corporation | Field effect display system using drive circuits |
-
1985
- 1985-11-27 JP JP60267714A patent/JPH0677186B2/ja not_active Expired - Lifetime
-
1986
- 1986-11-26 US US06/935,246 patent/US4807974A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4807974A (en) | 1989-02-28 |
| JPS62125393A (ja) | 1987-06-06 |
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