JPH0676296A - コンパクトディスク記録再生装置 - Google Patents
コンパクトディスク記録再生装置Info
- Publication number
- JPH0676296A JPH0676296A JP25400092A JP25400092A JPH0676296A JP H0676296 A JPH0676296 A JP H0676296A JP 25400092 A JP25400092 A JP 25400092A JP 25400092 A JP25400092 A JP 25400092A JP H0676296 A JPH0676296 A JP H0676296A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- data
- efm
- clock
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Rotational Drive Of Disk (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Optical Recording Or Reproduction (AREA)
Abstract
(57)【要約】
【目的】 コンパクトディスク記録再生装置に関し、D
AIで受信したデータでシステムクロックを発生させ、
DAIで受信したデータを直接CD−Rに書き込むこと
ができるようにしたコンパクトディスク記録再生装置を
提供することを目的とする。 【構成】 追記可能なコンパクトディスクから読み出さ
れ、EFM復調されたデータを出力するとともに、該コ
ンパクトディスクに追記されるデータを入力するデジタ
ルオーディオインタフェースを備えるコンパクトディク
記録再生装置において、デジタルオーディオインタフェ
ースの入力信号からシステムクロックを再生する第1の
PLL810と、システムクロックに基づいてスピンド
ルモータを制御する手段とを設けた構成とする。
AIで受信したデータでシステムクロックを発生させ、
DAIで受信したデータを直接CD−Rに書き込むこと
ができるようにしたコンパクトディスク記録再生装置を
提供することを目的とする。 【構成】 追記可能なコンパクトディスクから読み出さ
れ、EFM復調されたデータを出力するとともに、該コ
ンパクトディスクに追記されるデータを入力するデジタ
ルオーディオインタフェースを備えるコンパクトディク
記録再生装置において、デジタルオーディオインタフェ
ースの入力信号からシステムクロックを再生する第1の
PLL810と、システムクロックに基づいてスピンド
ルモータを制御する手段とを設けた構成とする。
Description
【0001】
【産業上の利用分野】本発明は、コンパクトディスク記
録再生装置に関する。
録再生装置に関する。
【0002】
【従来の技術】最近、大容量記録メディアとして光ディ
スク、光磁気ディスク等のコンパクトディスクが注目さ
れている。
スク、光磁気ディスク等のコンパクトディスクが注目さ
れている。
【0003】コンパクトディスクは、コンピュータのデ
ータ、静止画、グラフィックス等を記録したCD−RO
Mと、オーディオ用のCD−DAとに大別されている
が、何れもコンパクトディスクメーカで予めデータを書
き込んだ読み出し専用のROM(Read Only
Memory)として市販されている。
ータ、静止画、グラフィックス等を記録したCD−RO
Mと、オーディオ用のCD−DAとに大別されている
が、何れもコンパクトディスクメーカで予めデータを書
き込んだ読み出し専用のROM(Read Only
Memory)として市販されている。
【0004】また、コンパクトディスクの記録を再生す
るため、デコーダ再生装置が市販されているが、いずれ
も再生専用機であり、書き込み用回路については何ら対
応がなされていない。
るため、デコーダ再生装置が市販されているが、いずれ
も再生専用機であり、書き込み用回路については何ら対
応がなされていない。
【0005】しかし、最近、コンパクトディスク規格を
満足する追記型コンパクトディスク(CD−WO;Co
npact Disk Write Once)や書き
替え型コンパクトディスク(CD−R;Compact
Disk Rewritable)が提案され、これ
らのディスクの記録再生を行うフォーマットを制定し
た、いわゆる、オレンジブック標準が提案されている。
満足する追記型コンパクトディスク(CD−WO;Co
npact Disk Write Once)や書き
替え型コンパクトディスク(CD−R;Compact
Disk Rewritable)が提案され、これ
らのディスクの記録再生を行うフォーマットを制定し
た、いわゆる、オレンジブック標準が提案されている。
【0006】しかしながら、これら追記型あるいは書き
替え型コンパクトディスクへのデータの記録は、従来通
りコンパクトでぃすくメーカの記録専用機を用いるか、
高価なコンピュータ装置に組み合わされた記録再生装置
に頼っており、テープレコーダのように使用者の操作に
基づいて、使用者の目前で、当該機器のみで短時間にデ
ータの記録あるいは書き替えができる装置は未だに実現
されていない。
替え型コンパクトディスクへのデータの記録は、従来通
りコンパクトでぃすくメーカの記録専用機を用いるか、
高価なコンピュータ装置に組み合わされた記録再生装置
に頼っており、テープレコーダのように使用者の操作に
基づいて、使用者の目前で、当該機器のみで短時間にデ
ータの記録あるいは書き替えができる装置は未だに実現
されていない。
【0007】本発明者は、例えば、図1のブロック図に
示すように、半導体集積回路1を用いて光ディスク2へ
の情報の記録及び光ディスク2の情報の再生ができるよ
うにしたコンパクトディスク記録再生装置をすでに提案
している。
示すように、半導体集積回路1を用いて光ディスク2へ
の情報の記録及び光ディスク2の情報の再生ができるよ
うにしたコンパクトディスク記録再生装置をすでに提案
している。
【0008】この装置は、半導体集積回路1に追記型光
ディスク2からピックアップ3によって読み出したデー
タをRF回路4を介して入力するようにしている。
ディスク2からピックアップ3によって読み出したデー
タをRF回路4を介して入力するようにしている。
【0009】半導体集積回路1には、データバス10、
EFM復調回路20、EFM変調回路25、ATIP復
調回路30、CLV制御回路40、サブコード生成/演
算回路50、CIRC変調/復調回路70、データ用イ
ンターフェース回路80、システムコントローラ用イン
ターフェース85などが組み込まれている。
EFM復調回路20、EFM変調回路25、ATIP復
調回路30、CLV制御回路40、サブコード生成/演
算回路50、CIRC変調/復調回路70、データ用イ
ンターフェース回路80、システムコントローラ用イン
ターフェース85などが組み込まれている。
【0010】上記EFM復調回路20は、光ディスク2
から読み出された14ビットのEFM(Eight t
o Fourteen Moduration)変調さ
れたEFM信号を変換テーブルに従って8ビットのデー
タに復調し、データバス10に送出する。
から読み出された14ビットのEFM(Eight t
o Fourteen Moduration)変調さ
れたEFM信号を変換テーブルに従って8ビットのデー
タに復調し、データバス10に送出する。
【0011】データバス10に送出されたデータは、基
準クロック回路90に基づいてアドレス発生回路95か
ら出力されるアドレスでアドレス指定されてRAM8に
書き込まれる。
準クロック回路90に基づいてアドレス発生回路95か
ら出力されるアドレスでアドレス指定されてRAM8に
書き込まれる。
【0012】EFM変調回路25は、RAM8から読み
出された8ビットのデータの直流成分を少なくするため
に14ビットのEFMデータに変調するとともに、さら
に、マージンビットを付加して17ビットのデータにし
てRF回路4へ送出する。RAM8から読み出された8
ビットデータは、基準クロック回路90に基づいてアド
レス発生回路95から出力されたアドレスでアドレス指
定されたものであり、データバス10を経てEFM変調
回路25に入力される。
出された8ビットのデータの直流成分を少なくするため
に14ビットのEFMデータに変調するとともに、さら
に、マージンビットを付加して17ビットのデータにし
てRF回路4へ送出する。RAM8から読み出された8
ビットデータは、基準クロック回路90に基づいてアド
レス発生回路95から出力されたアドレスでアドレス指
定されたものであり、データバス10を経てEFM変調
回路25に入力される。
【0013】ATIP復調回路30は、ATIPデコシ
ュレータ5にて光ディスク2に作製されているプリグル
ーブから読み出されたATIP信号を復調する。
ュレータ5にて光ディスク2に作製されているプリグル
ーブから読み出されたATIP信号を復調する。
【0014】CLV制御回路40は、EFM復調回路2
02らるEFM信号及びまたはATIPデコシュレータ
5からのATIP信号に基づき光ディスクの回転制御用
信号をサーボ回路7に出力する。また、この装置のCL
V制御回路40は、モータ6からのFG出力も入力さ
れ、この出力に基づいて更に回転制御用の信号を出力す
る。
02らるEFM信号及びまたはATIPデコシュレータ
5からのATIP信号に基づき光ディスクの回転制御用
信号をサーボ回路7に出力する。また、この装置のCL
V制御回路40は、モータ6からのFG出力も入力さ
れ、この出力に基づいて更に回転制御用の信号を出力す
る。
【0015】サブコード生成/演算回路50は、EFM
信号よりサブコードを抽出し、サブコードにCRC演算
を施し、また、光ディスクへ書き込むデータにCRC演
算を施しサブコードを生成する。このサブコード生成/
演算回路50は、EFM復調回路20からのEFM信号
が入力されCRC信号を抽出するレジスタ51、CRC
演算回路52、読み出し用レジスタ53、書き込み用レ
ジタ54、自動加減算回路55、EFM変調回路25へ
データを送出するためのレジスタ56及び内部バス57
を備える。
信号よりサブコードを抽出し、サブコードにCRC演算
を施し、また、光ディスクへ書き込むデータにCRC演
算を施しサブコードを生成する。このサブコード生成/
演算回路50は、EFM復調回路20からのEFM信号
が入力されCRC信号を抽出するレジスタ51、CRC
演算回路52、読み出し用レジスタ53、書き込み用レ
ジタ54、自動加減算回路55、EFM変調回路25へ
データを送出するためのレジスタ56及び内部バス57
を備える。
【0016】CIRC変調/復調回路70は、RAM8
よりデータバス10を介して読み出され、EFM復調さ
れた信号からCIRC(クロス・インターリーブド・リ
ード・ソロモン信号:Cross Interleav
ed Reed−Solomon Code)の誤りを
検出して訂正し、そのデータを再度RAM8に書き込
む。更にCIRC変調並びに復調回路70は、RAM8
よりデータバス10を介して読み出された光ディスク2
に書き込むデータにCIRC誤り訂正符号を付加し、そ
のデータを再度RAM8に書き込む。
よりデータバス10を介して読み出され、EFM復調さ
れた信号からCIRC(クロス・インターリーブド・リ
ード・ソロモン信号:Cross Interleav
ed Reed−Solomon Code)の誤りを
検出して訂正し、そのデータを再度RAM8に書き込
む。更にCIRC変調並びに復調回路70は、RAM8
よりデータバス10を介して読み出された光ディスク2
に書き込むデータにCIRC誤り訂正符号を付加し、そ
のデータを再度RAM8に書き込む。
【0017】データ用インターフェース回路80は、R
AM8よりデータバス10を介して読み出されたオーデ
ィオまたはデータを外部に出力するとともに、外部から
これに入力されるオーディオまたはデータがデータバス
10を介してRAM8に書き込まれる。
AM8よりデータバス10を介して読み出されたオーデ
ィオまたはデータを外部に出力するとともに、外部から
これに入力されるオーディオまたはデータがデータバス
10を介してRAM8に書き込まれる。
【0018】システムコントローラ用インターフェース
85は、システムコントローラ用プロセッサのデータバ
スとのインターフェースを行う。
85は、システムコントローラ用プロセッサのデータバ
スとのインターフェースを行う。
【0019】以下、上記の各回路について更に詳しく説
明する。
明する。
【0020】(1)EFM復調回路20 EFM復調回路20は、例えば図2のブロック図に示す
EFM信号入力部と、例えば図3のブロック図に示すよ
うなEFMデータ抽出部とを備える。
EFM信号入力部と、例えば図3のブロック図に示すよ
うなEFMデータ抽出部とを備える。
【0021】まず、EFM信号入力部について説明する
と、図2に示すように、光ディスク2から読み出された
14ビットのEFM信号がSYNCパターン抽出回路2
2に入力される。
と、図2に示すように、光ディスク2から読み出された
14ビットのEFM信号がSYNCパターン抽出回路2
2に入力される。
【0022】外部のEFM−PLL回路15と、ビット
クロック再生回路21と、位相比較回路211とでPL
Lが構成されており、8MHzのVOC信号がビットク
ロック再生回路21で4MHzのビットクロック信号
(PLCK)に変換されて出力される。
クロック再生回路21と、位相比較回路211とでPL
Lが構成されており、8MHzのVOC信号がビットク
ロック再生回路21で4MHzのビットクロック信号
(PLCK)に変換されて出力される。
【0023】このPLCKをSYNCパターン抽出回路
22にタイミング信号として与え、この回路21からE
FM信号のH11、L11、H2が抽出される。
22にタイミング信号として与え、この回路21からE
FM信号のH11、L11、H2が抽出される。
【0024】又、このEFM信号入力部には保護内挿回
路23が設けられ、この回路23からのクロック信号と
SYNCパターン抽出回路22からの信号とがオア回路
24に入力され、このオア回路24からシンクロン同期
信号(VSYNC)が出力される。
路23が設けられ、この回路23からのクロック信号と
SYNCパターン抽出回路22からの信号とがオア回路
24に入力され、このオア回路24からシンクロン同期
信号(VSYNC)が出力される。
【0025】図3に示すように、EFMデータ抽出部に
はEFM変換テーブル回路212が設けられ、この回路
212には17ビットのEFMデータが入力されるとと
もに、VSYNCが機銃ローカルコンピュータタイミン
グ信号として、また、PLCKがタイミング信号として
それぞれ与えられる。
はEFM変換テーブル回路212が設けられ、この回路
212には17ビットのEFMデータが入力されるとと
もに、VSYNCが機銃ローカルコンピュータタイミン
グ信号として、また、PLCKがタイミング信号として
それぞれ与えられる。
【0026】このEFM変換テーブル回路212では、
EFMデータがマージンビットを除去されて14ビット
のデータに変換され、更に変換テーブルに従って14ビ
ットのデータが8ビットのデータに復調される。そし
て、この8ビットのデータがデータバス10に送出さ
れ、基準クロック回路90に基づいてアドレス発生回路
95空発生されるアドレスによって指定されたRAM8
に書き込まれる。
EFMデータがマージンビットを除去されて14ビット
のデータに変換され、更に変換テーブルに従って14ビ
ットのデータが8ビットのデータに復調される。そし
て、この8ビットのデータがデータバス10に送出さ
れ、基準クロック回路90に基づいてアドレス発生回路
95空発生されるアドレスによって指定されたRAM8
に書き込まれる。
【0027】(2)EFM変調回路25 次に、EFM変調回路25について詳細に説明するが、
その前に、CDシステムにおいて採用されているデータ
変換方式、すなわち、EFM変換方式について説明す
る。
その前に、CDシステムにおいて採用されているデータ
変換方式、すなわち、EFM変換方式について説明す
る。
【0028】CDシステムでは、光ディスク2上にデー
タを記録するのにEFM変換方式を用いることにより、
オール”0”のデータであっても光ディスク2上にビッ
トが無いといった状態になることを避けている。
タを記録するのにEFM変換方式を用いることにより、
オール”0”のデータであっても光ディスク2上にビッ
トが無いといった状態になることを避けている。
【0029】すなわち、図7に示すように、16進の8
ビットのデータを定められた14ビット長のパターンに
変換し、これに3ビットのマージンビットの部分を加え
て光ディスク上に記録される1バイトのデータが構成さ
れる。このEFMではパターンのH/Lステートは関係
なく、その山又は谷の長さのみが意味を持つ。
ビットのデータを定められた14ビット長のパターンに
変換し、これに3ビットのマージンビットの部分を加え
て光ディスク上に記録される1バイトのデータが構成さ
れる。このEFMではパターンのH/Lステートは関係
なく、その山又は谷の長さのみが意味を持つ。
【0030】更に、このEFM変換方式では、”3T,
11Tルール”が存在する。このルールは、山又は谷の
長さが単位長さ”T”の3倍から11倍までで形成され
ねばならず、2T以下の短い山又は谷及び12T以上の
長い山又は谷を形成することはマージンビットを含めて
禁止している。このため、2つのデータに挟まれたマー
ジンビットは、自ずとその取り得るパターンを制限され
ることになる。
11Tルール”が存在する。このルールは、山又は谷の
長さが単位長さ”T”の3倍から11倍までで形成され
ねばならず、2T以下の短い山又は谷及び12T以上の
長い山又は谷を形成することはマージンビットを含めて
禁止している。このため、2つのデータに挟まれたマー
ジンビットは、自ずとその取り得るパターンを制限され
ることになる。
【0031】マージンビットの取り得るパターンは図8
に示す通りである。図8(A)は直前のデータパターン
の末尾が”0”の時、図8(B)は直前のデータパター
ンの末尾が”1”の時である。
に示す通りである。図8(A)は直前のデータパターン
の末尾が”0”の時、図8(B)は直前のデータパター
ンの末尾が”1”の時である。
【0032】加えて、EFM変換においては、低周波成
分の発生を極力抑えるためにDVS(Digital
Sum Value)が導入されるので、これによる制
限も課される。DVSとは、できるだけ限り短い間隔で
山の長さのバランスをとろうというもので、各パターン
ビット毎に随時計算され、マージンビットを調節するこ
とに依ってその値をできる限り”0”に近づけようとす
るものである。
分の発生を極力抑えるためにDVS(Digital
Sum Value)が導入されるので、これによる制
限も課される。DVSとは、できるだけ限り短い間隔で
山の長さのバランスをとろうというもので、各パターン
ビット毎に随時計算され、マージンビットを調節するこ
とに依ってその値をできる限り”0”に近づけようとす
るものである。
【0033】通常のCDシステムでは、ディスク作製前
に予めマージンビットまで含めた全データをユーザが用
意し、そのデータをレーザパルス化して書き込みしてい
く作業を行う。しかしながら、CD−WO等の追記型光
ディスクのシステムではユーザーの用意するものはデー
タだけであって、マージンビット等はシステム側で用意
する必要がある。しかも、リアルタイムに書き込みを行
う時に、各パターンビット毎に、DSVを計算する必要
があるため、この作業はできうる限り高速で行わなけれ
ばならない。
に予めマージンビットまで含めた全データをユーザが用
意し、そのデータをレーザパルス化して書き込みしてい
く作業を行う。しかしながら、CD−WO等の追記型光
ディスクのシステムではユーザーの用意するものはデー
タだけであって、マージンビット等はシステム側で用意
する必要がある。しかも、リアルタイムに書き込みを行
う時に、各パターンビット毎に、DSVを計算する必要
があるため、この作業はできうる限り高速で行わなけれ
ばならない。
【0034】このため、マージンビットを作製するため
のデータを全てROM化して半導体集積回路1内に保持
し、かつ、組合せ回路を最適化して高速に処理する回路
を組む必要がある。かかる要求を満足するためには、E
FM変調回路25は例えば次のように構成される。
のデータを全てROM化して半導体集積回路1内に保持
し、かつ、組合せ回路を最適化して高速に処理する回路
を組む必要がある。かかる要求を満足するためには、E
FM変調回路25は例えば次のように構成される。
【0035】すなわち、EFM変調回路25は、例えば
図4に示すEFM変換部と、例えば図5に示すEFM出
力部とを備える。
図4に示すEFM変換部と、例えば図5に示すEFM出
力部とを備える。
【0036】EFM変換部ではROM8から読み出され
た8ビットのデータはデータバス10からEFM変調回
路25に送出される。図4のブロック図に示すように、
セレクタ261はRAM6からのデータ又はサブコード
データ生成並びに演算回路50からの8ビットのサブコ
ードデータを選択し、EFM変換回路262に出力す
る。EFM変換回路262は変換テーブルに従って8ビ
ットのデータを14ビットのEFM信号に変換し、セレ
クタ263に出力する。セレクタ263には、S0,S
1付加用の14ビットのデータが入力され、セレクタ2
63はシスコンからの制御信号に基づいてEFM信号又
はS0,S1信号の何れかをマージンビット付加回路2
64に送出する。このマージンビット付加回路264は
14ビットのデータにマージンビットを付加し、17ビ
ットの信号を出力する。また、このマージンビット付加
回路264は各データに対応したJ,K,V値を格納し
たROMまたはロジックアレイで構成されている。更
に、この回路264はJ,K値に基づき試用可能なパタ
ーンを示すROM又はロジックアレイを構成する。この
回路264にはDSVを計算する回路、V値とDSVに
基づきパターンの優先順位を示し、更に唯一の出力すべ
きパターンを選択する回路を備える。
た8ビットのデータはデータバス10からEFM変調回
路25に送出される。図4のブロック図に示すように、
セレクタ261はRAM6からのデータ又はサブコード
データ生成並びに演算回路50からの8ビットのサブコ
ードデータを選択し、EFM変換回路262に出力す
る。EFM変換回路262は変換テーブルに従って8ビ
ットのデータを14ビットのEFM信号に変換し、セレ
クタ263に出力する。セレクタ263には、S0,S
1付加用の14ビットのデータが入力され、セレクタ2
63はシスコンからの制御信号に基づいてEFM信号又
はS0,S1信号の何れかをマージンビット付加回路2
64に送出する。このマージンビット付加回路264は
14ビットのデータにマージンビットを付加し、17ビ
ットの信号を出力する。また、このマージンビット付加
回路264は各データに対応したJ,K,V値を格納し
たROMまたはロジックアレイで構成されている。更
に、この回路264はJ,K値に基づき試用可能なパタ
ーンを示すROM又はロジックアレイを構成する。この
回路264にはDSVを計算する回路、V値とDSVに
基づきパターンの優先順位を示し、更に唯一の出力すべ
きパターンを選択する回路を備える。
【0037】上記EFM変換回路262及びマージンビ
ット付加回路264としては、例えば図6に示すように
構成されたものが提案されている。
ット付加回路264としては、例えば図6に示すように
構成されたものが提案されている。
【0038】すなわち、8ビットのデータを入力するR
OM270には、各データに対応したJ,K,V値と、
16進の8ビットのデータに対応したEFM信号に変換
するための変換テーブルが格納されている。
OM270には、各データに対応したJ,K,V値と、
16進の8ビットのデータに対応したEFM信号に変換
するための変換テーブルが格納されている。
【0039】ここでROM270に格納されているJ値
は、データ末尾の同じ値の筒続く長さより1をひいたも
のを、K値はデータ先頭の同じ値の続く長さを、V値は
データ単位でのDSVを示す値である。
は、データ末尾の同じ値の筒続く長さより1をひいたも
のを、K値はデータ先頭の同じ値の続く長さを、V値は
データ単位でのDSVを示す値である。
【0040】但し、図9に示すように、VはデータのD
SVをそのまま示すものではなく、DSVが、−8、か
ら−6、−2、0、2、4、6、8の9ケの値しか取ら
ないことを利用して、ROM270に格納し易いように
割り振った番号である。
SVをそのまま示すものではなく、DSVが、−8、か
ら−6、−2、0、2、4、6、8の9ケの値しか取ら
ないことを利用して、ROM270に格納し易いように
割り振った番号である。
【0041】先に述べたように、マージンビットの作成
には(i)3T,11Tルールと、(ii)低周波成分
抑制のためのDSVの最小値(0に近づける)の2つの
ルールを満足するようにこの回路は構成される。
には(i)3T,11Tルールと、(ii)低周波成分
抑制のためのDSVの最小値(0に近づける)の2つの
ルールを満足するようにこの回路は構成される。
【0042】例えば、ROM270から出力されたJ値
は、ディレイ271にて遅延される。そして遅延された
1つ前のデータのJ値及びROM270から出力された
K値が可能パターン選択回路273へ与えられる。この
可能パターン選択回路273は、上記のルール(i)に
依って選択可能なパターンを制限し、このデータを決定
回路275に供給する。
は、ディレイ271にて遅延される。そして遅延された
1つ前のデータのJ値及びROM270から出力された
K値が可能パターン選択回路273へ与えられる。この
可能パターン選択回路273は、上記のルール(i)に
依って選択可能なパターンを制限し、このデータを決定
回路275に供給する。
【0043】ROM270から出力されたV値は、優先
度計算回路274及びDSV計算回路274に供給され
る。優先度計算回路274は、上記ルール(ii)に従
い、DSV最小条件によって優先順位付けし、このデー
タを決定回路275に供給する。
度計算回路274及びDSV計算回路274に供給され
る。優先度計算回路274は、上記ルール(ii)に従
い、DSV最小条件によって優先順位付けし、このデー
タを決定回路275に供給する。
【0044】決定回路275は、その時での最善のマー
ジンビットパターンと、優先順位付けされたデータによ
り、唯一のマージンビットパターンを選択し、セレクタ
276へ出力する。このセレクタ276にはROM27
0からのEFMパターンが供給され、セレクタ276は
このEFMパターンの後にマージンビットパターンを付
加してEFM出力を行う。
ジンビットパターンと、優先順位付けされたデータによ
り、唯一のマージンビットパターンを選択し、セレクタ
276へ出力する。このセレクタ276にはROM27
0からのEFMパターンが供給され、セレクタ276は
このEFMパターンの後にマージンビットパターンを付
加してEFM出力を行う。
【0045】又、DSV計算のため、DSV計算回路2
72へ各パターンがフィードバックされる。
72へ各パターンがフィードバックされる。
【0046】このようにマージンビットを付加する回路
を含めたEFM変換回路25を構成することにより、マ
ージンビットの付加に際して、予めルールに基づいて全
ての場合について計算しておき、その結果をROM27
0でチップ内に持つことで、演算が高速に行える。この
ことにより、追記型光ディスクの書き込みを高速で行う
ことができる。なお、ROM270に代えてロジックア
レイ等の回路を用いてもよい。
を含めたEFM変換回路25を構成することにより、マ
ージンビットの付加に際して、予めルールに基づいて全
ての場合について計算しておき、その結果をROM27
0でチップ内に持つことで、演算が高速に行える。この
ことにより、追記型光ディスクの書き込みを高速で行う
ことができる。なお、ROM270に代えてロジックア
レイ等の回路を用いてもよい。
【0047】図4に示すように、マージンビット付加回
路264にてマージンビットを付加されたデータがSY
NC付加回路264に出力されるこの例においては、S
YNC付加回路264に入力されたデータがSYNC信
号の場合だけ更に7ビットのデータを付加して23ビッ
トの信号にしてSYNC付加回路264から出力し、そ
の他のデータは17ビットのままSYNC付加回路26
4から出力される。
路264にてマージンビットを付加されたデータがSY
NC付加回路264に出力されるこの例においては、S
YNC付加回路264に入力されたデータがSYNC信
号の場合だけ更に7ビットのデータを付加して23ビッ
トの信号にしてSYNC付加回路264から出力し、そ
の他のデータは17ビットのままSYNC付加回路26
4から出力される。
【0048】図5に示すように、EFM出力部は、セレ
クタ2512と、SYNC付加回路264から送出され
た17ビットまたは23ビット(SYNCのみ)のEF
Mデータを入力するパルスストラテジー回路252と、
(n−1)ストラテジー回路254とを備える。
クタ2512と、SYNC付加回路264から送出され
た17ビットまたは23ビット(SYNCのみ)のEF
Mデータを入力するパルスストラテジー回路252と、
(n−1)ストラテジー回路254とを備える。
【0049】パルスストラテジー回路252では、ブル
ーブックに準拠してA,B,C化を施してセレクタ25
1に出力し、(n−1)ストラテジー回路254では、
n−1の処理を行いその結果をセレクタ251に出力す
る。
ーブックに準拠してA,B,C化を施してセレクタ25
1に出力し、(n−1)ストラテジー回路254では、
n−1の処理を行いその結果をセレクタ251に出力す
る。
【0050】セレクタ251には、更に規格のテストを
行うためのテストパターン回路253の出力と、1度書
いたデータに2度下記してデーリを破壊するための同期
パルス発生回路255の出力が入力される。そして、こ
のセレクタ251はシスコンからの制御信号に基づき上
述の各信号の中から1つの信号を選択して出力する。こ
の選択されたデータがRF回路4に出力され、ピックア
ップ3から光ディスクにデータが書き込まれる。
行うためのテストパターン回路253の出力と、1度書
いたデータに2度下記してデーリを破壊するための同期
パルス発生回路255の出力が入力される。そして、こ
のセレクタ251はシスコンからの制御信号に基づき上
述の各信号の中から1つの信号を選択して出力する。こ
の選択されたデータがRF回路4に出力され、ピックア
ップ3から光ディスクにデータが書き込まれる。
【0051】(3)ATIP復調回路30 ATIP復調回路30は、例えば図10に示すATIP
入力部と図11に示すATIP信号処理部とを備える。
入力部と図11に示すATIP信号処理部とを備える。
【0052】CD−WO等の追記型ディスクには、EF
Mピットが形成される以前に、その位置情報を取り出せ
るように、ATIPプリグルーブが形成される。このA
TIPプリグルーブには例えば図12に示すように、4
2ビット分のデータがバイフェーズ形式で格納されてい
る。バイフェーズ形式とは、ある単位時間長さにおいて
データのハイ(High)、ロー(Low)の切り替わ
りのあるものを”1”、無いものを”0”で表現するデ
ジタル式表記である。
Mピットが形成される以前に、その位置情報を取り出せ
るように、ATIPプリグルーブが形成される。このA
TIPプリグルーブには例えば図12に示すように、4
2ビット分のデータがバイフェーズ形式で格納されてい
る。バイフェーズ形式とは、ある単位時間長さにおいて
データのハイ(High)、ロー(Low)の切り替わ
りのあるものを”1”、無いものを”0”で表現するデ
ジタル式表記である。
【0053】ATIPのデータ構成は図13に示す通
り、4ビット分の同期パターンと、それぞれ8ビット分
の分(BCD)、秒(BCD)、フレーム(BCD)の
時間情報と、時間情報データに対する14ビットのCR
Cデータとの計42ビットから成る。
り、4ビット分の同期パターンと、それぞれ8ビット分
の分(BCD)、秒(BCD)、フレーム(BCD)の
時間情報と、時間情報データに対する14ビットのCR
Cデータとの計42ビットから成る。
【0054】このうち同期パターンは、バイフェーズ形
式を破ることでこれを表し、各データの区切りとなる。
同期パターンとしては、図14に示す通り2種類存在す
る。これは直前の信号がHighかLowかによるもの
であり、例えば、直前の信号がLowの場合には図15
に示すようになる。
式を破ることでこれを表し、各データの区切りとなる。
同期パターンとしては、図14に示す通り2種類存在す
る。これは直前の信号がHighかLowかによるもの
であり、例えば、直前の信号がLowの場合には図15
に示すようになる。
【0055】ところで、ICには、このバイフェーズ形
式のデジタル信号が入力される。そして、このATIP
復調回路30は、この1つの入力よりデータ抽出用のク
ロックと同期パターンの検出、及びデータの検出を行う
ものである。データ抽出用クロックは、データの取込タ
イミング及びCLVサーボ制御に用いられる。
式のデジタル信号が入力される。そして、このATIP
復調回路30は、この1つの入力よりデータ抽出用のク
ロックと同期パターンの検出、及びデータの検出を行う
ものである。データ抽出用クロックは、データの取込タ
イミング及びCLVサーボ制御に用いられる。
【0056】このATIP復調回路30のATIP入力
部は、まず、ATIPデコシュレータ5にて光ディスク
2に作成されているプリグルーブから読み出されたAT
IP信号を入力するC3150,C6300抽出回路3
1を備える。
部は、まず、ATIPデコシュレータ5にて光ディスク
2に作成されているプリグルーブから読み出されたAT
IP信号を入力するC3150,C6300抽出回路3
1を備える。
【0057】この回路31により基本タクミングとして
C3150がオア回路33に入力され、このオア回路3
3からC3150が図11に示すSYNCパターン抽出
回路34に取り込みタイミング信号として出力される。
C3150がオア回路33に入力され、このオア回路3
3からC3150が図11に示すSYNCパターン抽出
回路34に取り込みタイミング信号として出力される。
【0058】SYNCパターン抽出回路34にはATI
Pデータが入力され、この回路34からビットクロック
がオア回路36へ出力される。オア回路には保護内挿回
路35からの出力が入力され、このオア回路36からタ
イミング信号(ASYNC)が出力される。
Pデータが入力され、この回路34からビットクロック
がオア回路36へ出力される。オア回路には保護内挿回
路35からの出力が入力され、このオア回路36からタ
イミング信号(ASYNC)が出力される。
【0059】又、ATIPデータは、基本タイミングと
してASYNCが与えられるATIPデータ抽出回路3
7へ入力され、8ビットのデータとしてレジスタ38及
びCRC演算回路39へ出力される。
してASYNCが与えられるATIPデータ抽出回路3
7へ入力され、8ビットのデータとしてレジスタ38及
びCRC演算回路39へ出力される。
【0060】レジスタ38からはCPUへ8ビットのデ
ータが、又、CRC演算回路39からは同じくCPUへ
誤りを検出して結果が送出される。
ータが、又、CRC演算回路39からは同じくCPUへ
誤りを検出して結果が送出される。
【0061】このATIP復調回路30の動作を図12
ないし図24を参照して更に説明すると、以下の通りで
ある。
ないし図24を参照して更に説明すると、以下の通りで
ある。
【0062】上記同期パターンは、75HzのATIP
系フレーム同期タイミングとして、各データは、ATI
P時間情報としてCPU(シスコン)に送られる。ま
た、ATIP時間情報とCRCデータよりCRC演算を
行い、その結果もCPU(シスコン)に送られる。
系フレーム同期タイミングとして、各データは、ATI
P時間情報としてCPU(シスコン)に送られる。ま
た、ATIP時間情報とCRCデータよりCRC演算を
行い、その結果もCPU(シスコン)に送られる。
【0063】まず、C3150,C6300抽出回路3
1で、例えば図16に示すようにATIP入力からC3
150とC6300の2種類のクロックを抽出する動作
について説明する。
1で、例えば図16に示すようにATIP入力からC3
150とC6300の2種類のクロックを抽出する動作
について説明する。
【0064】欲しい信号C3150は、各データの区切
りであり、C6300はこのC3150を抽出する過程
で求める。すなわち、入力されたATIPの波形からエ
ッジを抽出し、それより幾らかの信号を除去し、又、幾
らかの信号を追加することで欲しい信号C3150を得
る。
りであり、C6300はこのC3150を抽出する過程
で求める。すなわち、入力されたATIPの波形からエ
ッジを抽出し、それより幾らかの信号を除去し、又、幾
らかの信号を追加することで欲しい信号C3150を得
る。
【0065】ATIP入力信号のエッジの抽出には例え
ば図17のブロック図に示す回路を用いる。ここでは、
基本クロック(例えば4MHzのシステムクロック)を
用いたDフリップフロップ(DFF)311と、排他的
論理和回路312を用いている。
ば図17のブロック図に示す回路を用いる。ここでは、
基本クロック(例えば4MHzのシステムクロック)を
用いたDフリップフロップ(DFF)311と、排他的
論理和回路312を用いている。
【0066】図17及び図18に示すように、DFF3
11に入力信号Aが基準クロックCKのタイミングによ
り取り込まれ、このDFF311から入力信号Aが遅延
された信号Bが出力される。
11に入力信号Aが基準クロックCKのタイミングによ
り取り込まれ、このDFF311から入力信号Aが遅延
された信号Bが出力される。
【0067】外部より入力されたATIP入力のエッジ
抽出信号(DET)が基本的にC3150になる。この
内、取り除きたいDETを排除するためウィンドウA,
Bを設ける。又、追加したいINSを作るために内挿を
行う。更に、DET信号は、モータ6によって回転する
光ディスク2より取り出した信号であり、モータ6の回
転速度に従ってその間隔には長短が生じ、また、回転ム
ラ等により揺れる。このため、図19に示すように、基
準カウンタ319、基準レジスタ321、ウィンドウA
用カウンター318、及びウィンドウA用レジスタ32
0が設けられる。
抽出信号(DET)が基本的にC3150になる。この
内、取り除きたいDETを排除するためウィンドウA,
Bを設ける。又、追加したいINSを作るために内挿を
行う。更に、DET信号は、モータ6によって回転する
光ディスク2より取り出した信号であり、モータ6の回
転速度に従ってその間隔には長短が生じ、また、回転ム
ラ等により揺れる。このため、図19に示すように、基
準カウンタ319、基準レジスタ321、ウィンドウA
用カウンター318、及びウィンドウA用レジスタ32
0が設けられる。
【0068】DETのうち、基準カウンタ319からウ
ィンドウB内に入るものをDETBとし、ウィンドウA
カウンタ318からウィンドウA内に入るものをDET
Aとする。これらはそのままC3150信号となる。C
3150信号とは、3.15KHzの周期パルスのこと
で、ATIPの各データの長さを示す。又、C3600
信号は6.3KHzの周期パルスである。正しく光ディ
スク2が回転しておれば、各DET間隔は1327クロ
ック分となる。3.15KHz間に4.3218MHz
がそれだけのクロック数(1327クロック)を数え
る。
ィンドウB内に入るものをDETBとし、ウィンドウA
カウンタ318からウィンドウA内に入るものをDET
Aとする。これらはそのままC3150信号となる。C
3150信号とは、3.15KHzの周期パルスのこと
で、ATIPの各データの長さを示す。又、C3600
信号は6.3KHzの周期パルスである。正しく光ディ
スク2が回転しておれば、各DET間隔は1327クロ
ック分となる。3.15KHz間に4.3218MHz
がそれだけのクロック数(1327クロック)を数え
る。
【0069】INS信号の追加は、同期パターン内等で
DETの無い時、ディスク回転が正常でない時、あるい
はディスク表面の傷によりデータが欠落して、DETの
見つからない時に行われる。
DETの無い時、ディスク回転が正常でない時、あるい
はディスク表面の傷によりデータが欠落して、DETの
見つからない時に行われる。
【0070】INS信号は、前回と同じ間隔で新しいC
3150を発生する。このため、基準レジスタ321、
ウィンドウAレジスタ320に前回の値を記憶させてあ
る。この前回の値と基準カウンタ319より出る今回の
値を比較記323で比較し、一致したことを以てINS
を出す。
3150を発生する。このため、基準レジスタ321、
ウィンドウAレジスタ320に前回の値を記憶させてあ
る。この前回の値と基準カウンタ319より出る今回の
値を比較記323で比較し、一致したことを以てINS
を出す。
【0071】DETBが発生すれば、INSが発生する
前に各カウンタ318,319はクリアされるので、今
回のINSは無い。DETAの時はこれはINSが発生
した後に発生するため、INSを消してDETAを生か
す。このため16ビット幅を持つ。ディレイ値を大きく
できないためである。
前に各カウンタ318,319はクリアされるので、今
回のINSは無い。DETAの時はこれはINSが発生
した後に発生するため、INSを消してDETAを生か
す。このため16ビット幅を持つ。ディレイ値を大きく
できないためである。
【0072】しかし、図20に示すように、ウィンドウ
Aレジスタ320の取込みタイミングは、254までの
レンジを持ち、この間に発生したDETはDETAとは
ならないが、次回の比較に使われる。このようにしてC
3150とC6300とを発生する。チェンジ(CHA
NGE)とウィンドウ(WINDOW)については後述
する。
Aレジスタ320の取込みタイミングは、254までの
レンジを持ち、この間に発生したDETはDETAとは
ならないが、次回の比較に使われる。このようにしてC
3150とC6300とを発生する。チェンジ(CHA
NGE)とウィンドウ(WINDOW)については後述
する。
【0073】上述した手法で得られたC6300,C3
150を用いてATIP入力データのバイフェーズ形式
を図21、図22に示すように通常形式に戻す。
150を用いてATIP入力データのバイフェーズ形式
を図21、図22に示すように通常形式に戻す。
【0074】図22に示すように、ATIP入力をシフ
トレジスタ351に入力して、このシフトレジスタ35
1をC6300でクロッキングした出力Q1と、更に次
のC6300でクロッキングした出力Q2を排他的論理
和回路352で排他的論理和をとり、ATSD信号をつ
くる。この排他的論理和回路352からの出力ATSD
は、C3150タイミングでシリアル/パラレルレジス
タ353に取り込む。この取り込んだ値は、通常の値と
なっている。SYNCパターンについては別途にパター
ンマッチングを行う。
トレジスタ351に入力して、このシフトレジスタ35
1をC6300でクロッキングした出力Q1と、更に次
のC6300でクロッキングした出力Q2を排他的論理
和回路352で排他的論理和をとり、ATSD信号をつ
くる。この排他的論理和回路352からの出力ATSD
は、C3150タイミングでシリアル/パラレルレジス
タ353に取り込む。この取り込んだ値は、通常の値と
なっている。SYNCパターンについては別途にパター
ンマッチングを行う。
【0075】前述した手法では、C3150の取り方に
図23に示すように2種あり得る。ある時点でC315
0を認知した後は、次にあるべき時点で外部よりC31
50(ATIP信号のエッジ)が無ければ、内挿し、必
要の無い時点のC3150(ATIP信号のエッジ)は
無視する方法を取っているため、一旦、C3150とし
てA系又はB系のどちらかを選んだ後は、それをはずれ
得なくなる。
図23に示すように2種あり得る。ある時点でC315
0を認知した後は、次にあるべき時点で外部よりC31
50(ATIP信号のエッジ)が無ければ、内挿し、必
要の無い時点のC3150(ATIP信号のエッジ)は
無視する方法を取っているため、一旦、C3150とし
てA系又はB系のどちらかを選んだ後は、それをはずれ
得なくなる。
【0076】この時のATSDの取込タイミングは図2
4に示す如くa(△)、b(*)の2種類ある。
4に示す如くa(△)、b(*)の2種類ある。
【0077】この時、正しい系列はA系a(△)であ
る。B系であった時に、これを正しくA系に戻すため、
取込データを利用する。図24に示す如く取込データ
(b の値は全て”1”となることにより、この”1”
の回数をカウントし、明らかに多い場合は、これをB系
と見做して、もう一度、C3150系列をとり直す。A
TIP内データの内、ATIMEはBCD表示で分、
秒、フレームを示しているが、その最大値は99分59
秒75フレームで、”10011001 010110
01 01110101”(2進表示)であり、秒及び
フレームはそのバイト中MSBは常に”0”であるため
この処理が可能となる。
る。B系であった時に、これを正しくA系に戻すため、
取込データを利用する。図24に示す如く取込データ
(b の値は全て”1”となることにより、この”1”
の回数をカウントし、明らかに多い場合は、これをB系
と見做して、もう一度、C3150系列をとり直す。A
TIP内データの内、ATIMEはBCD表示で分、
秒、フレームを示しているが、その最大値は99分59
秒75フレームで、”10011001 010110
01 01110101”(2進表示)であり、秒及び
フレームはそのバイト中MSBは常に”0”であるため
この処理が可能となる。
【0078】この時、取込データ数がある数以上”1”
が続いたことを以てチェンジ(CHANGE)状態と
し、図19、図20に示すように、この時、ウィンドウ
(WINDOW)−C内で見つかるC3150(ATI
P入力エッジ)を以て新しいC3150系列を始める。
が続いたことを以てチェンジ(CHANGE)状態と
し、図19、図20に示すように、この時、ウィンドウ
(WINDOW)−C内で見つかるC3150(ATI
P入力エッジ)を以て新しいC3150系列を始める。
【0079】(4)CLV制御回路40 CLV制御回路40は、図25に示すように、EFM復
調回路20からのEFMフレームタイミング及びATI
Pタイミング信号がパラレル/シリアル(P/S)変換
回路41を介してカウンタ42に入力される。EFMフ
レームタイミング及びATIPタイミング信号はセレク
タ48にも入力される。
調回路20からのEFMフレームタイミング及びATI
Pタイミング信号がパラレル/シリアル(P/S)変換
回路41を介してカウンタ42に入力される。EFMフ
レームタイミング及びATIPタイミング信号はセレク
タ48にも入力される。
【0080】上記カウンタ42にて速度差分制御された
信号はセレクタ43に出力される。モータ6からのFG
出力はFGカウンタ46に与えられ、このカウンタ46
の出力がセレクタ43に与え
信号はセレクタ43に出力される。モータ6からのFG
出力はFGカウンタ46に与えられ、このカウンタ46
の出力がセレクタ43に与え
【0081】上記カウンタ42にて速度差分制御された
信号はセレクタ43に出力される。モータ6からのFG
出力はFGカウンタ46に与えられ、このカウンタ46
の出力がセレクタ43に与えられる。そして基準数設定
回路47にEFM基準値固定出力、ATIP基準値出
力、FG基準値出力がそれぞ与えられており、この回路
47の出力が減算器44に与えられる。又、この減算器
44にはセレクタ43の出力も与えられる。
信号はセレクタ43に出力される。モータ6からのFG
出力はFGカウンタ46に与えられ、このカウンタ46
の出力がセレクタ43に与えられる。そして基準数設定
回路47にEFM基準値固定出力、ATIP基準値出
力、FG基準値出力がそれぞ与えられており、この回路
47の出力が減算器44に与えられる。又、この減算器
44にはセレクタ43の出力も与えられる。
【0082】この減算器44からレジスタ45を介して
光ディスクの回転制御用信号(MDS)を図1に示すサ
ーボ回路7に出力する。また、セレクタ48からアップ
ダウンカウンタ49に位相差分制御用の信号が出力さ
れ、このカウンタ49から位相制御信号(MDP)が出
力される。
光ディスクの回転制御用信号(MDS)を図1に示すサ
ーボ回路7に出力する。また、セレクタ48からアップ
ダウンカウンタ49に位相差分制御用の信号が出力さ
れ、このカウンタ49から位相制御信号(MDP)が出
力される。
【0083】この回路40では1EFMフレーム毎にこ
の措置を行っており、あるEFMフレームの内だはMD
S信号がL又はHとされる。
の措置を行っており、あるEFMフレームの内だはMD
S信号がL又はHとされる。
【0084】図26にMDS出力(スピンドルモータ制
御信号)を促す、EFMパターンサーボに関する部粉を
図示する。以下、この図に従い更に説明する。
御信号)を促す、EFMパターンサーボに関する部粉を
図示する。以下、この図に従い更に説明する。
【0085】前述したように、EFM変換方法では、そ
のEFMパターンの山又は谷の長さが単位長さの3倍な
いし11倍でなければならないと言う、”3T−11T
ルール”がある。
のEFMパターンの山又は谷の長さが単位長さの3倍な
いし11倍でなければならないと言う、”3T−11T
ルール”がある。
【0086】光ディスク2のEFMピットより正常にデ
ータが読み出せている場合は、ディスクは正しく作成さ
れているはずであるから、”3T−11Tルール”に従
ってその最短長は3T、最長の長さは11Tである。こ
こでもし、2T以下の山又は谷、もしくは12T以上の
山又は谷が遇った場合、それは、ディスク上のキズ等に
よる情報の欠損で内とすると、それぞディスクの回転が
速い場合、遅い場合に生じることになる。
ータが読み出せている場合は、ディスクは正しく作成さ
れているはずであるから、”3T−11Tルール”に従
ってその最短長は3T、最長の長さは11Tである。こ
こでもし、2T以下の山又は谷、もしくは12T以上の
山又は谷が遇った場合、それは、ディスク上のキズ等に
よる情報の欠損で内とすると、それぞディスクの回転が
速い場合、遅い場合に生じることになる。
【0087】この関係を用いて、大まかにディスクの回
転を調整するための手法として、図26に示すように、
Dフリップフロップ451に入力されたEFMパターン
の山又は谷を排他的論理和回路452で検出し、その長
さを基準クロック(X’tal)の4MHzクロックを
用いてカウンタ453でカウントし、12T以上、2さ
以下が発見された場合、レジスタ454に出力し、各ノ
ット回路458、459及び各アンド回路456、45
7を介して以下の如くスピンドルモータの回転を調整す
る。
転を調整するための手法として、図26に示すように、
Dフリップフロップ451に入力されたEFMパターン
の山又は谷を排他的論理和回路452で検出し、その長
さを基準クロック(X’tal)の4MHzクロックを
用いてカウンタ453でカウントし、12T以上、2さ
以下が発見された場合、レジスタ454に出力し、各ノ
ット回路458、459及び各アンド回路456、45
7を介して以下の如くスピンドルモータの回転を調整す
る。
【0088】
【表1】
【0089】このCLV回路30によれば、読み出し時
はディスク上のEFMピットに応じてサーボをかける回
路が同一回路で行われる。
はディスク上のEFMピットに応じてサーボをかける回
路が同一回路で行われる。
【0090】(5)サブコード生成並びに演算回路50 このサブコード生成並びに演算回路50では、図27に
示すように、EFM復調回路からのEFM信号がEFM
信号を入力してCRC信号を抽出するレジスタ51に入
力され、このレジスタ51からオア回路63へ抽出信号
が出力される。このオア回路63は抽出信号とともに保
護内挿回路62からの出力を与えられてVSSYNC信
号をレジスタ64へ取込みタイミング信号として与え
る。
示すように、EFM復調回路からのEFM信号がEFM
信号を入力してCRC信号を抽出するレジスタ51に入
力され、このレジスタ51からオア回路63へ抽出信号
が出力される。このオア回路63は抽出信号とともに保
護内挿回路62からの出力を与えられてVSSYNC信
号をレジスタ64へ取込みタイミング信号として与え
る。
【0091】レジスタ64にはEFMデータが入力さ
れ、このレジスタ64からQ出力がシリアル−パラレル
(S−P)変換回路65に与えられる。この回路65は
CRC演算回路52及び読み出し用レジスタ(QSUB
レジスタ)53にそれぞれ8ビットのデータを送出す
る。
れ、このレジスタ64からQ出力がシリアル−パラレル
(S−P)変換回路65に与えられる。この回路65は
CRC演算回路52及び読み出し用レジスタ(QSUB
レジスタ)53にそれぞれ8ビットのデータを送出す
る。
【0092】上記CRC演算回路52はCRC結果をC
PUへ出力し、又、レジスタ53からも読み出しデータ
をCPUへ出力する。
PUへ出力し、又、レジスタ53からも読み出しデータ
をCPUへ出力する。
【0093】書き込みレジスタ54へはCPUよりQサ
ブデータが与えられ、このレジスタ54から自動加減算
回路55とレジスタ60,61にデータが送出される。
ブデータが与えられ、このレジスタ54から自動加減算
回路55とレジスタ60,61にデータが送出される。
【0094】自動加減算回路55とレジスタ60におい
て、Qサブコードの時間情報の自動加減算を行い、その
値をセレクタ59に与える。セレクタ59にはレジスタ
61のデータも与えられ、このセレクタ59により前記
信号が選択されて、CRC演算回路52及びセレクタ5
8へ出力される。CRC演算回路52では入力された書
き込み用データにCRC演算を施し、セレクタ58にそ
のデータを送出する。そして、セレクタ58によりパラ
レル−シリアル(P−S)変換回路57へデータが送ら
れ、この回路57にてシリアル変換されたQデータがレ
ジスタ56に送られ、このレジスタ56からサブコード
データが出力される。
て、Qサブコードの時間情報の自動加減算を行い、その
値をセレクタ59に与える。セレクタ59にはレジスタ
61のデータも与えられ、このセレクタ59により前記
信号が選択されて、CRC演算回路52及びセレクタ5
8へ出力される。CRC演算回路52では入力された書
き込み用データにCRC演算を施し、セレクタ58にそ
のデータを送出する。そして、セレクタ58によりパラ
レル−シリアル(P−S)変換回路57へデータが送ら
れ、この回路57にてシリアル変換されたQデータがレ
ジスタ56に送られ、このレジスタ56からサブコード
データが出力される。
【0095】(6)CIRC変調並びに復調回路70 CIRC変調並びに復調回路70は、図28に示すよう
に、RAM8よりデータバス10を介して読み出され、
EFM復調された信号からCIRC信号の誤りを検出し
て訂正し、そのデータを再度RAM8に書き込む。更に
CIRC変調並びに復調回路70は、RAM8よりデー
タバス10を介して読み出された光ディスク2に書き込
むデータにCIRC誤り訂正符号を付加し、そのデータ
を再度RAM8に書き込む。
に、RAM8よりデータバス10を介して読み出され、
EFM復調された信号からCIRC信号の誤りを検出し
て訂正し、そのデータを再度RAM8に書き込む。更に
CIRC変調並びに復調回路70は、RAM8よりデー
タバス10を介して読み出された光ディスク2に書き込
むデータにCIRC誤り訂正符号を付加し、そのデータ
を再度RAM8に書き込む。
【0096】(7)インターフェース回路80 インターフェース回路80は、図29に示すように、R
AM8よりのデータはレジスタ81及び補間回路82に
与えられ、レジスタ81は16ビットのデータを補間回
路82へ与える。補間回路82は前値をホールドし、平
均値補間し、補間済みデータをセレクタ83に与える。
セレクタ83にはレジスタ81からの出力が与えられ、
このセレクタ83からCD−DA用データが出力され
る。又、レジスタ81からはCD−ROM用データが出
力される。
AM8よりのデータはレジスタ81及び補間回路82に
与えられ、レジスタ81は16ビットのデータを補間回
路82へ与える。補間回路82は前値をホールドし、平
均値補間し、補間済みデータをセレクタ83に与える。
セレクタ83にはレジスタ81からの出力が与えられ、
このセレクタ83からCD−DA用データが出力され
る。又、レジスタ81からはCD−ROM用データが出
力される。
【0097】さらに、インターェース回路80に受信さ
れるCD−ROM、CD−DAのデータはそれぞれアン
ド回路86、87に供給され、このアンド回路86、8
7にはプレエンコードデータがノット回路88を介して
供給される。このアンド回路86、87からそれぞれセ
レクタ85へデータを送り、このセレクタ85からレジ
スタ84を介してそのデータをRAM8に書き込む。
れるCD−ROM、CD−DAのデータはそれぞれアン
ド回路86、87に供給され、このアンド回路86、8
7にはプレエンコードデータがノット回路88を介して
供給される。このアンド回路86、87からそれぞれセ
レクタ85へデータを送り、このセレクタ85からレジ
スタ84を介してそのデータをRAM8に書き込む。
【0098】なお、一般にデジタルオーディオ機器間の
相互接続用インターフェースとしては、EIAJ CP
−340デジタルインターフェースが多用されている。
相互接続用インターフェースとしては、EIAJ CP
−340デジタルインターフェースが多用されている。
【0099】
【発明が解決しようとする課題】ところで、コンパクト
ディスクの書き込みには、コンパクトディスクで用いら
れるEFM変調における最小単位時間Tが1/4.32
18×106 秒であるため、書き込み時のEFMチャン
ネルビットクロックとして4.3218MHzのクロッ
クの整数倍のクロックが必要である。
ディスクの書き込みには、コンパクトディスクで用いら
れるEFM変調における最小単位時間Tが1/4.32
18×106 秒であるため、書き込み時のEFMチャン
ネルビットクロックとして4.3218MHzのクロッ
クの整数倍のクロックが必要である。
【0100】これに対して、コンパクトディスク用のデ
ジタルオーディオインターフェース(以下、DAIとい
う。)は自己同期方式であり、ビットレートは2.82
24MHzである。
ジタルオーディオインターフェース(以下、DAIとい
う。)は自己同期方式であり、ビットレートは2.82
24MHzである。
【0101】また、いずれにおいてもサンプリング周波
数fsは44.1KHzである。DAIで受信したデー
タをCD−Rに直接書き込む場合、書き込み時のEFM
チャンネルビットクロックとしての4.3218MHz
の倍数のクロックと、システム全体の動作の制御タイミ
ングの基準になるシステムクロックとしての2.822
4MHzの倍数のクロックとの2種類のクロックが必要
であり、しかも、これら2つのクロックとデータのオー
バーランやアンダーランの発生を防ぐために完全に同期
していなければならない。
数fsは44.1KHzである。DAIで受信したデー
タをCD−Rに直接書き込む場合、書き込み時のEFM
チャンネルビットクロックとしての4.3218MHz
の倍数のクロックと、システム全体の動作の制御タイミ
ングの基準になるシステムクロックとしての2.822
4MHzの倍数のクロックとの2種類のクロックが必要
であり、しかも、これら2つのクロックとデータのオー
バーランやアンダーランの発生を防ぐために完全に同期
していなければならない。
【0102】本発明は、DAIで受信したデータをもと
にスピンドルサーボ用クロックを発生させ、DAIで受
信したデータを直接CD−Rに書き込むことができるよ
うにしたコンパクトディスク記録再生装置を提供するこ
とを目的とする。
にスピンドルサーボ用クロックを発生させ、DAIで受
信したデータを直接CD−Rに書き込むことができるよ
うにしたコンパクトディスク記録再生装置を提供するこ
とを目的とする。
【0103】
【課題を解決るすための手段】本発明は、追記可能なコ
ンパクトディスクから読み出され、EFM復調されたデ
ータを出力するとともに、該コンパクトディスクに追記
されるデータを入力するDAIを備えるコンパクトディ
ク記録再生装置において、上記の目的を達成するため、
次のような手段を講じている。すなわち、本発明の第1
のコンパクトディク記録再生装置は、DAIの入力信号
からシステムクロックを再生する第1のPLLと、この
システムクロックに基づいてスピンドルモータを制御す
る手段とを設けたことを特徴とする。
ンパクトディスクから読み出され、EFM復調されたデ
ータを出力するとともに、該コンパクトディスクに追記
されるデータを入力するDAIを備えるコンパクトディ
ク記録再生装置において、上記の目的を達成するため、
次のような手段を講じている。すなわち、本発明の第1
のコンパクトディク記録再生装置は、DAIの入力信号
からシステムクロックを再生する第1のPLLと、この
システムクロックに基づいてスピンドルモータを制御す
る手段とを設けたことを特徴とする。
【0104】本発明の第2のコンパクトディク記録再生
装置は、さらに、本発明の第1のコンパクトディク記録
再生装置において、DAI入力の記録時以外にも動作可
能にするため、上記システムクロックと、クリスタル
(X’tal)系クロックとを選択するセレクタと、該
セレクタに、DAI入力の記録時に第1のPLLが出力
するクロック信号を、それ以外のデータの記録時並びに
再生時にクリスタル系クロックを選択させる手段を設け
たことを特徴とする。
装置は、さらに、本発明の第1のコンパクトディク記録
再生装置において、DAI入力の記録時以外にも動作可
能にするため、上記システムクロックと、クリスタル
(X’tal)系クロックとを選択するセレクタと、該
セレクタに、DAI入力の記録時に第1のPLLが出力
するクロック信号を、それ以外のデータの記録時並びに
再生時にクリスタル系クロックを選択させる手段を設け
たことを特徴とする。
【0105】本発明の第3のコンパクトディク記録再生
装置は、さらに、本発明の第1のコンパクトディク記録
再生装置において、システムクロックを自由に選べるよ
うにするため、上記システムクロックとVCOのクロッ
クとをそれぞれ適当に分周したクロックとを入力する位
相差検出回路を備える第2のPLLを設け、書き込み時
のEFMチャンネルビットクロックを第2のPLLによ
り上記スピンドルクロックから発生させることを特徴と
する。
装置は、さらに、本発明の第1のコンパクトディク記録
再生装置において、システムクロックを自由に選べるよ
うにするため、上記システムクロックとVCOのクロッ
クとをそれぞれ適当に分周したクロックとを入力する位
相差検出回路を備える第2のPLLを設け、書き込み時
のEFMチャンネルビットクロックを第2のPLLによ
り上記スピンドルクロックから発生させることを特徴と
する。
【0106】本発明の第4のコンパクトディク記録再生
装置は、本発明の第3のコンパクトディク記録再生装置
において、更に、VCOの数を少なくするため、第2の
PLLのVCOを再生時のEFMチャンネルビットクロ
ック再生用PLL内のVCOに共用することを特徴とす
る。
装置は、本発明の第3のコンパクトディク記録再生装置
において、更に、VCOの数を少なくするため、第2の
PLLのVCOを再生時のEFMチャンネルビットクロ
ック再生用PLL内のVCOに共用することを特徴とす
る。
【0107】
【作用】本発明の第1のコンパクトディク記録再生装置
においては、第1のPLLにてDAIの入力信号から
2.8224MHzの倍数のシステムクロックが再生さ
れ、このシステムクロックに基づいてスピンドルモータ
が制御される。
においては、第1のPLLにてDAIの入力信号から
2.8224MHzの倍数のシステムクロックが再生さ
れ、このシステムクロックに基づいてスピンドルモータ
が制御される。
【0108】本発明の第2のコンパクトディスク記録再
生装置においては、セレクタの切り替えにより、DAI
入力の記録時以外にクリスタル系クロックがシステムク
ロックとして用いられる。
生装置においては、セレクタの切り替えにより、DAI
入力の記録時以外にクリスタル系クロックがシステムク
ロックとして用いられる。
【0109】本発明の第3のコンパクトディスク記録再
生装置においては、第1のPLLが出力するシステムク
ロックとVCOのクロックとの分周率を適宜選定するこ
とにより、第2のPLLにおいて、上記システムクロッ
クと一定の関係が保持された書き込み時のEFMチャン
ネルビットクロックを生成することができる。
生装置においては、第1のPLLが出力するシステムク
ロックとVCOのクロックとの分周率を適宜選定するこ
とにより、第2のPLLにおいて、上記システムクロッ
クと一定の関係が保持された書き込み時のEFMチャン
ネルビットクロックを生成することができる。
【0110】本発明の第4のコンパクトディスク記録再
生装置においては、書き込み用のEFMチャンネルビッ
トクロックを生成するPLLのVCOを再生時のEFM
チャンネルビットクロック再生用PLL内のVCOに共
用するので、1つのVCOを省略することができる。
生装置においては、書き込み用のEFMチャンネルビッ
トクロックを生成するPLLのVCOを再生時のEFM
チャンネルビットクロック再生用PLL内のVCOに共
用するので、1つのVCOを省略することができる。
【0111】
【実施例】以下、本発明の一実施例に係るコンパクトデ
ィスク記録再生装置について図面に基づいて具体的に説
明する。
ィスク記録再生装置について図面に基づいて具体的に説
明する。
【0112】この装置は上記の先行発明に係るコンパク
トディスク記録再生層を前提としているので、先行発明
と共通する図1ないし図29に基づく説明は重複をさけ
るために省略する。
トディスク記録再生層を前提としているので、先行発明
と共通する図1ないし図29に基づく説明は重複をさけ
るために省略する。
【0113】このコンパクトディスク記録再生装置は、
DAIの入力信号からクロック信号を再生する第1のP
LL810と、該クロックに基づいてスピンドルサーボ
用クロックを生成する第2のPLL820とを備える。
DAIの入力信号からクロック信号を再生する第1のP
LL810と、該クロックに基づいてスピンドルサーボ
用クロックを生成する第2のPLL820とを備える。
【0114】PLL810は、DAI入力を供給される
位相差検出回路811と、この回路811の出力がルー
プフィルタ812を介して与えられる第1のVCO81
3とで構成され、このVCO813の出力は位相差検出
回路811にフィードバックされるとともに、第1のセ
レクタ830に出力される。
位相差検出回路811と、この回路811の出力がルー
プフィルタ812を介して与えられる第1のVCO81
3とで構成され、このVCO813の出力は位相差検出
回路811にフィードバックされるとともに、第1のセ
レクタ830に出力される。
【0115】また、VCO813の出力は、DAI入力
のうちのオーディオデータを入力する第1のシリアル/
パラレル(S/P)変換回路840にタイミングとして
与えられ、この回路840でパラレル信号に変換された
データがRAM8に読み込まれる。
のうちのオーディオデータを入力する第1のシリアル/
パラレル(S/P)変換回路840にタイミングとして
与えられ、この回路840でパラレル信号に変換された
データがRAM8に読み込まれる。
【0116】上記セレクタ830は、第1のVCO81
3とクリスタル(X’tal)系クロック(2.822
4MHzの整数倍)とを選択して、システムクロックと
して出力される。このシステムクロックは、例えば図1
に示すCLV回路40へスピンドルサーボ用クロックと
して出力される一方、CIRAC変調/復調回路7にタ
イミング信号として与えられるとともに、第2のPLL
820の1/n分周器821に供給される。
3とクリスタル(X’tal)系クロック(2.822
4MHzの整数倍)とを選択して、システムクロックと
して出力される。このシステムクロックは、例えば図1
に示すCLV回路40へスピンドルサーボ用クロックと
して出力される一方、CIRAC変調/復調回路7にタ
イミング信号として与えられるとともに、第2のPLL
820の1/n分周器821に供給される。
【0117】第2のPLL820は、2つの位相差検出
回路822、823を備え、一方の位相差検出回路82
2には、1/n分周器821により分周されたクロック
と、第2のVCO824から出力され、1/m分周回路
825で分周されたクロック(4.3218MHzの整
数倍)とが入力され、他方の位相差検出回路823には
第2のVCO824の出力がそのまま与えられるととも
に、EFM入力が与えられる。
回路822、823を備え、一方の位相差検出回路82
2には、1/n分周器821により分周されたクロック
と、第2のVCO824から出力され、1/m分周回路
825で分周されたクロック(4.3218MHzの整
数倍)とが入力され、他方の位相差検出回路823には
第2のVCO824の出力がそのまま与えられるととも
に、EFM入力が与えられる。
【0118】両位相差検出回路822、823の出力は
第2のセレクタ826で選択され、ループフィルタ82
7を介してVCO824にフィートバックされる。この
セレクタ826は第1のセレクタ830と連動して、セ
レクタ830がPLL810側を選択する時(A側)に
はセレクタ826が上記一方の位相差検出回路822の
出力を選択し(A側)、セレクタ830がX’tal系
クロックを選択する時(B側)にはセレクタ826が上
記他方の位相差検出回路823の出力を選択する(B
側)ようにしてある。
第2のセレクタ826で選択され、ループフィルタ82
7を介してVCO824にフィートバックされる。この
セレクタ826は第1のセレクタ830と連動して、セ
レクタ830がPLL810側を選択する時(A側)に
はセレクタ826が上記一方の位相差検出回路822の
出力を選択し(A側)、セレクタ830がX’tal系
クロックを選択する時(B側)にはセレクタ826が上
記他方の位相差検出回路823の出力を選択する(B
側)ようにしてある。
【0119】なお、上記VCO824の出力は、タイミ
ングとしてEFM読み取り用のシリアル/パラレル(S
/P)変換回路850及びEFM復調回路20、EFM
書き込み用のEFM変調回路25及びパラレル/シリア
ル(P/S)変換回路860に与えられる。
ングとしてEFM読み取り用のシリアル/パラレル(S
/P)変換回路850及びEFM復調回路20、EFM
書き込み用のEFM変調回路25及びパラレル/シリア
ル(P/S)変換回路860に与えられる。
【0120】なお、第2のPLL820のループフィル
タ827の時定数は、両位相差検出回路822、823
の比較周波数が異なるため、セレクタ826の切り替え
と同期して切り替えられるようにしている。また、その
他の構成は上記の先行発明と同様に構成している。
タ827の時定数は、両位相差検出回路822、823
の比較周波数が異なるため、セレクタ826の切り替え
と同期して切り替えられるようにしている。また、その
他の構成は上記の先行発明と同様に構成している。
【0121】このコンパクドディスク記録再生装置にお
いては、CD再生時には、従来のコンパクトディスクプ
レーヤーと同様になる。すなわち、第1、第2の両セレ
クタ830、826はB側を選択しており、システムク
ロックはクリスタル系クロック(2.8224MHzの
整数倍)となる。また、第2のPLL820では、上記
他方の位相差検出回路823が生かされ、入力されるE
FM信号用EFMチャンネルビットクロック(4.82
24MHzの整数倍)が再生される。
いては、CD再生時には、従来のコンパクトディスクプ
レーヤーと同様になる。すなわち、第1、第2の両セレ
クタ830、826はB側を選択しており、システムク
ロックはクリスタル系クロック(2.8224MHzの
整数倍)となる。また、第2のPLL820では、上記
他方の位相差検出回路823が生かされ、入力されるE
FM信号用EFMチャンネルビットクロック(4.82
24MHzの整数倍)が再生される。
【0122】DAIより入力されるデータ以外のデータ
の記録時も同様である。DAIより入力されるデータを
直接光ディスクに書き込む場合、両セレクタ830、8
26はA側を選択する。これにより、システムクロック
は第1のPLL810によりデジタルオーディオデータ
より再生されたクロック(2.8224MHzの整数
倍)となる。
の記録時も同様である。DAIより入力されるデータを
直接光ディスクに書き込む場合、両セレクタ830、8
26はA側を選択する。これにより、システムクロック
は第1のPLL810によりデジタルオーディオデータ
より再生されたクロック(2.8224MHzの整数
倍)となる。
【0123】このシテムクロックはスピンドルモータの
回転制御に用いられるので、DAI入力レートと書き込
みディスクの回転速度(線速)が一定の関係を保つよう
にコントロールされる。
回転制御に用いられるので、DAI入力レートと書き込
みディスクの回転速度(線速)が一定の関係を保つよう
にコントロールされる。
【0124】第2のPLL820は、このシステムクロ
ックの1/n分周信号を入力する上記一方の位相差検出
回路822が生かされ、この位相差検出回路822から
出力される位相差に基づいて位相ロックされる結果、第
1のPLL810によって再生されたクロック(システ
ムクロック)と一定の比が保持されるクロックを発生す
る。例えばシステムクロックが5.6448MHz、n
=64、m=49の時、第2のPLL820が出力する
クロックは4.321MHzとなる。また、システムク
ロックが変動したとしても、第2のPLL820が出力
するクロックは一定の範囲内であればこの比率を保持し
たままシステムクロックの変動に追従する。したがっ
て、この第2のPLL820が出力するクロックをEF
M書き込み用のEFM変調回路25及びパラレル/シリ
アル(P/S)変換回路860に与えて、P/S変換回
路860からEFM出力信号を発生させることができ
る。
ックの1/n分周信号を入力する上記一方の位相差検出
回路822が生かされ、この位相差検出回路822から
出力される位相差に基づいて位相ロックされる結果、第
1のPLL810によって再生されたクロック(システ
ムクロック)と一定の比が保持されるクロックを発生す
る。例えばシステムクロックが5.6448MHz、n
=64、m=49の時、第2のPLL820が出力する
クロックは4.321MHzとなる。また、システムク
ロックが変動したとしても、第2のPLL820が出力
するクロックは一定の範囲内であればこの比率を保持し
たままシステムクロックの変動に追従する。したがっ
て、この第2のPLL820が出力するクロックをEF
M書き込み用のEFM変調回路25及びパラレル/シリ
アル(P/S)変換回路860に与えて、P/S変換回
路860からEFM出力信号を発生させることができ
る。
【0125】
【発明の効果】以上のように、本発明の第1のコンパク
トディスク記録再生装置によれば、第1のPLLにてD
AIの入力信号からスピンドルサーボ用クロック信号が
再生されるので、DAIの入力信号と一定の関係を有す
るクロックがスピンドルサーボとして第1のPLLから
出力される。したがって、DAI入力レートとスピンド
ルのスピードとの間に一定の関係を保持させることがで
き、DAI入力レートと書き込みディスクの線速度の関
係を一定に保てるので、DAIに受信したデータをオー
バーランやアンダーランを生じることなく直接CD−R
に書き込むことができる。
トディスク記録再生装置によれば、第1のPLLにてD
AIの入力信号からスピンドルサーボ用クロック信号が
再生されるので、DAIの入力信号と一定の関係を有す
るクロックがスピンドルサーボとして第1のPLLから
出力される。したがって、DAI入力レートとスピンド
ルのスピードとの間に一定の関係を保持させることがで
き、DAI入力レートと書き込みディスクの線速度の関
係を一定に保てるので、DAIに受信したデータをオー
バーランやアンダーランを生じることなく直接CD−R
に書き込むことができる。
【0126】本発明の第2のコンパクトディスク記録再
生装置によれば、DAI入力がない場合、すなわち、D
AI入力以外の記録時及び再生時にクリスタル系クロッ
クを選択することにより、このクリスタル系クロックを
スピンドルサーボ用クロックとして用いることにより、
装置を作動させることができる。
生装置によれば、DAI入力がない場合、すなわち、D
AI入力以外の記録時及び再生時にクリスタル系クロッ
クを選択することにより、このクリスタル系クロックを
スピンドルサーボ用クロックとして用いることにより、
装置を作動させることができる。
【0127】本発明の第3のコンパクトディスク記録再
生装置においては、第1のPLLが出力するクロックと
第2のPLLのVCOが出力するクロックとをそれぞれ
分周するので、第1のPLLが出力するクロックの周波
数を自由に選択することができ、例えばジグマデルタ方
式のA to Dコンバータを接続する場合に、第1の
PLLが出力するクロックの周波数を44.1KHz×
128=5.6448MHzとすることができる。
生装置においては、第1のPLLが出力するクロックと
第2のPLLのVCOが出力するクロックとをそれぞれ
分周するので、第1のPLLが出力するクロックの周波
数を自由に選択することができ、例えばジグマデルタ方
式のA to Dコンバータを接続する場合に、第1の
PLLが出力するクロックの周波数を44.1KHz×
128=5.6448MHzとすることができる。
【0128】本発明の第4のコンパクトディスク記録再
生装置によれば、書き込み時のEFMチャンネルビット
クロック生成用の第2のPLLのVOCを再生時のEF
Mチャンネルビットクロック再生用PLL内のVCOに
共用するので、書き込み用と再生用との2つの用途が1
つのVCOで満たされるので、VOCを1つ少なくする
ことができる。
生装置によれば、書き込み時のEFMチャンネルビット
クロック生成用の第2のPLLのVOCを再生時のEF
Mチャンネルビットクロック再生用PLL内のVCOに
共用するので、書き込み用と再生用との2つの用途が1
つのVCOで満たされるので、VOCを1つ少なくする
ことができる。
【図1】本発明の全体構成を示すブロック図である。
【図2】本発明のEFM復調回路の信号入力部を示すブ
ロック図である。
ロック図である。
【図3】本発明のEFM復調回路のデータ抽出部を示す
ブロック図である。
ブロック図である。
【図4】本発明のEFM変調回路の信号入力部を示すブ
ロック図である。
ロック図である。
【図5】本発明のEFM変調回路の信号変換部を示すブ
ロック図である。
ロック図である。
【図6】本発明のEFM変調回路のEFM変換回路とマ
ージンビット付加回路を示すブロック図である。
ージンビット付加回路を示すブロック図である。
【図7】EFM変調方式のデータ構成を示す模式図であ
る。
る。
【図8】EFM変調方式におけるマージンビットのデー
タ構成を示す模式図である。
タ構成を示す模式図である。
【図9】EFM変調方式のデータ構成を示す模式図であ
る。
る。
【図10】本発明のATIP復調回路の入力部を示すブ
ロック図である。
ロック図である。
【図11】本発明のATIP信号処理部を示すブロック
図である。
図である。
【図12】ATIPプリグルーブ信号のデータ構成例を
示す模式図である。
示す模式図である。
【図13】ATIP信号のデータ構成例を示す模式図で
ある。
ある。
【図14】同期パターンの構成を示す模式図である。
【図15】ATIP信号のデータ波形例を示す模式図で
ある。
ある。
【図16】ATIP信号とデータ抽出嵌合の関係を示す
波形図である。
波形図である。
【図17】本発明のATIP信号のエッジ検出回路を示
す回路図である。
す回路図である。
【図18】ATIP信号のエッジ検出回路の各出力信号
を示す波形図である。
を示す波形図である。
【図19】本発明のATIP信号のデータ処理回路を示
すブロック図である。
すブロック図である。
【図20】ATIP信号のデータ処理における各出力信
号の関係を示す波形図である。
号の関係を示す波形図である。
【図21】ATIP信号のデータ処理における各出力信
号の関係を示す波形図である。
号の関係を示す波形図である。
【図22】本発明のATIP信号処理部を示すブロック
図である。
図である。
【図23】ATIP信号のデータ処理における各出力信
号の関係を示す波形図である。
号の関係を示す波形図である。
【図24】ATIP信号のデータ処理における各出力信
号の関係を示す波形図である。
号の関係を示す波形図である。
【図25】本発明のCLV制御回路を示すブロック図で
ある。
ある。
【図26】本発明のCLV制御回路のEFMパターン制
御部を示すブロック図である。
御部を示すブロック図である。
【図27】本発明のサブコード生成並びに演算回路を示
すブロック図である。
すブロック図である。
【図28】本発明のCIRC変調並びに復調回路を示す
ブロック図である。
ブロック図である。
【図29】本発明のインターェース回路を示すブロック
図である。
図である。
【図30】本発明の要部を示すブロック図である。
810 第1のPLL 820 第2のPLL 822 一方の位相差検出回路 821 1/n分周回路 824 VCO 825 1/m分周回路 826 第2のセレクタ 830 第1のセレクタ
Claims (4)
- 【請求項1】 追記可能なコンパクトディスクから読み
出され、EFM復調されたデータを出力するとともに、
該コンパクトディスクに追記されるデータを入力するデ
ジタルオーディオインタフェースを備えるコンパクトデ
ィク記録再生装置において、デジタルオーディオインタ
フェースの入力信号からシステムクロックを再生する第
1のPLLと、該システムクロックに基づいてスピンド
ルモータを制御する手段とを設けたことを特徴とする、
コンパクトディスク記録再生装置。 - 【請求項2】 上記システムクロックと、クリスタル系
クロックとを選択するセレクタと、該セレクタに、デジ
タルオーディオインタフェース入力の記録時に上記シス
テムクロックを、それ以外のデータの記録時並びに再生
時にクリスタル系クロックを選択させる手段を設けたこ
とを特徴とする請求項1に記載のコンパクトディスク記
録再生装置。 - 【請求項3】 上記システムクロックとVCOのクロッ
クとをそれぞれ適当に分周した2つのクロックを入力す
る位相差検出回路を備える第2のPLLを設け、書き込
み時のEFMチャンネルビットクロックを第2のPLL
により上記システムクロックから発生させることを特徴
とする請求項1に記載のコンパクトディスク記録再生装
置。 - 【請求項4】 第2のPLLのVCOを再生時のEFM
チャンネルビットクロック再生用PLL内のVCOに共
用することを特徴とする請求項3に記載のコンパクトデ
ィスク記録再生装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25400092A JPH0676296A (ja) | 1992-08-28 | 1992-08-28 | コンパクトディスク記録再生装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25400092A JPH0676296A (ja) | 1992-08-28 | 1992-08-28 | コンパクトディスク記録再生装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0676296A true JPH0676296A (ja) | 1994-03-18 |
Family
ID=17258873
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25400092A Pending JPH0676296A (ja) | 1992-08-28 | 1992-08-28 | コンパクトディスク記録再生装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0676296A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1988008355A1 (en) * | 1987-04-30 | 1988-11-03 | Fanuc Ltd | Numerical controller for laser |
-
1992
- 1992-08-28 JP JP25400092A patent/JPH0676296A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1988008355A1 (en) * | 1987-04-30 | 1988-11-03 | Fanuc Ltd | Numerical controller for laser |
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