JPH0676296A - コンパクトディスク記録再生装置 - Google Patents

Abstract

(57)【要約】 【目的】 コンパクトディスク記録再生装置に関し、Ｄ
ＡＩで受信したデータでシステムクロックを発生させ、
ＤＡＩで受信したデータを直接ＣＤ−Ｒに書き込むこと
ができるようにしたコンパクトディスク記録再生装置を
提供することを目的とする。 【構成】 追記可能なコンパクトディスクから読み出さ
れ、ＥＦＭ復調されたデータを出力するとともに、該コ
ンパクトディスクに追記されるデータを入力するデジタ
ルオーディオインタフェースを備えるコンパクトディク
記録再生装置において、デジタルオーディオインタフェ
ースの入力信号からシステムクロックを再生する第１の
ＰＬＬ８１０と、システムクロックに基づいてスピンド
ルモータを制御する手段とを設けた構成とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンパクトディスク記
録再生装置に関する。

【０００２】

【従来の技術】最近、大容量記録メディアとして光ディ
スク、光磁気ディスク等のコンパクトディスクが注目さ
れている。

【０００３】コンパクトディスクは、コンピュータのデ
ータ、静止画、グラフィックス等を記録したＣＤ−ＲＯ
Ｍと、オーディオ用のＣＤ−ＤＡとに大別されている
が、何れもコンパクトディスクメーカで予めデータを書
き込んだ読み出し専用のＲＯＭ（Ｒｅａｄ Ｏｎｌｙ
Ｍｅｍｏｒｙ）として市販されている。

【０００４】また、コンパクトディスクの記録を再生す
るため、デコーダ再生装置が市販されているが、いずれ
も再生専用機であり、書き込み用回路については何ら対
応がなされていない。

【０００５】しかし、最近、コンパクトディスク規格を
満足する追記型コンパクトディスク（ＣＤ−ＷＯ；Ｃｏ
ｎｐａｃｔ Ｄｉｓｋ Ｗｒｉｔｅ Ｏｎｃｅ）や書き
替え型コンパクトディスク（ＣＤ−Ｒ；Ｃｏｍｐａｃｔ
Ｄｉｓｋ Ｒｅｗｒｉｔａｂｌｅ）が提案され、これ
らのディスクの記録再生を行うフォーマットを制定し
た、いわゆる、オレンジブック標準が提案されている。

【０００６】しかしながら、これら追記型あるいは書き
替え型コンパクトディスクへのデータの記録は、従来通
りコンパクトでぃすくメーカの記録専用機を用いるか、
高価なコンピュータ装置に組み合わされた記録再生装置
に頼っており、テープレコーダのように使用者の操作に
基づいて、使用者の目前で、当該機器のみで短時間にデ
ータの記録あるいは書き替えができる装置は未だに実現
されていない。

【０００７】本発明者は、例えば、図１のブロック図に
示すように、半導体集積回路１を用いて光ディスク２へ
の情報の記録及び光ディスク２の情報の再生ができるよ
うにしたコンパクトディスク記録再生装置をすでに提案
している。

【０００８】この装置は、半導体集積回路１に追記型光
ディスク２からピックアップ３によって読み出したデー
タをＲＦ回路４を介して入力するようにしている。

【０００９】半導体集積回路１には、データバス１０、
ＥＦＭ復調回路２０、ＥＦＭ変調回路２５、ＡＴＩＰ復
調回路３０、ＣＬＶ制御回路４０、サブコード生成／演
算回路５０、ＣＩＲＣ変調／復調回路７０、データ用イ
ンターフェース回路８０、システムコントローラ用イン
ターフェース８５などが組み込まれている。

【００１０】上記ＥＦＭ復調回路２０は、光ディスク２
から読み出された１４ビットのＥＦＭ（Ｅｉｇｈｔ ｔ
ｏ Ｆｏｕｒｔｅｅｎ Ｍｏｄｕｒａｔｉｏｎ）変調さ
れたＥＦＭ信号を変換テーブルに従って８ビットのデー
タに復調し、データバス１０に送出する。

【００１１】データバス１０に送出されたデータは、基
準クロック回路９０に基づいてアドレス発生回路９５か
ら出力されるアドレスでアドレス指定されてＲＡＭ８に
書き込まれる。

【００１２】ＥＦＭ変調回路２５は、ＲＡＭ８から読み
出された８ビットのデータの直流成分を少なくするため
に１４ビットのＥＦＭデータに変調するとともに、さら
に、マージンビットを付加して１７ビットのデータにし
てＲＦ回路４へ送出する。ＲＡＭ８から読み出された８
ビットデータは、基準クロック回路９０に基づいてアド
レス発生回路９５から出力されたアドレスでアドレス指
定されたものであり、データバス１０を経てＥＦＭ変調
回路２５に入力される。

【００１３】ＡＴＩＰ復調回路３０は、ＡＴＩＰデコシ
ュレータ５にて光ディスク２に作製されているプリグル
ーブから読み出されたＡＴＩＰ信号を復調する。

【００１４】ＣＬＶ制御回路４０は、ＥＦＭ復調回路２
０２らるＥＦＭ信号及びまたはＡＴＩＰデコシュレータ
５からのＡＴＩＰ信号に基づき光ディスクの回転制御用
信号をサーボ回路７に出力する。また、この装置のＣＬ
Ｖ制御回路４０は、モータ６からのＦＧ出力も入力さ
れ、この出力に基づいて更に回転制御用の信号を出力す
る。

【００１５】サブコード生成／演算回路５０は、ＥＦＭ
信号よりサブコードを抽出し、サブコードにＣＲＣ演算
を施し、また、光ディスクへ書き込むデータにＣＲＣ演
算を施しサブコードを生成する。このサブコード生成／
演算回路５０は、ＥＦＭ復調回路２０からのＥＦＭ信号
が入力されＣＲＣ信号を抽出するレジスタ５１、ＣＲＣ
演算回路５２、読み出し用レジスタ５３、書き込み用レ
ジタ５４、自動加減算回路５５、ＥＦＭ変調回路２５へ
データを送出するためのレジスタ５６及び内部バス５７
を備える。

【００１６】ＣＩＲＣ変調／復調回路７０は、ＲＡＭ８
よりデータバス１０を介して読み出され、ＥＦＭ復調さ
れた信号からＣＩＲＣ（クロス・インターリーブド・リ
ード・ソロモン信号：Ｃｒｏｓｓ Ｉｎｔｅｒｌｅａｖ
ｅｄ Ｒｅｅｄ−Ｓｏｌｏｍｏｎ Ｃｏｄｅ）の誤りを
検出して訂正し、そのデータを再度ＲＡＭ８に書き込
む。更にＣＩＲＣ変調並びに復調回路７０は、ＲＡＭ８
よりデータバス１０を介して読み出された光ディスク２
に書き込むデータにＣＩＲＣ誤り訂正符号を付加し、そ
のデータを再度ＲＡＭ８に書き込む。

【００１７】データ用インターフェース回路８０は、Ｒ
ＡＭ８よりデータバス１０を介して読み出されたオーデ
ィオまたはデータを外部に出力するとともに、外部から
これに入力されるオーディオまたはデータがデータバス
１０を介してＲＡＭ８に書き込まれる。

【００１８】システムコントローラ用インターフェース
８５は、システムコントローラ用プロセッサのデータバ
スとのインターフェースを行う。

【００１９】以下、上記の各回路について更に詳しく説
明する。

【００２０】（１）ＥＦＭ復調回路２０ ＥＦＭ復調回路２０は、例えば図２のブロック図に示す
ＥＦＭ信号入力部と、例えば図３のブロック図に示すよ
うなＥＦＭデータ抽出部とを備える。

【００２１】まず、ＥＦＭ信号入力部について説明する
と、図２に示すように、光ディスク２から読み出された
１４ビットのＥＦＭ信号がＳＹＮＣパターン抽出回路２
２に入力される。

【００２２】外部のＥＦＭ−ＰＬＬ回路１５と、ビット
クロック再生回路２１と、位相比較回路２１１とでＰＬ
Ｌが構成されており、８ＭＨｚのＶＯＣ信号がビットク
ロック再生回路２１で４ＭＨｚのビットクロック信号
（ＰＬＣＫ）に変換されて出力される。

【００２３】このＰＬＣＫをＳＹＮＣパターン抽出回路
２２にタイミング信号として与え、この回路２１からＥ
ＦＭ信号のＨ１１、Ｌ１１、Ｈ２が抽出される。

【００２４】又、このＥＦＭ信号入力部には保護内挿回
路２３が設けられ、この回路２３からのクロック信号と
ＳＹＮＣパターン抽出回路２２からの信号とがオア回路
２４に入力され、このオア回路２４からシンクロン同期
信号（ＶＳＹＮＣ）が出力される。

【００２５】図３に示すように、ＥＦＭデータ抽出部に
はＥＦＭ変換テーブル回路２１２が設けられ、この回路
２１２には１７ビットのＥＦＭデータが入力されるとと
もに、ＶＳＹＮＣが機銃ローカルコンピュータタイミン
グ信号として、また、ＰＬＣＫがタイミング信号として
それぞれ与えられる。

【００２６】このＥＦＭ変換テーブル回路２１２では、
ＥＦＭデータがマージンビットを除去されて１４ビット
のデータに変換され、更に変換テーブルに従って１４ビ
ットのデータが８ビットのデータに復調される。そし
て、この８ビットのデータがデータバス１０に送出さ
れ、基準クロック回路９０に基づいてアドレス発生回路
９５空発生されるアドレスによって指定されたＲＡＭ８
に書き込まれる。

【００２７】（２）ＥＦＭ変調回路２５ 次に、ＥＦＭ変調回路２５について詳細に説明するが、
その前に、ＣＤシステムにおいて採用されているデータ
変換方式、すなわち、ＥＦＭ変換方式について説明す
る。

【００２８】ＣＤシステムでは、光ディスク２上にデー
タを記録するのにＥＦＭ変換方式を用いることにより、
オール”０”のデータであっても光ディスク２上にビッ
トが無いといった状態になることを避けている。

【００２９】すなわち、図７に示すように、１６進の８
ビットのデータを定められた１４ビット長のパターンに
変換し、これに３ビットのマージンビットの部分を加え
て光ディスク上に記録される１バイトのデータが構成さ
れる。このＥＦＭではパターンのＨ／Ｌステートは関係
なく、その山又は谷の長さのみが意味を持つ。

【００３０】更に、このＥＦＭ変換方式では、”３Ｔ，
１１Ｔルール”が存在する。このルールは、山又は谷の
長さが単位長さ”Ｔ”の３倍から１１倍までで形成され
ねばならず、２Ｔ以下の短い山又は谷及び１２Ｔ以上の
長い山又は谷を形成することはマージンビットを含めて
禁止している。このため、２つのデータに挟まれたマー
ジンビットは、自ずとその取り得るパターンを制限され
ることになる。

【００３１】マージンビットの取り得るパターンは図８
に示す通りである。図８（Ａ）は直前のデータパターン
の末尾が”０”の時、図８（Ｂ）は直前のデータパター
ンの末尾が”１”の時である。

【００３２】加えて、ＥＦＭ変換においては、低周波成
分の発生を極力抑えるためにＤＶＳ（Ｄｉｇｉｔａｌ
Ｓｕｍ Ｖａｌｕｅ）が導入されるので、これによる制
限も課される。ＤＶＳとは、できるだけ限り短い間隔で
山の長さのバランスをとろうというもので、各パターン
ビット毎に随時計算され、マージンビットを調節するこ
とに依ってその値をできる限り”０”に近づけようとす
るものである。

【００３３】通常のＣＤシステムでは、ディスク作製前
に予めマージンビットまで含めた全データをユーザが用
意し、そのデータをレーザパルス化して書き込みしてい
く作業を行う。しかしながら、ＣＤ−ＷＯ等の追記型光
ディスクのシステムではユーザーの用意するものはデー
タだけであって、マージンビット等はシステム側で用意
する必要がある。しかも、リアルタイムに書き込みを行
う時に、各パターンビット毎に、ＤＳＶを計算する必要
があるため、この作業はできうる限り高速で行わなけれ
ばならない。

【００３４】このため、マージンビットを作製するため
のデータを全てＲＯＭ化して半導体集積回路１内に保持
し、かつ、組合せ回路を最適化して高速に処理する回路
を組む必要がある。かかる要求を満足するためには、Ｅ
ＦＭ変調回路２５は例えば次のように構成される。

【００３５】すなわち、ＥＦＭ変調回路２５は、例えば
図４に示すＥＦＭ変換部と、例えば図５に示すＥＦＭ出
力部とを備える。

【００３６】ＥＦＭ変換部ではＲＯＭ８から読み出され
た８ビットのデータはデータバス１０からＥＦＭ変調回
路２５に送出される。図４のブロック図に示すように、
セレクタ２６１はＲＡＭ６からのデータ又はサブコード
データ生成並びに演算回路５０からの８ビットのサブコ
ードデータを選択し、ＥＦＭ変換回路２６２に出力す
る。ＥＦＭ変換回路２６２は変換テーブルに従って８ビ
ットのデータを１４ビットのＥＦＭ信号に変換し、セレ
クタ２６３に出力する。セレクタ２６３には、Ｓ０，Ｓ
１付加用の１４ビットのデータが入力され、セレクタ２
６３はシスコンからの制御信号に基づいてＥＦＭ信号又
はＳ０，Ｓ１信号の何れかをマージンビット付加回路２
６４に送出する。このマージンビット付加回路２６４は
１４ビットのデータにマージンビットを付加し、１７ビ
ットの信号を出力する。また、このマージンビット付加
回路２６４は各データに対応したＪ，Ｋ，Ｖ値を格納し
たＲＯＭまたはロジックアレイで構成されている。更
に、この回路２６４はＪ，Ｋ値に基づき試用可能なパタ
ーンを示すＲＯＭ又はロジックアレイを構成する。この
回路２６４にはＤＳＶを計算する回路、Ｖ値とＤＳＶに
基づきパターンの優先順位を示し、更に唯一の出力すべ
きパターンを選択する回路を備える。

【００３７】上記ＥＦＭ変換回路２６２及びマージンビ
ット付加回路２６４としては、例えば図６に示すように
構成されたものが提案されている。

【００３８】すなわち、８ビットのデータを入力するＲ
ＯＭ２７０には、各データに対応したＪ，Ｋ，Ｖ値と、
１６進の８ビットのデータに対応したＥＦＭ信号に変換
するための変換テーブルが格納されている。

【００３９】ここでＲＯＭ２７０に格納されているＪ値
は、データ末尾の同じ値の筒続く長さより１をひいたも
のを、Ｋ値はデータ先頭の同じ値の続く長さを、Ｖ値は
データ単位でのＤＳＶを示す値である。

【００４０】但し、図９に示すように、ＶはデータのＤ
ＳＶをそのまま示すものではなく、ＤＳＶが、−８、か
ら−６、−２、０、２、４、６、８の９ケの値しか取ら
ないことを利用して、ＲＯＭ２７０に格納し易いように
割り振った番号である。

【００４１】先に述べたように、マージンビットの作成
には（ｉ）３Ｔ，１１Ｔルールと、（ｉｉ）低周波成分
抑制のためのＤＳＶの最小値（０に近づける）の２つの
ルールを満足するようにこの回路は構成される。

【００４２】例えば、ＲＯＭ２７０から出力されたＪ値
は、ディレイ２７１にて遅延される。そして遅延された
１つ前のデータのＪ値及びＲＯＭ２７０から出力された
Ｋ値が可能パターン選択回路２７３へ与えられる。この
可能パターン選択回路２７３は、上記のルール（ｉ）に
依って選択可能なパターンを制限し、このデータを決定
回路２７５に供給する。

【００４３】ＲＯＭ２７０から出力されたＶ値は、優先
度計算回路２７４及びＤＳＶ計算回路２７４に供給され
る。優先度計算回路２７４は、上記ルール（ｉｉ）に従
い、ＤＳＶ最小条件によって優先順位付けし、このデー
タを決定回路２７５に供給する。

【００４４】決定回路２７５は、その時での最善のマー
ジンビットパターンと、優先順位付けされたデータによ
り、唯一のマージンビットパターンを選択し、セレクタ
２７６へ出力する。このセレクタ２７６にはＲＯＭ２７
０からのＥＦＭパターンが供給され、セレクタ２７６は
このＥＦＭパターンの後にマージンビットパターンを付
加してＥＦＭ出力を行う。

【００４５】又、ＤＳＶ計算のため、ＤＳＶ計算回路２
７２へ各パターンがフィードバックされる。

【００４６】このようにマージンビットを付加する回路
を含めたＥＦＭ変換回路２５を構成することにより、マ
ージンビットの付加に際して、予めルールに基づいて全
ての場合について計算しておき、その結果をＲＯＭ２７
０でチップ内に持つことで、演算が高速に行える。この
ことにより、追記型光ディスクの書き込みを高速で行う
ことができる。なお、ＲＯＭ２７０に代えてロジックア
レイ等の回路を用いてもよい。

【００４７】図４に示すように、マージンビット付加回
路２６４にてマージンビットを付加されたデータがＳＹ
ＮＣ付加回路２６４に出力されるこの例においては、Ｓ
ＹＮＣ付加回路２６４に入力されたデータがＳＹＮＣ信
号の場合だけ更に７ビットのデータを付加して２３ビッ
トの信号にしてＳＹＮＣ付加回路２６４から出力し、そ
の他のデータは１７ビットのままＳＹＮＣ付加回路２６
４から出力される。

【００４８】図５に示すように、ＥＦＭ出力部は、セレ
クタ２５１２と、ＳＹＮＣ付加回路２６４から送出され
た１７ビットまたは２３ビット（ＳＹＮＣのみ）のＥＦ
Ｍデータを入力するパルスストラテジー回路２５２と、
（ｎ−１）ストラテジー回路２５４とを備える。

【００４９】パルスストラテジー回路２５２では、ブル
ーブックに準拠してＡ，Ｂ，Ｃ化を施してセレクタ２５
１に出力し、（ｎ−１）ストラテジー回路２５４では、
ｎ−１の処理を行いその結果をセレクタ２５１に出力す
る。

【００５０】セレクタ２５１には、更に規格のテストを
行うためのテストパターン回路２５３の出力と、１度書
いたデータに２度下記してデーリを破壊するための同期
パルス発生回路２５５の出力が入力される。そして、こ
のセレクタ２５１はシスコンからの制御信号に基づき上
述の各信号の中から１つの信号を選択して出力する。こ
の選択されたデータがＲＦ回路４に出力され、ピックア
ップ３から光ディスクにデータが書き込まれる。

【００５１】（３）ＡＴＩＰ復調回路３０ ＡＴＩＰ復調回路３０は、例えば図１０に示すＡＴＩＰ
入力部と図１１に示すＡＴＩＰ信号処理部とを備える。

【００５２】ＣＤ−ＷＯ等の追記型ディスクには、ＥＦ
Ｍピットが形成される以前に、その位置情報を取り出せ
るように、ＡＴＩＰプリグルーブが形成される。このＡ
ＴＩＰプリグルーブには例えば図１２に示すように、４
２ビット分のデータがバイフェーズ形式で格納されてい
る。バイフェーズ形式とは、ある単位時間長さにおいて
データのハイ（Ｈｉｇｈ）、ロー（Ｌｏｗ）の切り替わ
りのあるものを”１”、無いものを”０”で表現するデ
ジタル式表記である。

【００５３】ＡＴＩＰのデータ構成は図１３に示す通
り、４ビット分の同期パターンと、それぞれ８ビット分
の分（ＢＣＤ）、秒（ＢＣＤ）、フレーム（ＢＣＤ）の
時間情報と、時間情報データに対する１４ビットのＣＲ
Ｃデータとの計４２ビットから成る。

【００５４】このうち同期パターンは、バイフェーズ形
式を破ることでこれを表し、各データの区切りとなる。
同期パターンとしては、図１４に示す通り２種類存在す
る。これは直前の信号がＨｉｇｈかＬｏｗかによるもの
であり、例えば、直前の信号がＬｏｗの場合には図１５
に示すようになる。

【００５５】ところで、ＩＣには、このバイフェーズ形
式のデジタル信号が入力される。そして、このＡＴＩＰ
復調回路３０は、この１つの入力よりデータ抽出用のク
ロックと同期パターンの検出、及びデータの検出を行う
ものである。データ抽出用クロックは、データの取込タ
イミング及びＣＬＶサーボ制御に用いられる。

【００５６】このＡＴＩＰ復調回路３０のＡＴＩＰ入力
部は、まず、ＡＴＩＰデコシュレータ５にて光ディスク
２に作成されているプリグルーブから読み出されたＡＴ
ＩＰ信号を入力するＣ３１５０，Ｃ６３００抽出回路３
１を備える。

【００５７】この回路３１により基本タクミングとして
Ｃ３１５０がオア回路３３に入力され、このオア回路３
３からＣ３１５０が図１１に示すＳＹＮＣパターン抽出
回路３４に取り込みタイミング信号として出力される。

【００５８】ＳＹＮＣパターン抽出回路３４にはＡＴＩ
Ｐデータが入力され、この回路３４からビットクロック
がオア回路３６へ出力される。オア回路には保護内挿回
路３５からの出力が入力され、このオア回路３６からタ
イミング信号（ＡＳＹＮＣ）が出力される。

【００５９】又、ＡＴＩＰデータは、基本タイミングと
してＡＳＹＮＣが与えられるＡＴＩＰデータ抽出回路３
７へ入力され、８ビットのデータとしてレジスタ３８及
びＣＲＣ演算回路３９へ出力される。

【００６０】レジスタ３８からはＣＰＵへ８ビットのデ
ータが、又、ＣＲＣ演算回路３９からは同じくＣＰＵへ
誤りを検出して結果が送出される。

【００６１】このＡＴＩＰ復調回路３０の動作を図１２
ないし図２４を参照して更に説明すると、以下の通りで
ある。

【００６２】上記同期パターンは、７５ＨｚのＡＴＩＰ
系フレーム同期タイミングとして、各データは、ＡＴＩ
Ｐ時間情報としてＣＰＵ（シスコン）に送られる。ま
た、ＡＴＩＰ時間情報とＣＲＣデータよりＣＲＣ演算を
行い、その結果もＣＰＵ（シスコン）に送られる。

【００６３】まず、Ｃ３１５０，Ｃ６３００抽出回路３
１で、例えば図１６に示すようにＡＴＩＰ入力からＣ３
１５０とＣ６３００の２種類のクロックを抽出する動作
について説明する。

【００６４】欲しい信号Ｃ３１５０は、各データの区切
りであり、Ｃ６３００はこのＣ３１５０を抽出する過程
で求める。すなわち、入力されたＡＴＩＰの波形からエ
ッジを抽出し、それより幾らかの信号を除去し、又、幾
らかの信号を追加することで欲しい信号Ｃ３１５０を得
る。

【００６５】ＡＴＩＰ入力信号のエッジの抽出には例え
ば図１７のブロック図に示す回路を用いる。ここでは、
基本クロック（例えば４ＭＨｚのシステムクロック）を
用いたＤフリップフロップ（ＤＦＦ）３１１と、排他的
論理和回路３１２を用いている。

【００６６】図１７及び図１８に示すように、ＤＦＦ３
１１に入力信号Ａが基準クロックＣＫのタイミングによ
り取り込まれ、このＤＦＦ３１１から入力信号Ａが遅延
された信号Ｂが出力される。

【００６７】外部より入力されたＡＴＩＰ入力のエッジ
抽出信号（ＤＥＴ）が基本的にＣ３１５０になる。この
内、取り除きたいＤＥＴを排除するためウィンドウＡ，
Ｂを設ける。又、追加したいＩＮＳを作るために内挿を
行う。更に、ＤＥＴ信号は、モータ６によって回転する
光ディスク２より取り出した信号であり、モータ６の回
転速度に従ってその間隔には長短が生じ、また、回転ム
ラ等により揺れる。このため、図１９に示すように、基
準カウンタ３１９、基準レジスタ３２１、ウィンドウＡ
用カウンター３１８、及びウィンドウＡ用レジスタ３２
０が設けられる。

【００６８】ＤＥＴのうち、基準カウンタ３１９からウ
ィンドウＢ内に入るものをＤＥＴＢとし、ウィンドウＡ
カウンタ３１８からウィンドウＡ内に入るものをＤＥＴ
Ａとする。これらはそのままＣ３１５０信号となる。Ｃ
３１５０信号とは、３．１５ＫＨｚの周期パルスのこと
で、ＡＴＩＰの各データの長さを示す。又、Ｃ３６００
信号は６．３ＫＨｚの周期パルスである。正しく光ディ
スク２が回転しておれば、各ＤＥＴ間隔は１３２７クロ
ック分となる。３．１５ＫＨｚ間に４．３２１８ＭＨｚ
がそれだけのクロック数（１３２７クロック）を数え
る。

【００６９】ＩＮＳ信号の追加は、同期パターン内等で
ＤＥＴの無い時、ディスク回転が正常でない時、あるい
はディスク表面の傷によりデータが欠落して、ＤＥＴの
見つからない時に行われる。

【００７０】ＩＮＳ信号は、前回と同じ間隔で新しいＣ
３１５０を発生する。このため、基準レジスタ３２１、
ウィンドウＡレジスタ３２０に前回の値を記憶させてあ
る。この前回の値と基準カウンタ３１９より出る今回の
値を比較記３２３で比較し、一致したことを以てＩＮＳ
を出す。

【００７１】ＤＥＴＢが発生すれば、ＩＮＳが発生する
前に各カウンタ３１８，３１９はクリアされるので、今
回のＩＮＳは無い。ＤＥＴＡの時はこれはＩＮＳが発生
した後に発生するため、ＩＮＳを消してＤＥＴＡを生か
す。このため１６ビット幅を持つ。ディレイ値を大きく
できないためである。

【００７２】しかし、図２０に示すように、ウィンドウ
Ａレジスタ３２０の取込みタイミングは、２５４までの
レンジを持ち、この間に発生したＤＥＴはＤＥＴＡとは
ならないが、次回の比較に使われる。このようにしてＣ
３１５０とＣ６３００とを発生する。チェンジ（ＣＨＡ
ＮＧＥ）とウィンドウ（ＷＩＮＤＯＷ）については後述
する。

【００７３】上述した手法で得られたＣ６３００，Ｃ３
１５０を用いてＡＴＩＰ入力データのバイフェーズ形式
を図２１、図２２に示すように通常形式に戻す。

【００７４】図２２に示すように、ＡＴＩＰ入力をシフ
トレジスタ３５１に入力して、このシフトレジスタ３５
１をＣ６３００でクロッキングした出力Ｑ１と、更に次
のＣ６３００でクロッキングした出力Ｑ２を排他的論理
和回路３５２で排他的論理和をとり、ＡＴＳＤ信号をつ
くる。この排他的論理和回路３５２からの出力ＡＴＳＤ
は、Ｃ３１５０タイミングでシリアル／パラレルレジス
タ３５３に取り込む。この取り込んだ値は、通常の値と
なっている。ＳＹＮＣパターンについては別途にパター
ンマッチングを行う。

【００７５】前述した手法では、Ｃ３１５０の取り方に
図２３に示すように２種あり得る。ある時点でＣ３１５
０を認知した後は、次にあるべき時点で外部よりＣ３１
５０（ＡＴＩＰ信号のエッジ）が無ければ、内挿し、必
要の無い時点のＣ３１５０（ＡＴＩＰ信号のエッジ）は
無視する方法を取っているため、一旦、Ｃ３１５０とし
てＡ系又はＢ系のどちらかを選んだ後は、それをはずれ
得なくなる。

【００７６】この時のＡＴＳＤの取込タイミングは図２
４に示す如くａ（△）、ｂ（＊）の２種類ある。

【００７７】この時、正しい系列はＡ系ａ（△）であ
る。Ｂ系であった時に、これを正しくＡ系に戻すため、
取込データを利用する。図２４に示す如く取込データ
（ｂ の値は全て”１”となることにより、この”１”
の回数をカウントし、明らかに多い場合は、これをＢ系
と見做して、もう一度、Ｃ３１５０系列をとり直す。Ａ
ＴＩＰ内データの内、ＡＴＩＭＥはＢＣＤ表示で分、
秒、フレームを示しているが、その最大値は９９分５９
秒７５フレームで、”１００１１００１ ０１０１１０
０１ ０１１１０１０１”（２進表示）であり、秒及び
フレームはそのバイト中ＭＳＢは常に”０”であるため
この処理が可能となる。

【００７８】この時、取込データ数がある数以上”１”
が続いたことを以てチェンジ（ＣＨＡＮＧＥ）状態と
し、図１９、図２０に示すように、この時、ウィンドウ
（ＷＩＮＤＯＷ）−Ｃ内で見つかるＣ３１５０（ＡＴＩ
Ｐ入力エッジ）を以て新しいＣ３１５０系列を始める。

【００７９】（４）ＣＬＶ制御回路４０ ＣＬＶ制御回路４０は、図２５に示すように、ＥＦＭ復
調回路２０からのＥＦＭフレームタイミング及びＡＴＩ
Ｐタイミング信号がパラレル／シリアル（Ｐ／Ｓ）変換
回路４１を介してカウンタ４２に入力される。ＥＦＭフ
レームタイミング及びＡＴＩＰタイミング信号はセレク
タ４８にも入力される。

【００８０】上記カウンタ４２にて速度差分制御された
信号はセレクタ４３に出力される。モータ６からのＦＧ
出力はＦＧカウンタ４６に与えられ、このカウンタ４６
の出力がセレクタ４３に与え

【００８１】上記カウンタ４２にて速度差分制御された
信号はセレクタ４３に出力される。モータ６からのＦＧ
出力はＦＧカウンタ４６に与えられ、このカウンタ４６
の出力がセレクタ４３に与えられる。そして基準数設定
回路４７にＥＦＭ基準値固定出力、ＡＴＩＰ基準値出
力、ＦＧ基準値出力がそれぞ与えられており、この回路
４７の出力が減算器４４に与えられる。又、この減算器
４４にはセレクタ４３の出力も与えられる。

【００８２】この減算器４４からレジスタ４５を介して
光ディスクの回転制御用信号（ＭＤＳ）を図１に示すサ
ーボ回路７に出力する。また、セレクタ４８からアップ
ダウンカウンタ４９に位相差分制御用の信号が出力さ
れ、このカウンタ４９から位相制御信号（ＭＤＰ）が出
力される。

【００８３】この回路４０では１ＥＦＭフレーム毎にこ
の措置を行っており、あるＥＦＭフレームの内だはＭＤ
Ｓ信号がＬ又はＨとされる。

【００８４】図２６にＭＤＳ出力（スピンドルモータ制
御信号）を促す、ＥＦＭパターンサーボに関する部粉を
図示する。以下、この図に従い更に説明する。

【００８５】前述したように、ＥＦＭ変換方法では、そ
のＥＦＭパターンの山又は谷の長さが単位長さの３倍な
いし１１倍でなければならないと言う、”３Ｔ−１１Ｔ
ルール”がある。

【００８６】光ディスク２のＥＦＭピットより正常にデ
ータが読み出せている場合は、ディスクは正しく作成さ
れているはずであるから、”３Ｔ−１１Ｔルール”に従
ってその最短長は３Ｔ、最長の長さは１１Ｔである。こ
こでもし、２Ｔ以下の山又は谷、もしくは１２Ｔ以上の
山又は谷が遇った場合、それは、ディスク上のキズ等に
よる情報の欠損で内とすると、それぞディスクの回転が
速い場合、遅い場合に生じることになる。

【００８７】この関係を用いて、大まかにディスクの回
転を調整するための手法として、図２６に示すように、
Ｄフリップフロップ４５１に入力されたＥＦＭパターン
の山又は谷を排他的論理和回路４５２で検出し、その長
さを基準クロック（Ｘ’ｔａｌ）の４ＭＨｚクロックを
用いてカウンタ４５３でカウントし、１２Ｔ以上、２さ
以下が発見された場合、レジスタ４５４に出力し、各ノ
ット回路４５８、４５９及び各アンド回路４５６、４５
７を介して以下の如くスピンドルモータの回転を調整す
る。

【００８８】

【表１】

【００８９】このＣＬＶ回路３０によれば、読み出し時
はディスク上のＥＦＭピットに応じてサーボをかける回
路が同一回路で行われる。

【００９０】（５）サブコード生成並びに演算回路５０ このサブコード生成並びに演算回路５０では、図２７に
示すように、ＥＦＭ復調回路からのＥＦＭ信号がＥＦＭ
信号を入力してＣＲＣ信号を抽出するレジスタ５１に入
力され、このレジスタ５１からオア回路６３へ抽出信号
が出力される。このオア回路６３は抽出信号とともに保
護内挿回路６２からの出力を与えられてＶＳＳＹＮＣ信
号をレジスタ６４へ取込みタイミング信号として与え
る。

【００９１】レジスタ６４にはＥＦＭデータが入力さ
れ、このレジスタ６４からＱ出力がシリアル−パラレル
（Ｓ−Ｐ）変換回路６５に与えられる。この回路６５は
ＣＲＣ演算回路５２及び読み出し用レジスタ（ＱＳＵＢ
レジスタ）５３にそれぞれ８ビットのデータを送出す
る。

【００９２】上記ＣＲＣ演算回路５２はＣＲＣ結果をＣ
ＰＵへ出力し、又、レジスタ５３からも読み出しデータ
をＣＰＵへ出力する。

【００９３】書き込みレジスタ５４へはＣＰＵよりＱサ
ブデータが与えられ、このレジスタ５４から自動加減算
回路５５とレジスタ６０，６１にデータが送出される。

【００９４】自動加減算回路５５とレジスタ６０におい
て、Ｑサブコードの時間情報の自動加減算を行い、その
値をセレクタ５９に与える。セレクタ５９にはレジスタ
６１のデータも与えられ、このセレクタ５９により前記
信号が選択されて、ＣＲＣ演算回路５２及びセレクタ５
８へ出力される。ＣＲＣ演算回路５２では入力された書
き込み用データにＣＲＣ演算を施し、セレクタ５８にそ
のデータを送出する。そして、セレクタ５８によりパラ
レル−シリアル（Ｐ−Ｓ）変換回路５７へデータが送ら
れ、この回路５７にてシリアル変換されたＱデータがレ
ジスタ５６に送られ、このレジスタ５６からサブコード
データが出力される。

【００９５】（６）ＣＩＲＣ変調並びに復調回路７０ ＣＩＲＣ変調並びに復調回路７０は、図２８に示すよう
に、ＲＡＭ８よりデータバス１０を介して読み出され、
ＥＦＭ復調された信号からＣＩＲＣ信号の誤りを検出し
て訂正し、そのデータを再度ＲＡＭ８に書き込む。更に
ＣＩＲＣ変調並びに復調回路７０は、ＲＡＭ８よりデー
タバス１０を介して読み出された光ディスク２に書き込
むデータにＣＩＲＣ誤り訂正符号を付加し、そのデータ
を再度ＲＡＭ８に書き込む。

【００９６】（７）インターフェース回路８０ インターフェース回路８０は、図２９に示すように、Ｒ
ＡＭ８よりのデータはレジスタ８１及び補間回路８２に
与えられ、レジスタ８１は１６ビットのデータを補間回
路８２へ与える。補間回路８２は前値をホールドし、平
均値補間し、補間済みデータをセレクタ８３に与える。
セレクタ８３にはレジスタ８１からの出力が与えられ、
このセレクタ８３からＣＤ−ＤＡ用データが出力され
る。又、レジスタ８１からはＣＤ−ＲＯＭ用データが出
力される。

【００９７】さらに、インターェース回路８０に受信さ
れるＣＤ−ＲＯＭ、ＣＤ−ＤＡのデータはそれぞれアン
ド回路８６、８７に供給され、このアンド回路８６、８
７にはプレエンコードデータがノット回路８８を介して
供給される。このアンド回路８６、８７からそれぞれセ
レクタ８５へデータを送り、このセレクタ８５からレジ
スタ８４を介してそのデータをＲＡＭ８に書き込む。

【００９８】なお、一般にデジタルオーディオ機器間の
相互接続用インターフェースとしては、ＥＩＡＪ ＣＰ
−３４０デジタルインターフェースが多用されている。

【００９９】

【発明が解決しようとする課題】ところで、コンパクト
ディスクの書き込みには、コンパクトディスクで用いら
れるＥＦＭ変調における最小単位時間Ｔが１／４．３２
１８×１０6 秒であるため、書き込み時のＥＦＭチャン
ネルビットクロックとして４．３２１８ＭＨｚのクロッ
クの整数倍のクロックが必要である。

【０１００】これに対して、コンパクトディスク用のデ
ジタルオーディオインターフェース（以下、ＤＡＩとい
う。）は自己同期方式であり、ビットレートは２．８２
２４ＭＨｚである。

【０１０１】また、いずれにおいてもサンプリング周波
数ｆｓは４４．１ＫＨｚである。ＤＡＩで受信したデー
タをＣＤ−Ｒに直接書き込む場合、書き込み時のＥＦＭ
チャンネルビットクロックとしての４．３２１８ＭＨｚ
の倍数のクロックと、システム全体の動作の制御タイミ
ングの基準になるシステムクロックとしての２．８２２
４ＭＨｚの倍数のクロックとの２種類のクロックが必要
であり、しかも、これら２つのクロックとデータのオー
バーランやアンダーランの発生を防ぐために完全に同期
していなければならない。

【０１０２】本発明は、ＤＡＩで受信したデータをもと
にスピンドルサーボ用クロックを発生させ、ＤＡＩで受
信したデータを直接ＣＤ−Ｒに書き込むことができるよ
うにしたコンパクトディスク記録再生装置を提供するこ
とを目的とする。

【０１０３】

【課題を解決るすための手段】本発明は、追記可能なコ
ンパクトディスクから読み出され、ＥＦＭ復調されたデ
ータを出力するとともに、該コンパクトディスクに追記
されるデータを入力するＤＡＩを備えるコンパクトディ
ク記録再生装置において、上記の目的を達成するため、
次のような手段を講じている。すなわち、本発明の第１
のコンパクトディク記録再生装置は、ＤＡＩの入力信号
からシステムクロックを再生する第１のＰＬＬと、この
システムクロックに基づいてスピンドルモータを制御す
る手段とを設けたことを特徴とする。

【０１０４】本発明の第２のコンパクトディク記録再生
装置は、さらに、本発明の第１のコンパクトディク記録
再生装置において、ＤＡＩ入力の記録時以外にも動作可
能にするため、上記システムクロックと、クリスタル
（Ｘ’ｔａｌ）系クロックとを選択するセレクタと、該
セレクタに、ＤＡＩ入力の記録時に第１のＰＬＬが出力
するクロック信号を、それ以外のデータの記録時並びに
再生時にクリスタル系クロックを選択させる手段を設け
たことを特徴とする。

【０１０５】本発明の第３のコンパクトディク記録再生
装置は、さらに、本発明の第１のコンパクトディク記録
再生装置において、システムクロックを自由に選べるよ
うにするため、上記システムクロックとＶＣＯのクロッ
クとをそれぞれ適当に分周したクロックとを入力する位
相差検出回路を備える第２のＰＬＬを設け、書き込み時
のＥＦＭチャンネルビットクロックを第２のＰＬＬによ
り上記スピンドルクロックから発生させることを特徴と
する。

【０１０６】本発明の第４のコンパクトディク記録再生
装置は、本発明の第３のコンパクトディク記録再生装置
において、更に、ＶＣＯの数を少なくするため、第２の
ＰＬＬのＶＣＯを再生時のＥＦＭチャンネルビットクロ
ック再生用ＰＬＬ内のＶＣＯに共用することを特徴とす
る。

【０１０７】

【作用】本発明の第１のコンパクトディク記録再生装置
においては、第１のＰＬＬにてＤＡＩの入力信号から
２．８２２４ＭＨｚの倍数のシステムクロックが再生さ
れ、このシステムクロックに基づいてスピンドルモータ
が制御される。

【０１０８】本発明の第２のコンパクトディスク記録再
生装置においては、セレクタの切り替えにより、ＤＡＩ
入力の記録時以外にクリスタル系クロックがシステムク
ロックとして用いられる。

【０１０９】本発明の第３のコンパクトディスク記録再
生装置においては、第１のＰＬＬが出力するシステムク
ロックとＶＣＯのクロックとの分周率を適宜選定するこ
とにより、第２のＰＬＬにおいて、上記システムクロッ
クと一定の関係が保持された書き込み時のＥＦＭチャン
ネルビットクロックを生成することができる。

【０１１０】本発明の第４のコンパクトディスク記録再
生装置においては、書き込み用のＥＦＭチャンネルビッ
トクロックを生成するＰＬＬのＶＣＯを再生時のＥＦＭ
チャンネルビットクロック再生用ＰＬＬ内のＶＣＯに共
用するので、１つのＶＣＯを省略することができる。

【０１１１】

【実施例】以下、本発明の一実施例に係るコンパクトデ
ィスク記録再生装置について図面に基づいて具体的に説
明する。

【０１１２】この装置は上記の先行発明に係るコンパク
トディスク記録再生層を前提としているので、先行発明
と共通する図１ないし図２９に基づく説明は重複をさけ
るために省略する。

【０１１３】このコンパクトディスク記録再生装置は、
ＤＡＩの入力信号からクロック信号を再生する第１のＰ
ＬＬ８１０と、該クロックに基づいてスピンドルサーボ
用クロックを生成する第２のＰＬＬ８２０とを備える。

【０１１４】ＰＬＬ８１０は、ＤＡＩ入力を供給される
位相差検出回路８１１と、この回路８１１の出力がルー
プフィルタ８１２を介して与えられる第１のＶＣＯ８１
３とで構成され、このＶＣＯ８１３の出力は位相差検出
回路８１１にフィードバックされるとともに、第１のセ
レクタ８３０に出力される。

【０１１５】また、ＶＣＯ８１３の出力は、ＤＡＩ入力
のうちのオーディオデータを入力する第１のシリアル／
パラレル（Ｓ／Ｐ）変換回路８４０にタイミングとして
与えられ、この回路８４０でパラレル信号に変換された
データがＲＡＭ８に読み込まれる。

【０１１６】上記セレクタ８３０は、第１のＶＣＯ８１
３とクリスタル（Ｘ’ｔａｌ）系クロック（２．８２２
４ＭＨｚの整数倍）とを選択して、システムクロックと
して出力される。このシステムクロックは、例えば図１
に示すＣＬＶ回路４０へスピンドルサーボ用クロックと
して出力される一方、ＣＩＲＡＣ変調／復調回路７にタ
イミング信号として与えられるとともに、第２のＰＬＬ
８２０の１／ｎ分周器８２１に供給される。

【０１１７】第２のＰＬＬ８２０は、２つの位相差検出
回路８２２、８２３を備え、一方の位相差検出回路８２
２には、１／ｎ分周器８２１により分周されたクロック
と、第２のＶＣＯ８２４から出力され、１／ｍ分周回路
８２５で分周されたクロック（４．３２１８ＭＨｚの整
数倍）とが入力され、他方の位相差検出回路８２３には
第２のＶＣＯ８２４の出力がそのまま与えられるととも
に、ＥＦＭ入力が与えられる。

【０１１８】両位相差検出回路８２２、８２３の出力は
第２のセレクタ８２６で選択され、ループフィルタ８２
７を介してＶＣＯ８２４にフィートバックされる。この
セレクタ８２６は第１のセレクタ８３０と連動して、セ
レクタ８３０がＰＬＬ８１０側を選択する時（Ａ側）に
はセレクタ８２６が上記一方の位相差検出回路８２２の
出力を選択し（Ａ側）、セレクタ８３０がＸ’ｔａｌ系
クロックを選択する時（Ｂ側）にはセレクタ８２６が上
記他方の位相差検出回路８２３の出力を選択する（Ｂ
側）ようにしてある。

【０１１９】なお、上記ＶＣＯ８２４の出力は、タイミ
ングとしてＥＦＭ読み取り用のシリアル／パラレル（Ｓ
／Ｐ）変換回路８５０及びＥＦＭ復調回路２０、ＥＦＭ
書き込み用のＥＦＭ変調回路２５及びパラレル／シリア
ル（Ｐ／Ｓ）変換回路８６０に与えられる。

【０１２０】なお、第２のＰＬＬ８２０のループフィル
タ８２７の時定数は、両位相差検出回路８２２、８２３
の比較周波数が異なるため、セレクタ８２６の切り替え
と同期して切り替えられるようにしている。また、その
他の構成は上記の先行発明と同様に構成している。

【０１２１】このコンパクドディスク記録再生装置にお
いては、ＣＤ再生時には、従来のコンパクトディスクプ
レーヤーと同様になる。すなわち、第１、第２の両セレ
クタ８３０、８２６はＢ側を選択しており、システムク
ロックはクリスタル系クロック（２．８２２４ＭＨｚの
整数倍）となる。また、第２のＰＬＬ８２０では、上記
他方の位相差検出回路８２３が生かされ、入力されるＥ
ＦＭ信号用ＥＦＭチャンネルビットクロック（４．８２
２４ＭＨｚの整数倍）が再生される。

【０１２２】ＤＡＩより入力されるデータ以外のデータ
の記録時も同様である。ＤＡＩより入力されるデータを
直接光ディスクに書き込む場合、両セレクタ８３０、８
２６はＡ側を選択する。これにより、システムクロック
は第１のＰＬＬ８１０によりデジタルオーディオデータ
より再生されたクロック（２．８２２４ＭＨｚの整数
倍）となる。

【０１２３】このシテムクロックはスピンドルモータの
回転制御に用いられるので、ＤＡＩ入力レートと書き込
みディスクの回転速度（線速）が一定の関係を保つよう
にコントロールされる。

【０１２４】第２のＰＬＬ８２０は、このシステムクロ
ックの１／ｎ分周信号を入力する上記一方の位相差検出
回路８２２が生かされ、この位相差検出回路８２２から
出力される位相差に基づいて位相ロックされる結果、第
１のＰＬＬ８１０によって再生されたクロック（システ
ムクロック）と一定の比が保持されるクロックを発生す
る。例えばシステムクロックが５．６４４８ＭＨｚ、ｎ
＝６４、ｍ＝４９の時、第２のＰＬＬ８２０が出力する
クロックは４．３２１ＭＨｚとなる。また、システムク
ロックが変動したとしても、第２のＰＬＬ８２０が出力
するクロックは一定の範囲内であればこの比率を保持し
たままシステムクロックの変動に追従する。したがっ
て、この第２のＰＬＬ８２０が出力するクロックをＥＦ
Ｍ書き込み用のＥＦＭ変調回路２５及びパラレル／シリ
アル（Ｐ／Ｓ）変換回路８６０に与えて、Ｐ／Ｓ変換回
路８６０からＥＦＭ出力信号を発生させることができ
る。

【０１２５】

【発明の効果】以上のように、本発明の第１のコンパク
トディスク記録再生装置によれば、第１のＰＬＬにてＤ
ＡＩの入力信号からスピンドルサーボ用クロック信号が
再生されるので、ＤＡＩの入力信号と一定の関係を有す
るクロックがスピンドルサーボとして第１のＰＬＬから
出力される。したがって、ＤＡＩ入力レートとスピンド
ルのスピードとの間に一定の関係を保持させることがで
き、ＤＡＩ入力レートと書き込みディスクの線速度の関
係を一定に保てるので、ＤＡＩに受信したデータをオー
バーランやアンダーランを生じることなく直接ＣＤ−Ｒ
に書き込むことができる。

【０１２６】本発明の第２のコンパクトディスク記録再
生装置によれば、ＤＡＩ入力がない場合、すなわち、Ｄ
ＡＩ入力以外の記録時及び再生時にクリスタル系クロッ
クを選択することにより、このクリスタル系クロックを
スピンドルサーボ用クロックとして用いることにより、
装置を作動させることができる。

【０１２７】本発明の第３のコンパクトディスク記録再
生装置においては、第１のＰＬＬが出力するクロックと
第２のＰＬＬのＶＣＯが出力するクロックとをそれぞれ
分周するので、第１のＰＬＬが出力するクロックの周波
数を自由に選択することができ、例えばジグマデルタ方
式のＡ ｔｏ Ｄコンバータを接続する場合に、第１の
ＰＬＬが出力するクロックの周波数を４４．１ＫＨｚ×
１２８＝５．６４４８ＭＨｚとすることができる。

【０１２８】本発明の第４のコンパクトディスク記録再
生装置によれば、書き込み時のＥＦＭチャンネルビット
クロック生成用の第２のＰＬＬのＶＯＣを再生時のＥＦ
Ｍチャンネルビットクロック再生用ＰＬＬ内のＶＣＯに
共用するので、書き込み用と再生用との２つの用途が１
つのＶＣＯで満たされるので、ＶＯＣを１つ少なくする
ことができる。

【図面の簡単な説明】

【図１】本発明の全体構成を示すブロック図である。

【図２】本発明のＥＦＭ復調回路の信号入力部を示すブ
ロック図である。

【図３】本発明のＥＦＭ復調回路のデータ抽出部を示す
ブロック図である。

【図４】本発明のＥＦＭ変調回路の信号入力部を示すブ
ロック図である。

【図５】本発明のＥＦＭ変調回路の信号変換部を示すブ
ロック図である。

【図６】本発明のＥＦＭ変調回路のＥＦＭ変換回路とマ
ージンビット付加回路を示すブロック図である。

【図７】ＥＦＭ変調方式のデータ構成を示す模式図であ
る。

【図８】ＥＦＭ変調方式におけるマージンビットのデー
タ構成を示す模式図である。

【図９】ＥＦＭ変調方式のデータ構成を示す模式図であ
る。

【図１０】本発明のＡＴＩＰ復調回路の入力部を示すブ
ロック図である。

【図１１】本発明のＡＴＩＰ信号処理部を示すブロック
図である。

【図１２】ＡＴＩＰプリグルーブ信号のデータ構成例を
示す模式図である。

【図１３】ＡＴＩＰ信号のデータ構成例を示す模式図で
ある。

【図１４】同期パターンの構成を示す模式図である。

【図１５】ＡＴＩＰ信号のデータ波形例を示す模式図で
ある。

【図１６】ＡＴＩＰ信号とデータ抽出嵌合の関係を示す
波形図である。

【図１７】本発明のＡＴＩＰ信号のエッジ検出回路を示
す回路図である。

【図１８】ＡＴＩＰ信号のエッジ検出回路の各出力信号
を示す波形図である。

【図１９】本発明のＡＴＩＰ信号のデータ処理回路を示
すブロック図である。

【図２０】ＡＴＩＰ信号のデータ処理における各出力信
号の関係を示す波形図である。

【図２１】ＡＴＩＰ信号のデータ処理における各出力信
号の関係を示す波形図である。

【図２２】本発明のＡＴＩＰ信号処理部を示すブロック
図である。

【図２３】ＡＴＩＰ信号のデータ処理における各出力信
号の関係を示す波形図である。

【図２４】ＡＴＩＰ信号のデータ処理における各出力信
号の関係を示す波形図である。

【図２５】本発明のＣＬＶ制御回路を示すブロック図で
ある。

【図２６】本発明のＣＬＶ制御回路のＥＦＭパターン制
御部を示すブロック図である。

【図２７】本発明のサブコード生成並びに演算回路を示
すブロック図である。

【図２８】本発明のＣＩＲＣ変調並びに復調回路を示す
ブロック図である。

【図２９】本発明のインターェース回路を示すブロック
図である。

【図３０】本発明の要部を示すブロック図である。

【符号の説明】

８１０ 第１のＰＬＬ ８２０ 第２のＰＬＬ ８２２ 一方の位相差検出回路 ８２１ １／ｎ分周回路 ８２４ ＶＣＯ ８２５ １／ｍ分周回路 ８２６ 第２のセレクタ ８３０ 第１のセレクタ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 追記可能なコンパクトディスクから読み
   出され、ＥＦＭ復調されたデータを出力するとともに、
   該コンパクトディスクに追記されるデータを入力するデ
   ジタルオーディオインタフェースを備えるコンパクトデ
   ィク記録再生装置において、デジタルオーディオインタ
   フェースの入力信号からシステムクロックを再生する第
   １のＰＬＬと、該システムクロックに基づいてスピンド
   ルモータを制御する手段とを設けたことを特徴とする、
   コンパクトディスク記録再生装置。
2. 【請求項２】 上記システムクロックと、クリスタル系
   クロックとを選択するセレクタと、該セレクタに、デジ
   タルオーディオインタフェース入力の記録時に上記シス
   テムクロックを、それ以外のデータの記録時並びに再生
   時にクリスタル系クロックを選択させる手段を設けたこ
   とを特徴とする請求項１に記載のコンパクトディスク記
   録再生装置。
3. 【請求項３】 上記システムクロックとＶＣＯのクロッ
   クとをそれぞれ適当に分周した２つのクロックを入力す
   る位相差検出回路を備える第２のＰＬＬを設け、書き込
   み時のＥＦＭチャンネルビットクロックを第２のＰＬＬ
   により上記システムクロックから発生させることを特徴
   とする請求項１に記載のコンパクトディスク記録再生装
   置。
4. 【請求項４】 第２のＰＬＬのＶＣＯを再生時のＥＦＭ
   チャンネルビットクロック再生用ＰＬＬ内のＶＣＯに共
   用することを特徴とする請求項３に記載のコンパクトデ
   ィスク記録再生装置。