JPH067586B2 - 論理回路装置 - Google Patents
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- JPH067586B2 JPH067586B2 JP62120301A JP12030187A JPH067586B2 JP H067586 B2 JPH067586 B2 JP H067586B2 JP 62120301 A JP62120301 A JP 62120301A JP 12030187 A JP12030187 A JP 12030187A JP H067586 B2 JPH067586 B2 JP H067586B2
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- 239000004065 semiconductor Substances 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 16
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 229920006395 saturated elastomer Polymers 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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Description
【発明の詳細な説明】 〔概 要〕 本発明は、半導体バルク上にそれぞれ所定のゲート幅を
有してアレイ状に形成された複数の駆動用トランジスタ
および負荷用トランジスタを備えたものにおいて、直列
または並列に接続された所定個数の駆動用トランジスタ
と、直列に接続された複数の負荷用トランジスタとを有
し、該駆動用トランジスタの直列方向の接続個数と等し
い数の負荷用トランジスタのゲート電極を出力端子に接
続し、かつ、残りの負荷用トランジスタのゲート電極を
所定電位の電源ラインに接続することにより、負荷イン
ピーダンスを変更可能とし、ゲート当たりの論理機能を
強化すると共に、回路動作上の性能を向上させるもので
ある。
有してアレイ状に形成された複数の駆動用トランジスタ
および負荷用トランジスタを備えたものにおいて、直列
または並列に接続された所定個数の駆動用トランジスタ
と、直列に接続された複数の負荷用トランジスタとを有
し、該駆動用トランジスタの直列方向の接続個数と等し
い数の負荷用トランジスタのゲート電極を出力端子に接
続し、かつ、残りの負荷用トランジスタのゲート電極を
所定電位の電源ラインに接続することにより、負荷イン
ピーダンスを変更可能とし、ゲート当たりの論理機能を
強化すると共に、回路動作上の性能を向上させるもので
ある。
本発明は、論理回路装置に関し、より詳細には、半導体
バルク上にアレイ状に形成された複数の駆動用電界効果
トランジスタ（駆動FET）および負荷用電界効果トラン
ジスタ（負荷FET）のうち所定個数の駆動FETと負荷FET
とから構成された反転論理型の論理回路装置に関する。
バルク上にアレイ状に形成された複数の駆動用電界効果
トランジスタ（駆動FET）および負荷用電界効果トラン
ジスタ（負荷FET）のうち所定個数の駆動FETと負荷FET
とから構成された反転論理型の論理回路装置に関する。
第８図には上述した反転論理型回路の一構成例が占め示
される。第８図の例示は、ＩＣの基本ゲートとして用い
られるDCFL回路(Diect Coupled FET Logic circuit)の
場合を示す。ＤＣＦＬ回路は、基本的構成としては、駆
動FET 81D(または82D)としてのエンハンスメト(E)モー
ドのトランジスタと、負荷FET 81L(または82L)としての
デプレッション(D)モードのトランジスタとから構成さ
れたインバータゲートINV1（またはINV2）であり、実際
の使用形態においては第８図に示されるようにインバー
タゲートが多段接続された回路構成となっている。
される。第８図の例示は、ＩＣの基本ゲートとして用い
られるDCFL回路(Diect Coupled FET Logic circuit)の
場合を示す。ＤＣＦＬ回路は、基本的構成としては、駆
動FET 81D(または82D)としてのエンハンスメト(E)モー
ドのトランジスタと、負荷FET 81L(または82L)としての
デプレッション(D)モードのトランジスタとから構成さ
れたインバータゲートINV1（またはINV2）であり、実際
の使用形態においては第８図に示されるようにインバー
タゲートが多段接続された回路構成となっている。
第９図には第８図のDCFL回路の伝達特性の一例が示され
る。図中、実線で示される曲線はインバータゲートINV1
の入出力伝達特性、破線で示される曲線はインバータゲ
ートINV2の入出力伝達特性、ＰおよびＱは動作安定点、
ΔＶは論理電圧振幅、Vthoは論理しきい値電圧、NM0は
ロー出力レベル時のノイズマージン、NM1はハイ出力レ
ベル時のノイズマージンを示す。
る。図中、実線で示される曲線はインバータゲートINV1
の入出力伝達特性、破線で示される曲線はインバータゲ
ートINV2の入出力伝達特性、ＰおよびＱは動作安定点、
ΔＶは論理電圧振幅、Vthoは論理しきい値電圧、NM0は
ロー出力レベル時のノイズマージン、NM1はハイ出力レ
ベル時のノイズマージンを示す。
入出力伝達特性はインバータゲートを構成する駆動FET
と負荷FETの飽和ドレイン電流Idに依存して決定され
る。この飽和ドレイン電流Idは、 Id＝β(Vgs-Vth)2 と表わされ、ここでVgsはゲート・ソース間電圧、Vthは
FETのしきい値電圧、βは比例定数を表わす。そして、
この比例定数βは、FETのゲート幅Ｗとゲート長Ｌの比
（以下W/L比と称する）に比例することが知られてい
る。従って、VgsおよびVthの値を一定にすると、飽和ド
レイン電流Id、ひいては各インバータゲートの入出力伝
達特性は、駆動FETおよび負荷FETのそれぞれのW/L比に
依存して決定されることになる。
と負荷FETの飽和ドレイン電流Idに依存して決定され
る。この飽和ドレイン電流Idは、 Id＝β(Vgs-Vth)2 と表わされ、ここでVgsはゲート・ソース間電圧、Vthは
FETのしきい値電圧、βは比例定数を表わす。そして、
この比例定数βは、FETのゲート幅Ｗとゲート長Ｌの比
（以下W/L比と称する）に比例することが知られてい
る。従って、VgsおよびVthの値を一定にすると、飽和ド
レイン電流Id、ひいては各インバータゲートの入出力伝
達特性は、駆動FETおよび負荷FETのそれぞれのW/L比に
依存して決定されることになる。
もしW/L比が適切に選定されていないとするならば、イ
ンバータゲートの論理しきい値電圧の値が動作安定点Ｐ
およびＱの中間点からずれることになり、その影響は次
段のインバータゲートの論理しきい値電圧の変動をひき
起こし、それによって、ハイレベル側またはローレベル
側のノイズマージンが不足し、回路全体として安定動作
が得られなくなるという不都合が生じる。このため、回
路設計を行うに際し、各インバータゲートの論理しきい
値電圧の値が同じ直線（第９図において傾き１の直線）
上に乗るように、入出力伝達特性の設定、すなわちW/L
比の適切な選定が行われる。
ンバータゲートの論理しきい値電圧の値が動作安定点Ｐ
およびＱの中間点からずれることになり、その影響は次
段のインバータゲートの論理しきい値電圧の変動をひき
起こし、それによって、ハイレベル側またはローレベル
側のノイズマージンが不足し、回路全体として安定動作
が得られなくなるという不都合が生じる。このため、回
路設計を行うに際し、各インバータゲートの論理しきい
値電圧の値が同じ直線（第９図において傾き１の直線）
上に乗るように、入出力伝達特性の設定、すなわちW/L
比の適切な選定が行われる。
言い換えると、インバータゲートにおける負荷FETのゲ
ート幅Wglとゲート長Lglの比(Wgl/Lgl)と、駆動FETのゲ
ート幅Wgdとゲート長Lgdの比(Wgd/Lgd)との比（以下イ
ンピーダンス比と称する）を一定に保つことにより、回
路の安定動作を得ることができる。駆動FETおよび負荷F
ETとしてGaAs（ガリウム・ひ素）のMESFET（金属・半導
体FET）を用いたインバータゲートの場合には、動作ス
ピードの高速化を図る観点からゲート長Lgは一定に保つ
のが一般的であり、それ故、インピーダンス比は負極FE
Tと駆動FETの各ゲート幅の比(Wgl/Wgd)によって規定さ
れる。いずれにせよ、出力のハイレベル側およびローレ
ベル側のノイズマージンを等しくして回路動作の安定化
を図るためには、インピーダンス比を所定の値に設定す
る必要がある。
ート幅Wglとゲート長Lglの比(Wgl/Lgl)と、駆動FETのゲ
ート幅Wgdとゲート長Lgdの比(Wgd/Lgd)との比（以下イ
ンピーダンス比と称する）を一定に保つことにより、回
路の安定動作を得ることができる。駆動FETおよび負荷F
ETとしてGaAs（ガリウム・ひ素）のMESFET（金属・半導
体FET）を用いたインバータゲートの場合には、動作ス
ピードの高速化を図る観点からゲート長Lgは一定に保つ
のが一般的であり、それ故、インピーダンス比は負極FE
Tと駆動FETの各ゲート幅の比(Wgl/Wgd)によって規定さ
れる。いずれにせよ、出力のハイレベル側およびローレ
ベル側のノイズマージンを等しくして回路動作の安定化
を図るためには、インピーダンス比を所定の値に設定す
る必要がある。
第８図に示されるDCFL回路は反転論理型回路の基本的回
路であるが、実際にゲートアレイ等のように半導体バル
ク上で回路を構成する場合には、３〜４個のFETからな
る否定論理積ゲート（ナンドゲート）または否定論理和
ゲート（ノアゲート）を単位ベーシックセル(B.C.)とし
て多段接続する場合が多い。
路であるが、実際にゲートアレイ等のように半導体バル
ク上で回路を構成する場合には、３〜４個のFETからな
る否定論理積ゲート（ナンドゲート）または否定論理和
ゲート（ノアゲート）を単位ベーシックセル(B.C.)とし
て多段接続する場合が多い。
例えば、今仮に負荷FET(Lgl＝１μｍ;Wgl＝６μｍ）と
駆動FET(Lgl＝１μｍ;Wgd＝10μｍ)がアレイ状に形成さ
れた半導体バルクであって、２個の駆動FETと１個の負
荷FETからなるノアゲートが1B.C.として該半導体バルク
上に集積されているものとする。この場合、２個の駆動
FETは並列接続されているが、動作上はいずれか一方は
カットオフ状態にあるので、駆動FET側におけるW/L比は
１個の駆動FETのW/L比と同じであって、その値は10（10
μｍ／１μｍ）となる。一方、負荷FET側におけるW/L比
は６（６μｍ／１μｍ）である。従って、インピーダン
ス比は０．６なる。
駆動FET(Lgl＝１μｍ;Wgd＝10μｍ)がアレイ状に形成さ
れた半導体バルクであって、２個の駆動FETと１個の負
荷FETからなるノアゲートが1B.C.として該半導体バルク
上に集積されているものとする。この場合、２個の駆動
FETは並列接続されているが、動作上はいずれか一方は
カットオフ状態にあるので、駆動FET側におけるW/L比は
１個の駆動FETのW/L比と同じであって、その値は10（10
μｍ／１μｍ）となる。一方、負荷FET側におけるW/L比
は６（６μｍ／１μｍ）である。従って、インピーダン
ス比は０．６なる。
一方、同じ２個の駆動FETと１個の負荷FETとからナンド
ゲート構成しようとした場合には、直列接続される２個
の駆動FETは反転論理動作上は共にオン状態にあるの
で、駆動FET側においてはゲート長は等価的に２倍にな
り、それ故、駆動FET側におけるW/L比は、５（10μｍ／
２μｍ）となる。これに対し、負荷FET側におけるW/L比
は６（６μｍ／１μｍ）である。従って、インピーダン
ス比は１．２となり、ノアゲートインピーダンス比０．
６と異なった値になる。
ゲート構成しようとした場合には、直列接続される２個
の駆動FETは反転論理動作上は共にオン状態にあるの
で、駆動FET側においてはゲート長は等価的に２倍にな
り、それ故、駆動FET側におけるW/L比は、５（10μｍ／
２μｍ）となる。これに対し、負荷FET側におけるW/L比
は６（６μｍ／１μｍ）である。従って、インピーダン
ス比は１．２となり、ノアゲートインピーダンス比０．
６と異なった値になる。
これは、駆動FETおよび負荷FET用としてそれぞれ所定の
ゲート幅を有して予め準備された半導体バルク上で、互
いにインピーダンス比の異なる２種類の反転論理型ゲー
ト、すなわちナンドゲートとノアゲートを混成させて多
段接続した場合に、各ゲートにおける論理しきい値電圧
が変動して充分なノイズマージンを確保することができ
ず、それ故、回路動作が不安定になり得ることを意味す
るものである。これに対処するためには、ナンドゲート
とノアゲートのそれぞれの負荷インピーダンスが同じに
なるように、例えばナンドゲートの負荷FET用として、
ノアゲートの負荷FETとは異なるゲート幅を各B.C.毎に
設定する必要がある。
ゲート幅を有して予め準備された半導体バルク上で、互
いにインピーダンス比の異なる２種類の反転論理型ゲー
ト、すなわちナンドゲートとノアゲートを混成させて多
段接続した場合に、各ゲートにおける論理しきい値電圧
が変動して充分なノイズマージンを確保することができ
ず、それ故、回路動作が不安定になり得ることを意味す
るものである。これに対処するためには、ナンドゲート
とノアゲートのそれぞれの負荷インピーダンスが同じに
なるように、例えばナンドゲートの負荷FET用として、
ノアゲートの負荷FETとは異なるゲート幅を各B.C.毎に
設定する必要がある。
例えば、上述した例ではノアゲートの負荷FETのゲート
幅wgl＝６μmに対し、ナンドゲートのゲート幅wglは約
３μmにする必要がある。つまり負荷FET用として２種類
のゲート幅を準備する必要がある。
幅wgl＝６μmに対し、ナンドゲートのゲート幅wglは約
３μmにする必要がある。つまり負荷FET用として２種類
のゲート幅を準備する必要がある。
しかしながら、ゲートアレイ等のように所定の機能を持
ったベーシックセルが予め配列され、後の段階でユーザ
の希望に合わせて所定の論理を組むようなタイプの論理
ＩＣにおいては、バルク上のどの部分、すなわちどのセ
ルがノアゲートあるいはナンドゲートとして構成される
のかを事前に知ることは困難である。しかも、ゲートア
レイ等の論理ＩＣにおいては、後の段階で論理を組む時
に一部のセルが無駄になることも考えられる。このよう
な条件で、負荷FET用として２種類のゲート幅を基板上
に設けることは、論理回路としての有効スペースを狭め
ることになるので、好ましいとは言えない。従って、同
じバルク上に負荷FET用として２種類のゲート幅を準備
することはメリットがなく、それ故、製造効率の点およ
びFETの有効利用の点から一般には、負荷FET用としての
ゲート幅は１種類で設計されている。
ったベーシックセルが予め配列され、後の段階でユーザ
の希望に合わせて所定の論理を組むようなタイプの論理
ＩＣにおいては、バルク上のどの部分、すなわちどのセ
ルがノアゲートあるいはナンドゲートとして構成される
のかを事前に知ることは困難である。しかも、ゲートア
レイ等の論理ＩＣにおいては、後の段階で論理を組む時
に一部のセルが無駄になることも考えられる。このよう
な条件で、負荷FET用として２種類のゲート幅を基板上
に設けることは、論理回路としての有効スペースを狭め
ることになるので、好ましいとは言えない。従って、同
じバルク上に負荷FET用として２種類のゲート幅を準備
することはメリットがなく、それ故、製造効率の点およ
びFETの有効利用の点から一般には、負荷FET用としての
ゲート幅は１種類で設計されている。
すなわち従来形の反転論理型の論理回路では、機能とし
てノアゲートまたはナンドゲートの一方しか利用するこ
とができず、ゲートとしての論理機能が弱いという問題
があった。
てノアゲートまたはナンドゲートの一方しか利用するこ
とができず、ゲートとしての論理機能が弱いという問題
があった。
また、ゲート幅が１種類の負荷FETを用いて仮にノアゲ
ートおよびナンドゲートを構成した場合には、いずれか
のゲートにおいて必然的に飽和ドレイン電流がその適正
値を下回ってしまうという状態が生じ、これによってFE
Tの動作速度が犠牲になり、ひいては回路動作上の性能
が低下することも考えられる。
ートおよびナンドゲートを構成した場合には、いずれか
のゲートにおいて必然的に飽和ドレイン電流がその適正
値を下回ってしまうという状態が生じ、これによってFE
Tの動作速度が犠牲になり、ひいては回路動作上の性能
が低下することも考えられる。
本発明は、上述した従来技術における問題点に鑑み創作
されたもので、負荷FET用としてのゲート幅が１種類で
あるにもかかわらず負荷インピーダンスを変更可能と
し、ゲート当たりの論理機能を強化すると共に、回路動
作上の性能を向上させることができる論理回路装置を提
供することを目的としている。
されたもので、負荷FET用としてのゲート幅が１種類で
あるにもかかわらず負荷インピーダンスを変更可能と
し、ゲート当たりの論理機能を強化すると共に、回路動
作上の性能を向上させることができる論理回路装置を提
供することを目的としている。
〔問題点を解決するための手段〕 上述した従来技術における問題点は、半導体バルク上に
それぞれ所定のゲート幅を有してアレイ状に形成された
複数の駆動用トランジスタおよび負荷用トラジスタを備
えたものにおいて、直列または並列に接続された所定個
数の駆動用トランジスタと、直列に接続された複数の負
荷用トランジスタとを有し、該駆動用トランジスタの少
なくとも１つのソース電極は低電位の電源ラインに接続
され、該駆動用トランジスタの少なくとも１つのドレイ
ン電極は出力端子に接続され、該負荷用トランジスタの
１つののドレイン電極は高電位の電源ラインに接続さ
れ、該負荷用トランジスタの１つのソース電極は該出力
端子に接続され、該負荷用トランジスタのうち該駆動用
トランジスタの直列方向の接続個数と等しい数の負荷用
トランジスタのゲート電極は該出力端子に接続され、か
つ残りの負荷用トランジスタのゲート電極は該高電位の
電源ラインに接続され、前記駆動用トランジスタの各ゲ
ート電極に入力信号を印加して前記出力端子から出力信
号を得るようにしたことを特徴とする論理回路装置、を
提供することにより、解決される。
それぞれ所定のゲート幅を有してアレイ状に形成された
複数の駆動用トランジスタおよび負荷用トラジスタを備
えたものにおいて、直列または並列に接続された所定個
数の駆動用トランジスタと、直列に接続された複数の負
荷用トランジスタとを有し、該駆動用トランジスタの少
なくとも１つのソース電極は低電位の電源ラインに接続
され、該駆動用トランジスタの少なくとも１つのドレイ
ン電極は出力端子に接続され、該負荷用トランジスタの
１つののドレイン電極は高電位の電源ラインに接続さ
れ、該負荷用トランジスタの１つのソース電極は該出力
端子に接続され、該負荷用トランジスタのうち該駆動用
トランジスタの直列方向の接続個数と等しい数の負荷用
トランジスタのゲート電極は該出力端子に接続され、か
つ残りの負荷用トランジスタのゲート電極は該高電位の
電源ラインに接続され、前記駆動用トランジスタの各ゲ
ート電極に入力信号を印加して前記出力端子から出力信
号を得るようにしたことを特徴とする論理回路装置、を
提供することにより、解決される。
今仮に、負荷用トランジスタと駆動用トランジスタのゲ
ート長をそれぞれLgl,Lgdとし、ゲート幅をそれぞれWg
l,Wgdとする。また、直列に接続される負荷用トランジ
スタの個数をＮとし、駆動用トランジスタの直列方向の
接続個数Ｍ（≦Ｎ）とする。
ート長をそれぞれLgl,Lgdとし、ゲート幅をそれぞれWg
l,Wgdとする。また、直列に接続される負荷用トランジ
スタの個数をＮとし、駆動用トランジスタの直列方向の
接続個数Ｍ（≦Ｎ）とする。
上述した構成によれば、Ｍ個の負荷用トランジスタのゲ
ート電極は出力端子に接続され、残りの、すなわち（Ｎ
−Ｍ）個の負荷用トランジスタのゲート電極は高電位の
電源ラインに接続されている。従って、この（Ｎ−Ｍ）
個の負荷用トランジスタは、負荷用トランジスタ側の電
流・電圧特性に関与しない。故に、インピーダンス比
（負荷用トランジスタ側のW/L比／駆動用トランジスタ
側のW/L比）は、 ｛Wgl/(Lgl・M)｝／｛Wgl/(Lgl・M)｝ ＝(Wgl/Lgl))/(Wgd/Lgd)……………(1) と表わされる。
ート電極は出力端子に接続され、残りの、すなわち（Ｎ
−Ｍ）個の負荷用トランジスタのゲート電極は高電位の
電源ラインに接続されている。従って、この（Ｎ−Ｍ）
個の負荷用トランジスタは、負荷用トランジスタ側の電
流・電圧特性に関与しない。故に、インピーダンス比
（負荷用トランジスタ側のW/L比／駆動用トランジスタ
側のW/L比）は、 ｛Wgl/(Lgl・M)｝／｛Wgl/(Lgl・M)｝ ＝(Wgl/Lgl))/(Wgd/Lgd)……………(1) と表わされる。
このＭの値が１（すなわちノアゲートとして機能）の場
合、あるいは複数（すなわちナンドゲートとして機能）
の場合のいずれの場合でも、インピーダンス比は(1)式
に示されるような１つの値となる。これは、負荷用トラ
ンジスタとしてのゲート幅が１種類であるにもかかわら
ず、負荷インピーダンスが等価的に変更されていること
を意味するものである。
合、あるいは複数（すなわちナンドゲートとして機能）
の場合のいずれの場合でも、インピーダンス比は(1)式
に示されるような１つの値となる。これは、負荷用トラ
ンジスタとしてのゲート幅が１種類であるにもかかわら
ず、負荷インピーダンスが等価的に変更されていること
を意味するものである。
すなわち、ノアゲートで構成されるにせよ、ナンドゲー
トで構成されるにせよ、インピーダンス比は一定に保た
れるので、ゲート毎の論理しきい値電圧を不変に維持す
ることができる。これは、多段接続して集積化を行なっ
た場合に、充分なノイズマージンを確保して、回動動作
の安定化に寄与するものである。
トで構成されるにせよ、インピーダンス比は一定に保た
れるので、ゲート毎の論理しきい値電圧を不変に維持す
ることができる。これは、多段接続して集積化を行なっ
た場合に、充分なノイズマージンを確保して、回動動作
の安定化に寄与するものである。
〔実施例〕 第１図には本発明の一実施例としての論理回路装置の主
要部を構成するための回路パターンが示される。第１図
の例示は、BEL回路（Buffered FET Logic circuit）の
インバータ部を構成するための回路パターンを示す。
要部を構成するための回路パターンが示される。第１図
の例示は、BEL回路（Buffered FET Logic circuit）の
インバータ部を構成するための回路パターンを示す。
第１図において、10はGaAs（ガリウム・ひ素）からなる
半導体バルクを示し、この半導体バルク上には、所定の
ゲート幅Wad(本実施例では10μｍ)を有して複数のＥモ
ードの駆動FET 11D,12D,13D,……，がアレイ状に形成さ
れると共に、所定のゲート幅Wgl(本実施例では６μｍ)
を有して複数のＤモードの負極FET 11L,12L,13L,……，
がアレイ状に形成されている。
半導体バルクを示し、この半導体バルク上には、所定の
ゲート幅Wad(本実施例では10μｍ)を有して複数のＥモ
ードの駆動FET 11D,12D,13D,……，がアレイ状に形成さ
れると共に、所定のゲート幅Wgl(本実施例では６μｍ)
を有して複数のＤモードの負極FET 11L,12L,13L,……，
がアレイ状に形成されている。
また、駆動FET側にはそのアレイ方向に沿って低電位の
電源ラインＶSS（−２Ｖ）がパターン形成され、負荷FE
T側にはそのアレイ方向に沿って高電位の電源ラインＶ
DD（０Ｖ）がパターン形成されている。各FETにおいて
ハッチングが施されている部分はソースまたはドレイン
領域(S/D領域)を示し、このS/D領域を挟んでチャネル領
域が形成され、このチャネル領域上にはゲート電極がパ
ターン形成されている。また、各駆動FETのしきい値電
圧は−０．３Ｖ、各負荷FETのしきい値電圧は−０．７
Ｖとなるように形成されており、それぞれのゲート長Lg
d,Lglは共に１μｍに形成されている。なお、本実施例
では２個の駆動FETと２個の負荷FETとから１ペーシック
セル（1B.C.）が構成されている。
電源ラインＶSS（−２Ｖ）がパターン形成され、負荷FE
T側にはそのアレイ方向に沿って高電位の電源ラインＶ
DD（０Ｖ）がパターン形成されている。各FETにおいて
ハッチングが施されている部分はソースまたはドレイン
領域(S/D領域)を示し、このS/D領域を挟んでチャネル領
域が形成され、このチャネル領域上にはゲート電極がパ
ターン形成されている。また、各駆動FETのしきい値電
圧は−０．３Ｖ、各負荷FETのしきい値電圧は−０．７
Ｖとなるように形成されており、それぞれのゲート長Lg
d,Lglは共に１μｍに形成されている。なお、本実施例
では２個の駆動FETと２個の負荷FETとから１ペーシック
セル（1B.C.）が構成されている。
第２図(a)および(b)には第１図の回路パターンに基づく
論理回路の一構成例が示される。第２図の例示は、1B.
C.により構成された２入力ノアゲートをインバータ部と
して有するBFL回路の場合を示す。
論理回路の一構成例が示される。第２図の例示は、1B.
C.により構成された２入力ノアゲートをインバータ部と
して有するBFL回路の場合を示す。
同図において、S/Dにより指示されている□の部分はコ
ンタクト領域を示すもので、ソース電極またはドレイン
電極を表わす。駆動FET 11Dおよび12Dのソース電極は電
源ラインＶSSに接続され、ドレイン電極は共に出力端子
Ｘに接続されている。一方、負荷FET 11Lのゲート電極
は出力端子Ｘに接続され、ドレイン側は負荷FET 12Lの
ソースと共有されている。負荷FET 12Lのドレイン電極
は、ゲート電極と共に電源ラインＶDDに接続されてい
る。
ンタクト領域を示すもので、ソース電極またはドレイン
電極を表わす。駆動FET 11Dおよび12Dのソース電極は電
源ラインＶSSに接続され、ドレイン電極は共に出力端子
Ｘに接続されている。一方、負荷FET 11Lのゲート電極
は出力端子Ｘに接続され、ドレイン側は負荷FET 12Lの
ソースと共有されている。負荷FET 12Lのドレイン電極
は、ゲート電極と共に電源ラインＶDDに接続されてい
る。
また、電源ラインＶDDと別の電源ラインＶEE（−３．６
Ｖ）との間には、ゲート電極が出力端子Ｘに接続された
ＥモードのFET 21と、順方向接続のダイオード22と、Ｄ
モードのFET 23とからなるソースフォロワ回路が接続さ
れている。パターン図には図示していないが、FET 21
は、ゲート幅が12μｍ、ゲート長さ１μｍ、しきい値電
圧が−０．３Ｖになるように形成され、同様に、FET 23
は、ゲート幅が10μｍ、ゲート長が１μｍ、しきい値電
圧が−０．７Ｖになるように形成されている。また、ダ
イオード22は、素子領域の幅および長さ共に５μｍとな
るように形成されている。
Ｖ）との間には、ゲート電極が出力端子Ｘに接続された
ＥモードのFET 21と、順方向接続のダイオード22と、Ｄ
モードのFET 23とからなるソースフォロワ回路が接続さ
れている。パターン図には図示していないが、FET 21
は、ゲート幅が12μｍ、ゲート長さ１μｍ、しきい値電
圧が−０．３Ｖになるように形成され、同様に、FET 23
は、ゲート幅が10μｍ、ゲート長が１μｍ、しきい値電
圧が−０．７Ｖになるように形成されている。また、ダ
イオード22は、素子領域の幅および長さ共に５μｍとな
るように形成されている。
第２図の構成によるBFL回路にいては、まずノアゲ-トで駆動
FET 11D,12Dの各ゲート電極Ａ，Ｂに入力信号を印加し
て出力端子Ｘから反転論理信号を得、この反転論理信号
をソースフォロワ回路でレベルシフトさせて端子Ｘ’か
ら出力するようになっている。
FET 11D,12Dの各ゲート電極Ａ，Ｂに入力信号を印加し
て出力端子Ｘから反転論理信号を得、この反転論理信号
をソースフォロワ回路でレベルシフトさせて端子Ｘ’か
ら出力するようになっている。
第２図の構成、特にノアゲートの構成によれば、２個の
駆動FET 11Dおよび12Dは並列接続され、動作上はいずれ
か一方の駆動FETはカットオフ状態にあるので、駆動FET
側におけるW/L比は１個の駆動FETの場合と同じであっ
て、その値は10となる。一方、負荷FET側においては、
負荷FET 12Lのゲート電極は電源ラインＶDDに接続され
ているので、電流・電圧特性に影響を与える素子は負荷
FET 11Lのみとなる。従って、負荷FET側におけるW/L比
は６となり、インピーダンス比０．６となる。
駆動FET 11Dおよび12Dは並列接続され、動作上はいずれ
か一方の駆動FETはカットオフ状態にあるので、駆動FET
側におけるW/L比は１個の駆動FETの場合と同じであっ
て、その値は10となる。一方、負荷FET側においては、
負荷FET 12Lのゲート電極は電源ラインＶDDに接続され
ているので、電流・電圧特性に影響を与える素子は負荷
FET 11Lのみとなる。従って、負荷FET側におけるW/L比
は６となり、インピーダンス比０．６となる。
第３図(a)および(b)には第１図の回路パターンに基づく
論理回路の他の構成例が示される。第３図の例示は、同
じ1B.C.により構成された２入力ナンドゲートをインバ
ータ部として有するBFL回路の場合を示す。
論理回路の他の構成例が示される。第３図の例示は、同
じ1B.C.により構成された２入力ナンドゲートをインバ
ータ部として有するBFL回路の場合を示す。
駆動FET 11Dのソース電極は電源ラインＶSSに接続さ
れ、ドレイン側は駆動FET 12Dのソースと共有され、駆
動FET 12Dのドレイン電極は出力端子Ｘに接続されてい
る。一方、負荷FET 11Lのソース電極は出力端子Ｘに接
続され、ドレイン側は負荷FET 12Lのソースと共有さ
れ、負荷FET 12Lのドレイン電極は電源ラインＶDDに接
続されている。負荷FET 11L,12Lのゲート電極は共に出
力端子Ｘに接続されている。また、電源ラインＶDDと別
の電源ラインＶEE（−３．６Ｖ）との間には、第２図と
同じ構成のソースフォロワ回路が接続されている。
れ、ドレイン側は駆動FET 12Dのソースと共有され、駆
動FET 12Dのドレイン電極は出力端子Ｘに接続されてい
る。一方、負荷FET 11Lのソース電極は出力端子Ｘに接
続され、ドレイン側は負荷FET 12Lのソースと共有さ
れ、負荷FET 12Lのドレイン電極は電源ラインＶDDに接
続されている。負荷FET 11L,12Lのゲート電極は共に出
力端子Ｘに接続されている。また、電源ラインＶDDと別
の電源ラインＶEE（−３．６Ｖ）との間には、第２図と
同じ構成のソースフォロワ回路が接続されている。
第３図の構成によるBFL回路においては、まずナンドゲ
ートで駆動FET 11D,12Dと各ゲート電極Ａ，Ｂに入力信
号を印加して出力端子Ｘから反転論理信号を得、この反
転論理信号をソースフォロワ回路でレベルシフトさせて
端子Ｘ’から出力するようになっている。
ートで駆動FET 11D,12Dと各ゲート電極Ａ，Ｂに入力信
号を印加して出力端子Ｘから反転論理信号を得、この反
転論理信号をソースフォロワ回路でレベルシフトさせて
端子Ｘ’から出力するようになっている。
第３図の構成、特にナンドゲートの構成によれば、２個
の駆動FET 11Dおよび12Dは直列接続され、反転論理動作
上は共にオン状態にあるので、駆動FET側においてはゲ
ート長は等価的に２倍になり、それ故、駆動FET側にお
けるW/L比は５となる。一方、負荷FET側においては、負
荷FET 11L,12Lのゲート電極は共に出力端子Ｘに接続さ
れているので、双方共、電流・電圧特性に影響を与え
る。従って、負荷FET側においても同様にゲート長は等
価的に２倍になるので、負荷FET側におけるW/L比は３と
なる。従って、インピーダンス比０．６となり、第２図
のノアゲートの場合と同じ値になる。
の駆動FET 11Dおよび12Dは直列接続され、反転論理動作
上は共にオン状態にあるので、駆動FET側においてはゲ
ート長は等価的に２倍になり、それ故、駆動FET側にお
けるW/L比は５となる。一方、負荷FET側においては、負
荷FET 11L,12Lのゲート電極は共に出力端子Ｘに接続さ
れているので、双方共、電流・電圧特性に影響を与え
る。従って、負荷FET側においても同様にゲート長は等
価的に２倍になるので、負荷FET側におけるW/L比は３と
なる。従って、インピーダンス比０．６となり、第２図
のノアゲートの場合と同じ値になる。
すなわち、第１図に示されるように負荷FETのゲート幅
として１種類のみが形成されたバルクに対し、駆動FET
の直列方向の接続個数と等しい数の負荷FEのゲート電極
を出力端子Ｘに接続し、かつ、残りの負荷FETのゲート
電極を電源ラインＶDDに接続することにより、インバー
タ部がノアゲートで構成されるにせよ、ナンドゲートで
構成されるにせよ、負荷インピーダンスが駆動FET側の
構成に応じて変更されるので、各ゲート毎のインピーダ
ンス比を一定にすることができる。これは、各ゲート毎
の論理しきい値電圧を不変にし、充分なノイズマージン
の確保を可能にするものである。
として１種類のみが形成されたバルクに対し、駆動FET
の直列方向の接続個数と等しい数の負荷FEのゲート電極
を出力端子Ｘに接続し、かつ、残りの負荷FETのゲート
電極を電源ラインＶDDに接続することにより、インバー
タ部がノアゲートで構成されるにせよ、ナンドゲートで
構成されるにせよ、負荷インピーダンスが駆動FET側の
構成に応じて変更されるので、各ゲート毎のインピーダ
ンス比を一定にすることができる。これは、各ゲート毎
の論理しきい値電圧を不変にし、充分なノイズマージン
の確保を可能にするものである。
次に、第４図(a)〜(d)を参照しながら、第２図および第
３図の構成例における負荷のインピーダンス変化につい
て更に説明する。
３図の構成例における負荷のインピーダンス変化につい
て更に説明する。
(1)２個の負荷FETが(a)に示されるように接続されてい
る場合（第２図構成例）； 負荷FET 12Lのゲート電極は電源ラインＶDDに接続され
ているので、その電流・電圧特性は、(b)に一点応鎖線
で示されるように線型となる。これに対し、負荷FET 11
Lのゲート電極は出力端子Ｘに接続されているので、ソ
ース・ドレイン電圧がある程度上昇した時点で、ドレイ
ン電流は飽和する((b)の破線部参照)。従って、２つの
負荷FETを合成した負荷QL1の特性は、(b)に実線で示さ
れるように、負荷FET 11Lの特性に準じた曲線を描く。
これは、複数の負荷FETが直列に接続されていても、負
荷としての電流・電圧特性に実質的に影響を及ぼすの
は、ゲート電極が出力端子Ｘに接続されているFETのみ
であることを意味するものである。
る場合（第２図構成例）； 負荷FET 12Lのゲート電極は電源ラインＶDDに接続され
ているので、その電流・電圧特性は、(b)に一点応鎖線
で示されるように線型となる。これに対し、負荷FET 11
Lのゲート電極は出力端子Ｘに接続されているので、ソ
ース・ドレイン電圧がある程度上昇した時点で、ドレイ
ン電流は飽和する((b)の破線部参照)。従って、２つの
負荷FETを合成した負荷QL1の特性は、(b)に実線で示さ
れるように、負荷FET 11Lの特性に準じた曲線を描く。
これは、複数の負荷FETが直列に接続されていても、負
荷としての電流・電圧特性に実質的に影響を及ぼすの
は、ゲート電極が出力端子Ｘに接続されているFETのみ
であることを意味するものである。
従って、動作上は負極FET 12Lを無視することができる
ので、W/L比を考慮する場合に負荷FET 11Lのみに着目す
ればよい。故に、W/L比は上述したように６(６μｍ／１
μｍ)となる。
ので、W/L比を考慮する場合に負荷FET 11Lのみに着目す
ればよい。故に、W/L比は上述したように６(６μｍ／１
μｍ)となる。
(2)２個の負荷FETが(c)に示されるように接続されてい
る場合（第３図構成例）： 負荷FET 11Lおよび12Lのゲート電極は共に出力端子Ｘに
接続されているので、ゲート長が２倍のFETと等価的に
なり、それ故、全体的なソース・ドレイン間抵抗が増大
してドレイン電流が減少し、その電流・電圧特性は、
(d)に実線で示されるように曲線を描く。この時の飽和
ドレイン電流の値（約0.2mA）は、(a)に示される構成例
の場合（約0.3mA）に比べて小さくなる。
る場合（第３図構成例）： 負荷FET 11Lおよび12Lのゲート電極は共に出力端子Ｘに
接続されているので、ゲート長が２倍のFETと等価的に
なり、それ故、全体的なソース・ドレイン間抵抗が増大
してドレイン電流が減少し、その電流・電圧特性は、
(d)に実線で示されるように曲線を描く。この時の飽和
ドレイン電流の値（約0.2mA）は、(a)に示される構成例
の場合（約0.3mA）に比べて小さくなる。
この構成例では、W/L比を考慮する場合には負荷FET 11L
および12Lの双方に着目する必要がある。故に、W/L比は
上述したように３(６μｍ／２μｍ)となる。
および12Lの双方に着目する必要がある。故に、W/L比は
上述したように３(６μｍ／２μｍ)となる。
すなわち、同じゲート幅を有する負荷FETからなる負荷
でありながら、負荷のインピーダンスを変更することが
できる。そして、複数の負荷FETの各ゲート電極を前述
した所定の条件で電源ラインＶDDまたは出力端子Ｘに接
続することにより、ノアゲートおよびナンドゲートの各
構成に対して同じインピーダンス比を実現することが可
能となる。
でありながら、負荷のインピーダンスを変更することが
できる。そして、複数の負荷FETの各ゲート電極を前述
した所定の条件で電源ラインＶDDまたは出力端子Ｘに接
続することにより、ノアゲートおよびナンドゲートの各
構成に対して同じインピーダンス比を実現することが可
能となる。
上述した実施例では、負荷として複数のFETを直列接続
した構成を採用したが、これは、複数のゲート電極を備
えた構成のトランジスタでもよい。
した構成を採用したが、これは、複数のゲート電極を備
えた構成のトランジスタでもよい。
例えば、第５図(a),(b)および第６図(a),(b)にはそれぞ
れ第２図構成例、第３図構成例における負荷の変形例が
示される。両図の例示はデュアルゲート型のFETの場合
を示すもの、図中、Ｇ１は負荷FET 11Lのゲート電極、
Ｇ２は負荷FET 12Lのゲート電極に相当する。
れ第２図構成例、第３図構成例における負荷の変形例が
示される。両図の例示はデュアルゲート型のFETの場合
を示すもの、図中、Ｇ１は負荷FET 11Lのゲート電極、
Ｇ２は負荷FET 12Lのゲート電極に相当する。
さらに、上述した実施例では負荷FETの接続個数が２個
の場合について説明したが、これは、本発明の要旨から
も明らかなように、何個でもよい。
の場合について説明したが、これは、本発明の要旨から
も明らかなように、何個でもよい。
例えば、第７図(a)〜(f)には３個の負荷FETが直列接続
された構成例が示される。(a)は３入力ノアゲートの構
成例、(b)は２入力ナンドゲートの駆動側に１個のFETを
並列に接続した組合せゲートの構成例、(c)は３入力ナ
ンドゲートの構成例を示す。また、(d)〜(f)はそれぞれ
(a),(b),(c)の構成例における負荷の変形例を示すもの
で、トリゲート型あるいはトリプルゲート型のトランジ
スタのゲート接続態様を示す。また、(a)に示される構
成例では並列接続される駆動FETの数は３個であるが、
これは、本発明の要旨からも明らかなように、何個でも
よいことはもちろんである。(a)〜(c)の各構成例に示さ
れるように、駆動FETの直列方向の接続個数と等しい数
の負荷FETのゲート電極が出力端子Ｘに接続され、か
つ、残りの負荷FETのゲート電極が高電位の電源ライン
ＶDDに接続されていることは、もちろんである。
された構成例が示される。(a)は３入力ノアゲートの構
成例、(b)は２入力ナンドゲートの駆動側に１個のFETを
並列に接続した組合せゲートの構成例、(c)は３入力ナ
ンドゲートの構成例を示す。また、(d)〜(f)はそれぞれ
(a),(b),(c)の構成例における負荷の変形例を示すもの
で、トリゲート型あるいはトリプルゲート型のトランジ
スタのゲート接続態様を示す。また、(a)に示される構
成例では並列接続される駆動FETの数は３個であるが、
これは、本発明の要旨からも明らかなように、何個でも
よいことはもちろんである。(a)〜(c)の各構成例に示さ
れるように、駆動FETの直列方向の接続個数と等しい数
の負荷FETのゲート電極が出力端子Ｘに接続され、か
つ、残りの負荷FETのゲート電極が高電位の電源ライン
ＶDDに接続されていることは、もちろんである。
なお、上述した各実施例では使用されるトランジスタと
してGaA MESFETを用いた場合について説明したが、それ
に限らず、Si（シリコン）の半導体バルク上に形成され
たｎ型のMOSFETを用いた場合についても同様の効果が期
待される。
してGaA MESFETを用いた場合について説明したが、それ
に限らず、Si（シリコン）の半導体バルク上に形成され
たｎ型のMOSFETを用いた場合についても同様の効果が期
待される。
以上説明したように本発明によれば、負荷FET用として
のゲート幅が１種類であるにもかかわらず負荷インピー
ダンスを変更することができ、ゲート当たりの論理機能
を強化すると共に、回路動作上の性能を高めることがで
きる。
のゲート幅が１種類であるにもかかわらず負荷インピー
ダンスを変更することができ、ゲート当たりの論理機能
を強化すると共に、回路動作上の性能を高めることがで
きる。
第１図は本発明の一実施例としての論理回路装置の主要
部を構成するための回路パターンを示す図、 第２図(a)および(b)は第１図の回路パターンに基づく論
理回路の一構成例を示す図で、(a)は回路図、(b)は配線
パターンを含めた主要部パターン図、 第３図(a)および(b)は第１図の回路パターンに基づく論
理回路の他の構成例を示す図で、(a)は回路図、(b)は配
線パターンを含めた主要部パターン図、 第４図(a)〜(d)は第２図および第３図の構成例における
負荷のインピーダンス変化を説明するための図、 第５図(a)および(b)は第２図の構成例における負荷の変
形例を示す図、(a)は等価回路図、(b)はパターン図、 第６図(a)および(b)は第３図の構成例における負荷の変
形例を示す図で、(a)は等価回路図、(b)はパターン図、 第７図(a)〜(f)は本発明の他の実施例としての論理回路
装置の各構成例を示す回路図、 第８図はDCFL回路の一構成例を示す図、 第９図は第８図回路の伝達特性の一例を示す図、であ
る。 （符号の説明） 10…半導体バルク、 11D,12D,13D…駆動FET、 11L,12L,13L…負荷FET、 Wgd…（駆動FETの）ゲート幅、 Wgl…（負荷FETの）ゲート幅、 ＶSS…低電位の電源ライン、 ＶDD…高電位の電源ライン、 Ａ，Ｂ，Ｃ…ゲート電極（入力端子）、 Ｘ…出力端子。
部を構成するための回路パターンを示す図、 第２図(a)および(b)は第１図の回路パターンに基づく論
理回路の一構成例を示す図で、(a)は回路図、(b)は配線
パターンを含めた主要部パターン図、 第３図(a)および(b)は第１図の回路パターンに基づく論
理回路の他の構成例を示す図で、(a)は回路図、(b)は配
線パターンを含めた主要部パターン図、 第４図(a)〜(d)は第２図および第３図の構成例における
負荷のインピーダンス変化を説明するための図、 第５図(a)および(b)は第２図の構成例における負荷の変
形例を示す図、(a)は等価回路図、(b)はパターン図、 第６図(a)および(b)は第３図の構成例における負荷の変
形例を示す図で、(a)は等価回路図、(b)はパターン図、 第７図(a)〜(f)は本発明の他の実施例としての論理回路
装置の各構成例を示す回路図、 第８図はDCFL回路の一構成例を示す図、 第９図は第８図回路の伝達特性の一例を示す図、であ
る。 （符号の説明） 10…半導体バルク、 11D,12D,13D…駆動FET、 11L,12L,13L…負荷FET、 Wgd…（駆動FETの）ゲート幅、 Wgl…（負荷FETの）ゲート幅、 ＶSS…低電位の電源ライン、 ＶDD…高電位の電源ライン、 Ａ，Ｂ，Ｃ…ゲート電極（入力端子）、 Ｘ…出力端子。
Claims (2)
- 【請求項１】半導体バルク(10)上にそれぞれ所定のゲー
ト幅(Wgd,Wgl)を有してアレイ状に形成された複数の駆
動用トランジスタ(11D,12D，……)および負荷用トラジ
スタ(11L,12L,……)を備えたものにおいて、 直列または並列に接続された所定個数の駆動用トランジ
スタ(11D,12D,13D)と、 直列に接続された複数の負荷用トランジスタ(11L,12L,1
3L)とを有し、 該駆動用トランジスタの少なくとも１つ(11D)のソース
電極は低電位の電源ライン（ＶSS）に接続され、該駆動
用トランジスタの少なくとも１つ(12D;13D)のドレイン
電極は出力端子（Ｘ）に接続され、 該負荷用トランジスタの１つ(12L;13L)のドレイン電極
は高電位の電源ライン（ＶDD）に接続され、該負荷用ト
ランジスタの１つ(11L)のソース電極は該出力端子
（Ｘ）に接続され、該負荷用トランジスタのうち該駆動
用トランジスタの直列方向の接続個数と等しい数の負荷
用トランジスタ(11L;11L,12L;11L,12L,13L)のゲート電
極は該出力端子（Ｘ）に接続され、かつ残りの負荷用ト
ランジスタ(12L;12L,13L;13L)のゲート電極は該高電位
の電源ライン（ＶDD）に接続され、 前記駆動用トランジスタの各ゲート電極（Ａ，Ｂ，Ｃ）
に入力信号を印加して前記出力端子（Ｘ）から出力信号
を得るようにしたことを特徴とする論理回路装置。 - 【請求項２】前記直列に接続された複数の負荷用トラン
ジスタ(11L,12L,13L)は１組のソースおよびドレイン電
極と少なくとも２個のゲート電極（Ｇ１，Ｇ２）とから
なるトランジスタにより構成される、特許請求の範囲第
１項記載の論理回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62120301A JPH067586B2 (ja) | 1987-05-19 | 1987-05-19 | 論理回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62120301A JPH067586B2 (ja) | 1987-05-19 | 1987-05-19 | 論理回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63285950A JPS63285950A (ja) | 1988-11-22 |
| JPH067586B2 true JPH067586B2 (ja) | 1994-01-26 |
Family
ID=14782849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62120301A Expired - Fee Related JPH067586B2 (ja) | 1987-05-19 | 1987-05-19 | 論理回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH067586B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115024814B (zh) * | 2022-05-05 | 2023-07-11 | 以诺康医疗科技（苏州）有限公司 | 实时计算高频电刀输出***控制参数的方法、发生器及电刀 |
-
1987
- 1987-05-19 JP JP62120301A patent/JPH067586B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63285950A (ja) | 1988-11-22 |
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