JPH0675768A - Pipeline arithmetic unit - Google Patents
Pipeline arithmetic unitInfo
- Publication number
- JPH0675768A JPH0675768A JP22823992A JP22823992A JPH0675768A JP H0675768 A JPH0675768 A JP H0675768A JP 22823992 A JP22823992 A JP 22823992A JP 22823992 A JP22823992 A JP 22823992A JP H0675768 A JPH0675768 A JP H0675768A
- Authority
- JP
- Japan
- Prior art keywords
- pipeline
- data
- arithmetic unit
- logic circuit
- data string
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Advance Control (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、デジタル半導体集積
回路とそれを用いた装置に関するものであり、特にＣＭ
ＯＳ論理回路又はＢｉＣＭＯＳ論理回路で構成されたパ
イプライン演算装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital semiconductor integrated circuit and a device using the same, and particularly to a CM.
The present invention relates to a pipeline arithmetic unit composed of an OS logic circuit or a BiCMOS logic circuit.
【０００２】[0002]
【従来の技術】デジタル演算回路の高速化手法の一つと
して、演算機能を分割し、細分化された演算器をパイプ
ラインレジスタを介して直列接続し、逐次並列処理する
パイプライン演算の方式は最も頻繁に用いられる有効な
手法である。2. Description of the Related Art As one of the methods for accelerating a digital arithmetic circuit, a pipeline arithmetic method in which arithmetic functions are divided, subdivided arithmetic units are connected in series through pipeline registers, and serial parallel processing is performed is known. This is the most frequently used and effective method.
【０００３】図７は従来のパイプライン演算装置の一構
成例を示すブロック図であり、１、２、３、４はパイプ
ラインレジスタ、１１、１２、１３は演算器である。演
算器１１〜１３はパイプラインレジスタ１〜４を介して
直列に接続されている。パイプラインレジスタ１〜４は
システムクロックにより駆動され、入力データはシステ
ムクロックに同期してパイプラインレジスタ１に入力さ
れ、各演算器で逐次処理されてパイプラインレジスタ４
から出力データが出力される。FIG. 7 is a block diagram showing an example of the configuration of a conventional pipeline arithmetic unit. Reference numerals 1, 2, 3, 4 are pipeline registers and 11, 12, 13 are arithmetic units. The arithmetic units 11 to 13 are connected in series via the pipeline registers 1 to 4. The pipeline registers 1 to 4 are driven by the system clock, the input data is input to the pipeline register 1 in synchronization with the system clock, and sequentially processed by each arithmetic unit to obtain the pipeline register 4.
The output data is output from.
【０００４】図８は図７のパイプライン演算装置の動作
を説明する動作タイミング図であり、システムクロック
とシステムクロックに同期して入力される入力データと
パイプタインレジスタ１〜４の出力を示している。入力
データは１サイクル毎に各パイプライン段で逐次処理さ
れ、パイプライン段数分遅延して最終出力される。FIG. 8 is an operation timing chart for explaining the operation of the pipeline arithmetic unit of FIG. 7, showing a system clock, input data input in synchronization with the system clock, and outputs of the pipe tine registers 1 to 4. There is. The input data is sequentially processed in each pipeline stage for each cycle and finally output after being delayed by the number of pipeline stages.
【０００５】[0005]
【発明が解決しようとする課題】以上のように、従来の
パイプライン演算装置においては、演算機能を分割し、
細分化された演算器をパイプラインレジスタを介して直
列接続し、高速クロックにより逐次並列処理する事によ
り、高速演算を実現するものである。ところで現在のデ
ジタル半導体集積回路の大半を占めるＣＭＯＳ論理回路
又はＢｉＣＭＯＳ論理回路においては、消費電力は動作
周波数すなわちスイッチングの回数に比例して増大す
る。故に、ＣＭＯＳ論理回路又はＢｉＣＭＯＳ論理回路
によるパイプライン演算装置は高速化の一方で、消費電
力増大の課題を抱えていることになる。As described above, in the conventional pipeline arithmetic unit, the arithmetic function is divided,
High-speed arithmetic is realized by connecting the subdivided arithmetic units in series via pipeline registers and sequentially performing parallel processing with a high-speed clock. By the way, in a CMOS logic circuit or a BiCMOS logic circuit which occupies most of the current digital semiconductor integrated circuits, the power consumption increases in proportion to the operating frequency, that is, the number of times of switching. Therefore, the pipeline arithmetic device using the CMOS logic circuit or the BiCMOS logic circuit has a problem of increasing power consumption while increasing the speed.
【０００６】ここで、パイプライン演算装置に入力され
る入力データ列はすべてパイプライン演算装置が処理す
べき有効データ列だけで構成されている場合もあるが、
有効データ列と有効データ列の間に無効データ列が入っ
ている場合がある。例えば信号処理の分野においては、
音声信号には雑音区間や無音区間があり、画像信号には
水平、垂直の帰線期間がある。データ処理の分野におい
ても、このように無効データ列が入っている場合がほと
んどである。In some cases, the input data sequence input to the pipeline arithmetic unit is composed of only valid data sequences to be processed by the pipeline arithmetic unit.
There may be an invalid data column between valid data columns. For example, in the field of signal processing,
The audio signal has a noise section and a silent section, and the image signal has horizontal and vertical blanking periods. Even in the field of data processing, in most cases, such invalid data strings are included.
【０００７】このように従来のパイプライン演算装置に
おいては、入力データに対して全て演算処理するもので
あり、図８に示すように、入力データ列の中で有効デー
タ列も無効データ列も全て処理するものであった。よっ
てシステムクロックの１サイクル毎に必ず次段にデータ
が伝幡するものであり、毎回論理回路のスイッチングが
発生するものであった。As described above, in the conventional pipeline arithmetic unit, all the input data are arithmetically processed, and as shown in FIG. 8, all the valid data strings and invalid data strings are included in the input data string. It was something to process. Therefore, the data is always transmitted to the next stage every one cycle of the system clock, and the switching of the logic circuit occurs every time.
【０００８】従って、本発明の目的は、消費電力を低減
するパイプライン演算装置を提供することである。[0008] Therefore, an object of the present invention is to provide a pipeline arithmetic unit that reduces power consumption.
【０００９】[0009]
【課題を解決するための手段】この発明のパイプライン
演算装置は、ＣＭＯＳ論理回路又はＢｉＣＭＯＳ論理回
路で構成され、パイプラインレジスタと演算器が交互に
接続されシステムクロックにより駆動されるパイプライ
ン演算装置において、請求項１では、システムクロック
に同期して入力されるデータ列の有効／無効を各サイク
ル毎に示すデータ有効フラグの制御により、前記データ
列の有効期間はデータ列をそのまま出力し、無効期間は
一定の値を出力する入力回路を設け、この入力回路を介
してデータ列を入力するものである。A pipeline arithmetic unit according to the present invention comprises a CMOS logic circuit or a BiCMOS logic circuit, in which pipeline registers and arithmetic units are alternately connected and driven by a system clock. In claim 1, according to the control of the data valid flag which indicates the validity / invalidity of the data string input in synchronization with the system clock for each cycle, the data string is output as it is during the valid period of the data string and is invalid. During the period, an input circuit that outputs a constant value is provided, and a data string is input through this input circuit.
【００１０】請求項２では、データ有効フラグを用い
て、前記データ列の無効期間は初段のパイプラインレジ
スタをセットまたはリセットすることにより初段のパイ
プラインレジスタが一定の値を出力するものである。According to a second aspect of the present invention, the data valid flag is used to set or reset the pipeline register of the first stage during the invalid period of the data string so that the pipeline register of the first stage outputs a constant value.
【００１１】請求項３では、初段のパイプラインレジス
タを駆動するクロック信号が、システムクロックとデー
タ有効フラグの論理積により合成され、データ列の有効
期間のみクロックを発生して、初段のパイプラインレジ
スタが有効データ列を取り込み、無効期間はクロックの
発生を止めて、初段のパイプラインレジスタがデータ列
の取り込みを行なわないよう制御するものである。According to a third aspect of the present invention, the clock signal for driving the first stage pipeline register is synthesized by the logical product of the system clock and the data valid flag, and the clock is generated only during the valid period of the data string, and the first stage pipeline register is generated. Takes in a valid data string, stops the generation of the clock during the invalid period, and controls the pipeline register in the first stage not to take in the data string.
【００１２】[0012]
【作用】請求項１の構成によれば、入力データ列を入力
回路がデータ列の無効期間は一定の値に置き換えてパイ
プライン演算装置に入力することになる。すなわちデー
タ列の無効期間中は毎サイクル同一のデータが入力さ
れ、前サイクルの状態が継続されるため、論理回路のス
イッチングが起こらない。According to the structure of the first aspect, the input circuit replaces the input data string with a constant value during the invalid period of the data string and inputs it to the pipeline arithmetic unit. That is, during the invalid period of the data string, the same data is input every cycle and the state of the previous cycle is continued, so that switching of the logic circuit does not occur.
【００１３】請求項２の構成によれば、入力データ列を
初段のパイプラインレジスタがデータ列の無効期間は一
定の値に置き換えて次段以降のパイプライン演算装置に
入力することになる。すなわちデータ列の無効期間中は
毎サイクル同一のデータが入力され、前サイクルの状態
が継続されるため、論理回路のスイッチングが起こらな
い。According to the structure of the second aspect, the pipeline data register of the first stage replaces the input data sequence with a constant value during the invalid period of the data sequence and inputs it to the pipeline arithmetic unit of the subsequent stages. That is, during the invalid period of the data string, the same data is input every cycle and the state of the previous cycle is continued, so that switching of the logic circuit does not occur.
【００１４】請求項３の構成によれば、入力データ列を
初段のパイプラインレジスタがデータ列の有効期間のみ
取り込んで無効期間のデータを除去して次段以降のパイ
プライン演算装置に入力することになる。すなわちデー
タ列の有効期間中だけでのみ論理回路のスイッチングが
起こることになる。According to the structure of claim 3, the first stage pipeline register takes in the input data sequence only during the valid period of the data sequence, removes the data in the invalid period, and inputs the input data sequence to the subsequent pipeline arithmetic unit. become. That is, switching of the logic circuit occurs only during the valid period of the data string.
【００１５】この結果、ＣＭＯＳ論理回路又はＢｉＣＭ
ＯＳ論理回路で構成されたパイプライン演算装置は、論
理回路のスイッチングが制限され、消費電力を大幅に削
減できる。As a result, a CMOS logic circuit or BiCM
In the pipeline arithmetic unit configured by the OS logic circuit, switching of the logic circuit is limited, and power consumption can be significantly reduced.
【００１６】[0016]
（実施例１）図１は請求項１のパイプライン演算装置の
一実施例を示すブロック図である。１、２、３、４はパ
イプラインレジスタ、１１、１２、１３は演算器であ
る。演算器１１〜１３はパイプラインレジスタ１〜４を
介して直列に接続されている。パイプラインレジスタ１
〜４はシステムクロックにより駆動される。入力データ
はシステムクロックに同期して入力回路３１に入力さ
れ、入力回路３１で加工された後、初段のパイプライン
レジスタ１に入力され、各演算器で逐次処理されてパイ
プラインレジスタ４から出力データが出力される。(Embodiment 1) FIG. 1 is a block diagram showing an embodiment of the pipeline arithmetic unit according to the present invention. Reference numerals 1, 2, 3, 4 are pipeline registers, and 11, 12, 13 are arithmetic units. The arithmetic units 11 to 13 are connected in series via the pipeline registers 1 to 4. Pipeline register 1
4 are driven by the system clock. The input data is input to the input circuit 31 in synchronization with the system clock, processed by the input circuit 31, input to the first stage pipeline register 1, sequentially processed by each arithmetic unit, and output from the pipeline register 4. Is output.
【００１７】入力回路３１では、システムクロックに同
期して入力されるデータ列の有効／無効を各サイクル毎
に示すデータ有効フラグの制御により、前記データ列の
有効期間はデータ列をそのまま出力し、無効期間は一定
の値を出力する。この機能は、例えばデータ有効フラグ
と入力データとの論理積といった簡単な回路で実現する
ことができる。The input circuit 31 outputs the data string as it is during the valid period of the data string by controlling the data valid flag which indicates the validity / invalidity of the data string input in synchronization with the system clock for each cycle. A constant value is output during the invalid period. This function can be realized by a simple circuit such as a logical product of a data valid flag and input data.
【００１８】図２は図１のパイプライン演算装置の動作
を説明する動作タイミング図であり、システムクロック
とシステムクロックに同期して入力される入力データと
データ有効フラグ、そして入力回路３１の出力とパイプ
タインレジスタ１〜４の出力を示している。入力回路３
１がデータ有効フラグにより、データ列の無効期間中は
毎サイクル同一のデータを発生し、前サイクルの状態を
保持している。このように入力データが入力回路３１で
加工された後、パイプライン演算装置に入力されるた
め、データ列の無効期間中は論理回路のスイッチングが
起こらない。すなわちデータ列の有効期間中だけでのみ
論理回路のスイッチングが起こることになる。この結
果、ＣＭＯＳ論理回路又はＢｉＣＭＯＳ論理回路で構成
されたパイプライン演算装置は、論理回路のスイッチン
グが制限され、消費電力を大幅に削減できる。FIG. 2 is an operation timing chart for explaining the operation of the pipeline arithmetic unit of FIG. 1. The system clock, the input data input in synchronization with the system clock, the data valid flag, and the output of the input circuit 31 are shown. The outputs of the pipe tine registers 1 to 4 are shown. Input circuit 3
1 is a data valid flag, and during the invalid period of the data string, the same data is generated every cycle and the state of the previous cycle is held. Since the input data is processed by the input circuit 31 in this way and then input to the pipeline arithmetic unit, switching of the logic circuit does not occur during the invalid period of the data string. That is, switching of the logic circuit occurs only during the valid period of the data string. As a result, in the pipeline arithmetic unit configured by the CMOS logic circuit or the BiCMOS logic circuit, switching of the logic circuit is limited, and power consumption can be significantly reduced.
【００１９】（実施例２）図３は請求項２のパイプライ
ン演算装置の一実施例を示すブロック図である。１、
２、３、４はパイプラインレジスタ、１１、１２、１３
は演算器である。演算器１１〜１３はパイプラインレジ
スタ１〜４を介して直列に接続されている。パイプライ
ンレジスタ１〜４はシステムクロックにより駆動され
る。入力データはシステムクロックに同期して初段のパ
イプラインレジスタ１に入力され、各演算器で逐次処理
されてパイプラインレジスタ４から出力データが出力さ
れる。(Embodiment 2) FIG. 3 is a block diagram showing an embodiment of the pipeline arithmetic unit according to the present invention. 1,
2, 3, 4 are pipeline registers, 11, 12, 13
Is an arithmetic unit. The arithmetic units 11 to 13 are connected in series via the pipeline registers 1 to 4. The pipeline registers 1 to 4 are driven by the system clock. The input data is input to the first stage pipeline register 1 in synchronization with the system clock, sequentially processed by each arithmetic unit, and output data is output from the pipeline register 4.
【００２０】初段のパイプラインレジスタ１では、シス
テムクロックに同期して入力されるデータ列の有効／無
効を各サイクル毎に示すデータ有効フラグの制御によ
り、前記データ列の有効期間はデータ列をそのまま出力
し、無効期間は一定の値を出力する。この機能は、例え
ば初段のパイプラインレジスタ１にセットまたはリセッ
ト付きのフリップフロップを用い、データ有効フラグに
より初段のパイプラインレジスタ１をセットまたはリセ
ットすることにより実現することができる。In the first-stage pipeline register 1, the data string remains unchanged during the valid period of the data string by controlling the data valid flag that indicates the validity / invalidity of the data string input in synchronization with the system clock for each cycle. It is output and a constant value is output during the invalid period. This function can be realized, for example, by using a flip-flop with set or reset in the pipeline register 1 in the first stage and setting or resetting the pipeline register 1 in the first stage by the data valid flag.
【００２１】図４は図３のパイプライン演算装置の動作
を説明する動作タイミング図であり、システムクロック
とシステムクロックに同期して入力される入力データと
データ有効フラグ、そしてパイプタインレジスタ１〜４
の出力を示している。初段のパイプラインレジスタ１が
データ有効フラグにより、データ列の無効期間中は毎サ
イクル同一のデータを発生し、前サイクルの状態を保持
している。このように入力データが初段のパイプライン
レジスタ１で加工された後、次段以降のパイプライン演
算装置に入力されるため、データ列の無効期間中は論理
回路のスイッチングが起こらない。すなわちデータ列の
有効期間中だけでのみ論理回路のスイッチングが起こる
ことになる。この結果、ＣＭＯＳ論理回路又はＢｉＣＭ
ＯＳ論理回路で構成されたパイプライン演算装置は、論
理回路のスイッチングが制限され、消費電力を大幅に削
減できる。FIG. 4 is an operation timing chart for explaining the operation of the pipeline arithmetic unit shown in FIG. 3. The system clock, the input data and the data valid flag input in synchronization with the system clock, and the pipeline tine registers 1 to 4 are shown.
Shows the output of. Due to the data valid flag, the pipeline register 1 at the first stage generates the same data every cycle during the invalid period of the data string, and holds the state of the previous cycle. Thus, since the input data is processed by the pipeline register 1 of the first stage and then input to the pipeline arithmetic unit of the next stage and thereafter, the switching of the logic circuit does not occur during the invalid period of the data string. That is, switching of the logic circuit occurs only during the valid period of the data string. As a result, a CMOS logic circuit or BiCM
In the pipeline arithmetic unit configured by the OS logic circuit, switching of the logic circuit is limited, and power consumption can be significantly reduced.
【００２２】（実施例３）図５は請求項３のパイプライ
ン演算装置の一実施例を示すブロック図である。１、
２、３、４はパイプラインレジスタ、１１、１２、１３
は演算器である。演算器１１、１２、１３はパイプライ
ンレジスタ１、２、３、４を介して直列に接続されてい
る。パイプラインレジスタ２〜４はシステムクロックに
より駆動される。初段のパイプラインレジスタ１は、シ
ステムクロックに同期して入力されるデータ列の有効／
無効を各サイクル毎に示すデータ有効フラグと前記シス
テムクロックとがＡＮＤゲート５１により論理積され、
このＡＮＤゲート５１の出力により駆動されている。入
力データはシステムクロックに同期して初段のパイプラ
インレジスタ１に入力され、各演算器で逐次処理されて
パイプラインレジスタ４から出力データが出力される。(Embodiment 3) FIG. 5 is a block diagram showing an embodiment of the pipeline arithmetic unit according to the present invention. 1,
2, 3, 4 are pipeline registers, 11, 12, 13
Is an arithmetic unit. The arithmetic units 11, 12, and 13 are connected in series via the pipeline registers 1, 2, 3, and 4. The pipeline registers 2-4 are driven by the system clock. The first-stage pipeline register 1 is used to enable / disable the data string input in synchronization with the system clock.
A data valid flag indicating invalidity for each cycle and the system clock are ANDed by the AND gate 51,
It is driven by the output of the AND gate 51. The input data is input to the first stage pipeline register 1 in synchronization with the system clock, sequentially processed by each arithmetic unit, and output data is output from the pipeline register 4.
【００２３】前記ＡＮＤゲート５１は前記データ列の有
効期間のみシステムクロックを出力するため、初段のパ
イプラインレジスタ１は、前記データ列の中の有効デー
タのみを取り込み、無効期間のデータを除去して次段以
降のパイプライン演算装置に入力することになる。Since the AND gate 51 outputs the system clock only during the valid period of the data string, the pipeline register 1 at the first stage fetches only the valid data in the data string and removes the data in the invalid period. It will be input to the pipeline arithmetic unit of the next stage and thereafter.
【００２４】図６は図５のパイプライン演算装置の動作
を説明する動作タイミング図であり、システムクロック
とシステムクロックに同期して入力される入力データと
データ有効フラグ、そしてＡＮＤゲート５１の出力とパ
イプタインレジスタ１〜４の出力を示している。前記Ａ
ＮＤゲート５１がデータ列の有効期間中のみシステムク
ロックを出力するため、初段のパイプラインレジスタ１
が有効データ列のみを採り込み、無効期間中は有効デー
タ列の中の最終データを毎サイクル出力することにな
り、前サイクルの状態を保持している。このように入力
データが初段のパイプラインレジスタ１で加工された
後、次段以降のパイプライン演算装置に入力されるた
め、データ列の無効期間中は論理回路のスイッチングが
起こらない。すなわちデータ列の有効期間中だけでのみ
論理回路のスイッチングが起こることになる。この結
果、ＣＭＯＳ論理回路又はＢｉＣＭＯＳ論理回路で構成
されたパイプライン演算装置は、論理回路のスイッチン
グが制限され、消費電力を大幅に削減できる。FIG. 6 is an operation timing chart for explaining the operation of the pipeline arithmetic unit of FIG. 5, and shows the system clock, the input data and the data valid flag input in synchronization with the system clock, and the output of the AND gate 51. The outputs of the pipe tine registers 1 to 4 are shown. The A
Since the ND gate 51 outputs the system clock only during the valid period of the data string, the first-stage pipeline register 1
Takes in only the valid data string, and outputs the final data in the valid data string every cycle during the invalid period, and holds the state of the previous cycle. Thus, since the input data is processed by the pipeline register 1 of the first stage and then input to the pipeline arithmetic unit of the next stage and thereafter, the switching of the logic circuit does not occur during the invalid period of the data string. That is, switching of the logic circuit occurs only during the valid period of the data string. As a result, in the pipeline arithmetic unit configured by the CMOS logic circuit or the BiCMOS logic circuit, switching of the logic circuit is limited, and power consumption can be significantly reduced.
【００２５】また、請求項３のパイプライン演算装置で
は、請求項１のパイプライン演算装置や請求項２のパイ
プライン演算装置よりも、さらに有効データ列から一定
の値の無効データへのスイッチングが削減されているた
め、さらなる低消費電力化が実現できる。Further, in the pipeline arithmetic unit according to the third aspect, the switching from the valid data string to the invalid data having a constant value is further performed as compared with the pipeline arithmetic unit according to the first aspect or the pipeline arithmetic unit according to the second aspect. Since it is reduced, it is possible to further reduce power consumption.
【００２６】[0026]
【発明の効果】請求項１の発明のパイプライン演算装置
によれば、データ有効フラグの制御により前記データ列
の有効期間はデータ列をそのまま出力し、無効期間は一
定の値を出力する入力回路を設けることにより、また請
求項２の発明のパイプライン演算装置によれば、データ
有効フラグを用いて前記データ列の無効期間は初段のパ
イプラインレジスタをセットまたはリセットすることに
より、また請求項３の発明のパイプライン演算装置によ
れば、初段のパイプラインレジスタを駆動するクロック
信号が、システムクロックとデータ有効フラグの論理積
により合成され、データ列の有効期間のみクロックを発
生して、初段のパイプラインレジスタが有効データ列を
取り込み、無効期間はクロックの発生を止めて、初段の
パイプラインレジスタがデータ列の取り込みを行なわな
いよう制御することにより、データ列の無効期間中は毎
サイクル同一のデータが入力され、前サイクルの状態が
継続されるため、論理回路のスイッチングが起こらな
い。すなわちデータ列の有効期間中だけでのみ論理回路
のスイッチングが起こることになる。この結果、ＣＭＯ
Ｓ論理回路又はＢｉＣＭＯＳ論理回路で構成されたパイ
プライン演算装置においては、論理回路のスイッチング
が制限され、消費電力を大幅に削減できる。According to the pipeline arithmetic unit of the present invention, the input circuit which outputs the data string as it is during the valid period of the data string and outputs a constant value during the invalid period by controlling the data valid flag. According to the pipeline arithmetic unit of the invention of claim 2, the first stage pipeline register is set or reset during the invalid period of the data string by using the data valid flag. According to the pipeline arithmetic unit of the invention of claim 1, the clock signal for driving the pipeline register of the first stage is synthesized by the logical product of the system clock and the data valid flag, and the clock is generated only during the valid period of the data string, and the clock signal of the first stage is generated. The pipeline register fetches the valid data string, stops the clock generation during the invalid period, and By motor is controlled not to perform the data capture sequence, during invalid period of the data row of data each cycle the same is input, since the state of the previous cycle is continued, it does not occur switching logic circuit. That is, switching of the logic circuit occurs only during the valid period of the data string. As a result, CMO
In a pipeline arithmetic unit composed of an S logic circuit or a BiCMOS logic circuit, switching of the logic circuit is limited, and power consumption can be significantly reduced.
【００２７】また、請求項３のパイプライン演算装置で
は、請求項１のパイプライン演算装置や請求項２のパイ
プライン演算装置よりも、さらに有効データ列から一定
の値の無効データへのスイッチングが削減されているた
め、さらなる低消費電力化が実現できる。Further, in the pipeline arithmetic unit according to the third aspect, switching from the valid data sequence to the invalid data having a constant value is more possible than in the pipeline arithmetic unit according to the first aspect and the pipeline arithmetic unit according to the second aspect. Since it is reduced, it is possible to further reduce power consumption.
【図１】請求項１の発明の一実施例のパイプライン演算
装置の構成を示すブロック図FIG. 1 is a block diagram showing the configuration of a pipeline arithmetic unit according to an embodiment of the present invention.
【図２】図１のパイプライン演算装置の動作タイミング
図FIG. 2 is an operation timing chart of the pipeline arithmetic unit of FIG.
【図３】請求項２の発明の一実施例のパイプライン演算
装置の構成を示すブロック図FIG. 3 is a block diagram showing a configuration of a pipeline arithmetic unit according to an embodiment of the invention of claim 2;
【図４】図３のパイプライン演算装置の動作タイミング
図FIG. 4 is an operation timing chart of the pipeline arithmetic unit of FIG.
【図５】請求項３の発明の一実施例のパイプライン演算
装置の構成を示すブロック図FIG. 5 is a block diagram showing a configuration of a pipeline arithmetic unit according to an embodiment of the invention of claim 3;
【図６】図５のパイプライン演算装置の動作タイミング
図FIG. 6 is an operation timing chart of the pipeline arithmetic unit of FIG.
【図７】従来のパイプライン演算装置の構成を示すブロ
ック図FIG. 7 is a block diagram showing a configuration of a conventional pipeline arithmetic unit.
【図８】図７のパイプライン演算装置の動作タイミング
図FIG. 8 is an operation timing chart of the pipeline arithmetic unit of FIG.
１、２、３、４ パイプラインレジスタ １１、１２、１３ 演算器 ３１ 入力回路 ５１ ＡＮＤゲート 1, 2, 3, 4 Pipeline register 11, 12, 13 Operation unit 31 Input circuit 51 AND gate
Claims (3)
路で構成され、パイプラインレジスタと演算器が交互に
接続されシステムクロックにより駆動されるパイプライ
ン演算装置において、システムクロックに同期して入力
されるデータ列の有効／無効を各サイクル毎に示すデー
タ有効フラグの制御により、前記データ列の有効期間は
データ列をそのまま出力し、無効期間は一定の値を出力
する入力回路を有し、この入力回路を介してデータ列を
入力することを特徴とするパイプライン演算装置。1. A pipeline arithmetic unit which is composed of a CMOS logic circuit or a BiCMOS logic circuit, in which pipeline registers and arithmetic units are alternately connected and is driven by a system clock, and a data string input in synchronization with the system clock. By controlling a data valid flag that indicates the validity / invalidity of each of the cycles for each cycle, the data train has an input circuit that outputs the data train as it is during the valid period and outputs a constant value during the invalid period. A pipeline arithmetic unit characterized in that a data string is inputted via it.
路で構成され、パイプラインレジスタと演算器が交互に
接続されシステムクロックにより駆動されるパイプライ
ン演算装置において、システムクロックに同期して入力
されるデータ列の有効／無効を各サイクル毎に示すデー
タ有効フラグを用いて、前記データ列の無効期間は初段
のパイプラインレジスタをセットまたはリセットするこ
とにより初段のパイプラインレジスタが一定の値を出力
することを特徴とするパイプライン演算装置。2. A pipeline arithmetic unit composed of a CMOS logic circuit or a BiCMOS logic circuit, in which pipeline registers and arithmetic units are alternately connected and driven by a system clock, and a data string input in synchronization with the system clock. By using a data valid flag indicating validity / invalidity of each of the cycles, it is possible to set or reset the pipeline register of the first stage during the invalid period of the data string so that the pipeline register of the first stage outputs a constant value. Characteristic pipeline arithmetic unit.
路で構成され、パイプラインレジスタと演算器が交互に
接続されシステムクロックにより駆動されるパイプライ
ン演算装置において、初段のパイプラインレジスタを駆
動するクロック信号が、システムクロックとシステムク
ロックに同期して入力されるデータ列の有効／無効を各
サイクル毎に示すデータ有効フラグの論理積により合成
され、データ列の有効期間のみクロックを発生して、初
段のパイプラインレジスタが有効データ列を取り込み、
無効期間はクロックの発生を止めて、初段のパイプライ
ンレジスタがデータ列の取り込みを行なわないよう制御
することを特徴とするパイプライン演算装置。3. A pipeline arithmetic unit comprising a CMOS logic circuit or a BiCMOS logic circuit, in which pipeline registers and arithmetic units are alternately connected and driven by a system clock, is provided with a clock signal for driving a pipeline register in the first stage. , The system clock and the data string input in synchronization with the system clock are combined by the logical product of the data valid flags that indicate for each cycle, and the clock is generated only during the valid period of the data string, and the first stage pipe The line register fetches the valid data string,
A pipeline arithmetic unit characterized by stopping generation of a clock during an invalid period and controlling so that a pipeline register at a first stage does not fetch a data string.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22823992A JPH0675768A (en) | 1992-08-27 | 1992-08-27 | Pipeline arithmetic unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22823992A JPH0675768A (en) | 1992-08-27 | 1992-08-27 | Pipeline arithmetic unit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0675768A true JPH0675768A (en) | 1994-03-18 |
Family
ID=16873343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22823992A Pending JPH0675768A (en) | 1992-08-27 | 1992-08-27 | Pipeline arithmetic unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0675768A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5859546A (en) * | 1995-11-08 | 1999-01-12 | Matsushita Electric Industrial Co., Ltd. | Circuit and method for signal processing |
| KR100452174B1 (en) * | 1995-06-27 | 2005-01-05 | 코닌클리케 필립스 일렉트로닉스 엔.브이. | Pipeline data processing circuit |
-
1992
- 1992-08-27 JP JP22823992A patent/JPH0675768A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100452174B1 (en) * | 1995-06-27 | 2005-01-05 | 코닌클리케 필립스 일렉트로닉스 엔.브이. | Pipeline data processing circuit |
| US5859546A (en) * | 1995-11-08 | 1999-01-12 | Matsushita Electric Industrial Co., Ltd. | Circuit and method for signal processing |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0337715A (en) | Bit order inverting circuit | |
| JPH05232196A (en) | Test circuit | |
| JPH0675768A (en) | Pipeline arithmetic unit | |
| JPH0552989B2 (en) | ||
| JP2003087639A (en) | Image processing integrated circuit | |
| JP2510591B2 (en) | Instruction processor | |
| US5088035A (en) | System for accelerating execution of program instructions by a microprocessor | |
| JPH07182863A (en) | Internal address generation circuit | |
| JPH09101889A (en) | Arithmetic unit for pipeline | |
| JPH05297834A (en) | Data input circuit of lcd driver | |
| JP2545986B2 (en) | Logical path multiplexing method | |
| JP3573874B2 (en) | Arithmetic circuit | |
| JPH0969286A (en) | Semiconductor memory device | |
| JPH05108528A (en) | Output state setting system for real-time port | |
| JP2652994B2 (en) | Retiming circuit | |
| KR200337603Y1 (en) | Column address strobe control circuit | |
| JP2000260196A (en) | Shift register circuit and liquid crystal driving device using the same | |
| JPH0318927A (en) | Arithmetic circuit for cycle code | |
| JPH0535859A (en) | Image processor | |
| JP2752513B2 (en) | Sequencer circuit | |
| JP2001156623A (en) | n-BIT COUNTER | |
| JPH03171273A (en) | Digital signal processor | |
| JPH10301776A (en) | Information processor and pipe line processing method | |
| JPS5987551A (en) | Process controlling system | |
| JPH03187544A (en) | Synchronizing processing lsi interface system |