JPH03171273A - Digital signal processor - Google Patents

Abstract

PURPOSE:To attain a high speed data processing without making the constitution of a controller complicated and without causing rise of constitution cost by adding few circuits such as a delay circuit part in an arithmetic processing unit. CONSTITUTION:Input data is held in a data holding part 11 at the timing of a sub-clock DKb obtained by frequency-dividing a system clock DKs and a prescribed arithmetic processing is executed in an arithmetic processing part 13. A sub-clock CKb is delayed by the delay circuit part 12 for one cycle of the system clock and is given to the processing unit 10 of a subsequent stage as the clock for holding subsequent data. Consequently, first data is processed in the processing unit 10 of a first stage, second data in the processing unit 10 of a second stage and n-th data in the processing unit 10 of an n-stage. Thus, a parallel processing is attained and the data processing can be speeded up. Then, a memory for storing input data is eliminated and the constitution of the processor can be simplified.

Description

【発明の詳細な説明】 ［発明−の構成］ （産業上の利用分野） 本発明は、デジタル信号の演算処理に用いられるデジタ
ル信号処理装置に係わり、特に複数の演算処理ユニット
を用いてデータを並列処理するデジタル信号処理装置に
関する。Detailed Description of the Invention [Structure of the Invention] (Industrial Application Field) The present invention relates to a digital signal processing device used for arithmetic processing of digital signals, and particularly relates to a digital signal processing device used for arithmetic processing of digital signals, and particularly for processing data using a plurality of arithmetic processing units. The present invention relates to a digital signal processing device that performs parallel processing.

（従来の技術） 従来、デジタル信号を演算処理する装置は種々提案され
ているが、その主な方法は単独のシステム又は演算処理
ユニット（ＬＳＩチップ）で処理を行うことであった。(Prior Art) Conventionally, various devices for processing digital signals have been proposed, but the main method has been to perform the processing using a single system or a processing unit (LSI chip).

しかし、近年処理すべき信号の情報量，スピードが共に
増え、単独システムでは処理しきれなくなってきている
。However, in recent years, both the amount of information and the speed of signals to be processed have increased, and it has become impossible for a single system to process them.

そこで最近、第４図に示すような同一ユニットを複数個
並列に用いた方法が用いられている。Therefore, recently, a method using a plurality of the same units in parallel as shown in FIG. 4 has been used.

同図においてＵ１〜ＵＮは演算処理部、Ｂはｎ分周器、
Ｌ，〜ＬＮは入力ラッチ、Ｔ．〜ＴＮは出力ラッチ、Ｍ
はメモリ、Ａは入力デジタルデータ、ＣＫｓはシステム
クロック、ＣＫｂはシステムクロックＣＫｓをｎ分周し
た第２クロック（サブクロック）　、Ａ　Ｉ−Ａｓは演
算処理部への入力デジタルデータ、０１〜ＯＮは演算処
理ユニットからの出力デジタルデータを示している。In the figure, U1 to UN are arithmetic processing units, B is an n frequency divider,
L, ~LN are input latches, T. ~TN is output latch, M
is the memory, A is the input digital data, CKs is the system clock, CKb is the second clock (sub clock) obtained by dividing the system clock CKs by n, A I-As is the input digital data to the arithmetic processing unit, 01 to ON are the input digital data It shows output digital data from the arithmetic processing unit.

この装置において、システムクロックＣＫｓの周波数を
φｓ１システムクロックＣＫｓをｎ分周した第２クロッ
クＣＫｂの周波数をφａ　−φｓ　／　ｎとする。入力
デジタルデータＡの周波数はシステムクロックＣＫｓの
周波数φＳと同じとする。まず、入力データＡはシステ
ムクロックＣＫｓによりメモリＭに順次書き込まれ、デ
ータＡ１〜ＡＮとしてメモリＭより演算処理部Ｕ１〜Ｕ
Ｎに出力される。演算処理部Ｕ１〜ＵＮの前段のラッチ
Ｌ１〜ＬＮはデータＡ１〜ＡＮをそれぞれ第２クロック
ＣＫｂのタイミングで取り込む。取り込まれたデータは
演算処理部Ｕ１〜ＵＮにおいて第２クロツクＣＫｂをク
ロックとしてそれぞれ処理され、出力データ０１〜ＯＮ
として出力されることになる。In this device, the frequency of the second clock CKb obtained by dividing the frequency of the system clock CKs by n from the system clock CKs is set to φa - φs/n. It is assumed that the frequency of input digital data A is the same as the frequency φS of system clock CKs. First, input data A is sequentially written to the memory M by the system clock CKs, and is transferred from the memory M to the arithmetic processing units U1 to U as data A1 to AN.
Output to N. The latches L1-LN at the front stage of the arithmetic processing units U1-UN take in the data A1-AN, respectively, at the timing of the second clock CKb. The captured data is processed in the arithmetic processing units U1 to UN using the second clock CKb as a clock, and the output data 01 to ON are processed.
It will be output as

このように複数の演算処理ユニットを並列動作させ．る
ことにより、最高動作周波数φａの演算処理部をｎ個用
いることによって、その最高動作周波数のｎ倍のｎ×φ
ａのデジタルデータまで扱うことができるようになる。In this way, multiple processing units operate in parallel. By using n arithmetic processing units with the highest operating frequency φa, n × φ which is n times the highest operating frequency
You will be able to handle up to digital data of a.

また、分周器を用いずにシステムクロックＣＫｓと第２
クロツクＣＫｂの周波数を同じにすると、次のデータが
来るまでに最大ｎクロックの処理を行うことができる。Also, the system clock CKs and the second clock can be connected without using a frequency divider.
If the frequencies of the clocks CKb are made the same, a maximum of n clocks can be processed before the next data arrives.

しかしながら、この種の信号処理装置にあっては次のよ
うな問題があった。即ち、入力側及び出力側のラッチと
演算処理部とからなる演算処理ユニット以外に、ｎ個の
データを記憶できるメモリとそのメモリを制御する回路
が外部に必要となる。また、メモリは入力信号の周波数
に耐え得る高速なものである必要がある。このように、
システムの周辺回路が増えるために装置構成が複雑にな
り、また高価な周辺回路が必要となりコスト高を招く欠
点があった。However, this type of signal processing device has the following problems. That is, in addition to the arithmetic processing unit consisting of the input side and output side latches and the arithmetic processing section, a memory capable of storing n pieces of data and a circuit for controlling the memory are required externally. Furthermore, the memory needs to be high-speed and able to withstand the frequency of the input signal. in this way,
The increase in the number of peripheral circuits in the system complicates the device configuration, and requires expensive peripheral circuits, resulting in high costs.

（発明が解決しようとする課題） このように従来、同一の処理ユニットを複数個並列に用
いて処理速度の向上をはかったデジタル信号処理装置で
は、ｎ個のデータを記憶できるメモリとそのメモリを制
御する回路を外部に必要とし、装置構成の複雑化及びコ
スト高を招く問題があった。(Problems to be Solved by the Invention) Conventionally, digital signal processing devices that use multiple identical processing units in parallel to improve processing speed have a memory that can store n pieces of data and a memory that can store n pieces of data. This requires an external control circuit, which poses a problem of complicating the device configuration and increasing costs.

本発明は、上記事情を考慮してなされたもので、その目
的とするところは、複数の演算処理ユニットを用いてデ
ータの並列処理を行うことにより処理速度の高速化をは
かることができ、且つ装置構成の簡略化及び製造コスト
の低減化をはかり得るデジタル信号処理装置を提供する
ことにある。The present invention has been made in consideration of the above circumstances, and its purpose is to increase processing speed by performing parallel processing of data using a plurality of arithmetic processing units, and An object of the present invention is to provide a digital signal processing device that can simplify the device configuration and reduce manufacturing costs.

［発明の構成］ （課題を解決するための手段） 本発明の骨子は、演算処理ユニット内に僅かな回路を付
加するだけで、装置構成の複雑化や製造コストの上昇を
招くことなく、従来と同様に高速のデータ処理を行うこ
とにある。[Structure of the Invention] (Means for Solving the Problems) The gist of the present invention is to simply add a small number of circuits within the arithmetic processing unit, thereby eliminating the need for complicating the device configuration or increasing manufacturing costs. Similarly, the goal is to perform high-speed data processing.

即ち本発明は、デジタル化された入力データを、システ
ムクロック又は該クロックの整数倍の周期のサブクロッ
クに同期して、並列に演算処理する複数の演算処理ユニ
ットを備えたデジタル信号処理装置において、前記各演
算処理ユニットを、入力データをサブクロックの１周期
分だけ保持するデータ保持部と、サブクロックをシステ
ムクロックの１周期分だけ遅延させる遅延回路部と、デ
ータ保持部に保持されているデータに対し、システムク
ロック又は遅延回路部に入力されるサブクロックに同期
して所定の演算処理を実行する演算処理部とからそれぞ
れ構成し、１段目のユニットの遅延回路部にはサブクロ
ックを入力し、２段目以降のユニットの遅延回路部には
前段のユニットの遅延回路部により遅延されたサブクロ
ックを入力するようにしたものである。That is, the present invention provides a digital signal processing device including a plurality of arithmetic processing units that perform arithmetic processing on digitized input data in parallel in synchronization with a system clock or a sub-clock having a period that is an integer multiple of the system clock. Each of the arithmetic processing units includes a data holding section that holds input data for one period of the sub-clock, a delay circuit section that delays the sub-clock for one period of the system clock, and data held in the data holding section. and an arithmetic processing section that executes predetermined arithmetic processing in synchronization with the system clock or a subclock input to the delay circuit section, and the subclock is input to the delay circuit section of the first stage unit. However, the sub-clock delayed by the delay circuit section of the previous stage unit is input to the delay circuit section of the second and subsequent units.

（作用） 本発明によれば、入力データはシステムクロックを分周
したサブクロックのタイミングでデータ保持部に保持さ
れる。保持されたデータは演算処理部において所定の演
算処理が行われ、出力データとして外部に出力される。(Operation) According to the present invention, input data is held in the data holding section at the timing of a sub-clock obtained by dividing the system clock. The held data undergoes predetermined arithmetic processing in the arithmetic processing section, and is output to the outside as output data.

また、サプクロックは遅延回路部によりシステムクロッ
クの１サイクル分遅延され、次のデータを保持するため
のクロックとして出力され、次段の処理ユニットに与え
られる。従って、１番目のデータは１段目の処理ユニッ
トで、２番目のデータは２段目の処理ユニットで、ｎ番
目のデータはｎ段目の処理ユニットで処理され、これ以
降のデータはｎ＋１番目が１段目、ｎ＋２番目のデータ
は２番目というように、再び各処理ユニットで処理され
ることになる。従って、データの並列処理が可能となり
、データ処理の高速化をはかることができる。そしてこ
の場合、演算処理ユニットに遅延回路部等の簡単な回路
を付加するだけで、入力データを記憶するメモリは不要
となり、装置構成の簡略化をはかることができる。Further, the sub clock is delayed by one cycle of the system clock by the delay circuit section, outputted as a clock for holding the next data, and given to the next stage processing unit. Therefore, the first data is processed by the first stage processing unit, the second data is processed by the second stage processing unit, the nth data is processed by the nth stage processing unit, and the subsequent data is processed by the n+1th stage processing unit. is processed in the first stage, n+2nd data is processed in the second stage, and so on. Therefore, parallel processing of data becomes possible, and data processing speed can be increased. In this case, simply adding a simple circuit such as a delay circuit to the arithmetic processing unit eliminates the need for a memory for storing input data, thereby simplifying the device configuration.

（実施例） 以下、本発明の詳細を図示の実施例によって説明する。(Example) Hereinafter, details of the present invention will be explained with reference to illustrated embodiments.

第１図は本発明の一実施例に係わるデジタル信号処理装
置の概略構成を示すブロック図である。図中１０はｍビ
ットデータバス２１から入力されたデータＡを、システ
ムクロックＣＫｓ及び該クロックＣＫｓを分周した第２
クロック（サブクロック）ＣＫｂ等に基づいてデータ処
理する演算処理ユニットである。このユニット１０は複
数個並列に配置され、入力データを並列処理するものと
なっている。FIG. 1 is a block diagram showing a schematic configuration of a digital signal processing device according to an embodiment of the present invention. In the figure, 10 indicates data A input from the m-bit data bus 21, a system clock CKs, and a second clock CKs obtained by dividing the frequency of the clock CKs.
This is an arithmetic processing unit that processes data based on a clock (subclock) CKb and the like. A plurality of units 10 are arranged in parallel to process input data in parallel.

１段目の演算処理ユニット１０は、入力側のｍビットラ
ッチ（データ保持部）１１．１ビットラッチ（遅延回路
部）１２，演算処理部１３，出力側のｍビットラッチ１
４及びセレクタ１５等からそれぞれ構成されている。ラ
ッチ１１はデータ入力バス２１から入力されたデータを
保持するもので、第２クロックＣＫｂに同期して動作す
る。ラッチ１２は第２クロック入力線２３から入力され
た第２クロックＣＫｂを遅延させるものであり、システ
ムクロックＣＫｓに同期して動作する。これにより、ラ
ッチ１２では、第２クロックＣＫｂがシステムクロック
ＣＫｓの１周期分だけ遅延される。そして、ラッチｌ２
で遅延された第２クロックＣＫｂは信号線２４に出力さ
れるものとなっている。The first-stage arithmetic processing unit 10 includes an m-bit latch (data holding section) 11 on the input side, a 1-bit latch (delay circuit section) 12, an arithmetic processing section 13, and an m-bit latch 1 on the output side.
4 and a selector 15, respectively. The latch 11 holds data input from the data input bus 21, and operates in synchronization with the second clock CKb. The latch 12 delays the second clock CKb input from the second clock input line 23, and operates in synchronization with the system clock CKs. As a result, in the latch 12, the second clock CKb is delayed by one cycle of the system clock CKs. And latch l2
The second clock CKb delayed by is output to the signal line 24.

セレクタ１５は、システムクロック入力線２２より入力
されたシステムクロックＣＫｓと第２クロックＣＫｂと
を選択するものである。演算処理部ｌ３は、ラッチｌ１
で保持されたデータを入力して所定の演算処理を実行す
るものであり、セレクタ１５で選択されたクロックに同
期して動作する。ラッチ１４は演算処理部１３で処理し
た出力データを保持するものであり、このラッチ１４も
セレクタ１５で選択されたクロックに同期して動作する
。そして、ラッチ１４で保持されてデータが出力データ
線２５に出力されるものとなっている。The selector 15 selects the system clock CKs input from the system clock input line 22 and the second clock CKb. The arithmetic processing unit l3 has a latch l1
It inputs the data held in and executes predetermined arithmetic processing, and operates in synchronization with the clock selected by the selector 15. The latch 14 holds the output data processed by the arithmetic processing section 13, and this latch 14 also operates in synchronization with the clock selected by the selector 15. The data is then held in the latch 14 and output to the output data line 25.

２段目以降の演算処理ユニットも１段目と喝様の構或で
あるが、１段目のユニットではラッチ１２に第２クロッ
ク入力線２３から第２クロックＣＫｂが入力されていた
のに対し、２段目以降のｄニットでは前段のユニットの
ラッチ１２により遅延された第２クロックＣＫｂが信号
線２４を介して入力されている。各部の動作は１段目と
全く同様である。なお、図中の一点鎖線で囲まれた各ユ
ニットは通常１つのＬＳＩチップで構成されている。ま
た、図には示さないが、第２クロックＣＫｂはシステム
クロックＣＫｓを分周器を通すことにより得られる。The arithmetic processing units in the second and subsequent stages also have the same structure as the first stage, but whereas in the first stage units the second clock CKb was input to the latch 12 from the second clock input line 23. , the second clock CKb delayed by the latch 12 of the previous stage unit is inputted via the signal line 24 to the d-nits in the second and subsequent stages. The operation of each part is exactly the same as in the first stage. Note that each unit surrounded by a dashed-dotted line in the figure is usually composed of one LSI chip. Although not shown in the figure, the second clock CKb is obtained by passing the system clock CKs through a frequency divider.

次に、上記装置の動作を第２図及び第３図を参照して説
明する。Next, the operation of the above device will be explained with reference to FIGS. 2 and 3.

いま、説明のために第２クロックＣＫｂはシステムクロ
ックＣＫｓを３分周したものとし、演算処理ユニットを
３個用いた装置とする。第２図は３つのユニット１０＋
　．１０２　．１０ｉを用いたデジタル信号処理装置の
ブロック図であり、１段目のユニットには下付の１を付
し、同様に２段目には２、３段目には３を付している。Now, for the sake of explanation, it is assumed that the second clock CKb is obtained by dividing the system clock CKs by three, and that the apparatus uses three arithmetic processing units. Figure 2 shows three units 10+
．． 102. 10i is a block diagram of a digital signal processing device using the 10i, the subscript 1 is given to the unit in the first stage, 2 is given to the second stage, and 3 is given to the third stage.

第３図はその動作の一例を示すタイミングチャートであ
る。FIG. 3 is a timing chart showing an example of the operation.

第３図において、（ａ）はデータ入力バス２１から入力
される入力データ列、（ｂ）はシステムクロックＣＫｓ
，（ｃ）はシステムクロックＣＫｓの３倍の周期を持つ
第２クロックＣＫｂである，いま、データ入力バス２１
にデータＡが入力されると、１段目のユニット１０，の
ラッチ１１，では第３図（ｃ）に示す第２クロックＣＫ
ｂに同期してデータが取り込まれ、一時的に保持される
。In FIG. 3, (a) is an input data string input from the data input bus 21, and (b) is a system clock CKs.
, (c) is the second clock CKb with a period three times that of the system clock CKs.Now, the data input bus 21
When data A is input to the latch 11 of the first stage unit 10, the second clock CK shown in FIG.
Data is captured in synchronization with b and is temporarily held.

この実施例の場合、クロックの立ち上がりでラッチｌｌ
＋が動作するとすると、このラッチ１１＋には第３図（
ｄ）に示す如くＡ。，Ａ３，Ａ６，・・・の順にデータ
が取り込まれることになる。In this embodiment, latch ll is latched at the rising edge of the clock.
If + is operated, this latch 11+ will have the condition shown in Figure 3 (
A as shown in d). , A3, A6, . . .

２段目のユニット１０２のラッチ１１２では第３図（Ｃ
）に示す第２クロックＣＫｂをシステムクロックＣＫｓ
の１周朗分遅延した同図（ｅ）に示すクロックＣＫｂ’
　に同期してデータが取り込まれ、一時的に保持される
。この実施例の場合、ラッチ１１２には第３図（ｆ）に
示す如＜ＡｌＡ，，Ａｔ，・・・の順にデータが取り込
まれることになる。同様に、３段目のユニットｌＯｉの
ラッチ１１３では第３図（ｅ）に示すクロックＣＫｂ″
をシス、テムクロックＣＫｓの１周期分遅延した同図（
ｇ）に示すクロックＣＫｂ”に同期してデータが取り込
まれ、一時的に保持される。この実施例の場合、ラッチ
１１３には第３図（ｈ）に示す如＜　Ａ２　，　Ａｓ　
，　Ａｓ　，・・・の順にデータが取り込まれることに
なる。The latch 112 of the second stage unit 102 is
) is the second clock CKb shown in the system clock CKs.
The clock CKb' shown in FIG.
Data is captured synchronously with and temporarily retained. In this embodiment, data is taken into the latch 112 in the order <AlA,, At, . . . as shown in FIG. 3(f). Similarly, the latch 113 of the third stage unit lOi receives the clock CKb'' shown in FIG. 3(e).
The same diagram (
Data is taken in in synchronization with the clock CKb" shown in FIG.
, As, . . .

このように各ユニットでは、実際の入力データの周期の
３倍の周期でデータが取り込まれ、その後に演算処理部
にて所定の演算処理が実行される。ここで、演算処理部
へのクロックはセレクタ１５により選択されるが、第２
クロックＣＫｂを選択した場合は演算処理部へはシステ
ムクａツクＣＫｓの３倍の周期を持った信号が入力され
ることになる。この場合、演算処理部の最高動作周波数
の３倍の周波数のデータを処理できることになり、演算
処理部の最高動作周波数が入力データの周期よりも遅い
ときに有効である。また、セレクタ１５においてシステ
ムクロックＣＫｓを選択した場合は、演算処理部へはシ
ステムクロックＣＫｓが入力されることになる。この場
合、演算処理部では１つのデータに対し複数クロックの
処理を行うことができ、複雑な処理を行うときに有効と
なる。In this way, each unit takes in data at a cycle three times the cycle of actual input data, and then the arithmetic processing section executes predetermined arithmetic processing. Here, the clock to the arithmetic processing unit is selected by the selector 15, but the second
When the clock CKb is selected, a signal having a cycle three times that of the system clock CKs is input to the arithmetic processing section. In this case, data with a frequency three times the maximum operating frequency of the arithmetic processing section can be processed, which is effective when the maximum operating frequency of the arithmetic processing section is slower than the cycle of input data. Furthermore, when the system clock CKs is selected by the selector 15, the system clock CKs is input to the arithmetic processing section. In this case, the arithmetic processing section can process multiple clocks for one data, which is effective when performing complex processing.

このように本実施例によれば、第４図に示す従来装置と
穴なり、入力データを記憶する高速メモリやその制御回
路等を必要とすることなく、演算処理ユニット１０に１
ビットラッチ１２を付加するのみの簡易な構成で、従来
装置と同様の高速のデータ処理を行うことができる。そ
して、演算処理ユニットを構成する入／出力ラッチ．ク
ロック遅延ラッチ及び演算処理部を１つのＬＳＩチップ
にすれば、外部回路は大幅に減少され、装置構成の簡略
化及び消費電力の低減をはかると共に、製造コストの大
幅な低減をはかることができる。In this way, according to the present embodiment, unlike the conventional device shown in FIG.
With a simple configuration that only requires the addition of a bit latch 12, high-speed data processing similar to that of conventional devices can be performed. and input/output latches that make up the arithmetic processing unit. By integrating the clock delay latch and the arithmetic processing section into one LSI chip, the number of external circuits can be significantly reduced, simplifying the device configuration and reducing power consumption, as well as significantly reducing manufacturing costs.

なお、本発明は上述した実施例に限定されるものではな
い。例えば、前記データ保持部はｍピットラッチに限る
ものではなく、入力データをサブクロツクの１周期分だ
け保持するものであればよい。また、遅延回路部は１ビ
ットラッチに限，るものではなく、サブクロックをシス
テムクロックの１周期分だけ遅延させるものであればよ
い。その他、本発明の要旨を逸脱しない範囲で、種々変
形して実施することができる。Note that the present invention is not limited to the embodiments described above. For example, the data holding section is not limited to an m-pit latch, but may be any device that holds input data for one cycle of the subclock. Further, the delay circuit section is not limited to a 1-bit latch, but may be any circuit that delays the sub-clock by one cycle of the system clock. In addition, various modifications can be made without departing from the gist of the present invention.

［発明の効果コ 以上詳述したように本発明によれば、演算処理ユニット
内に遅延回路部等の僅かな回路を付加するだけで、装置
構成の複雑化や製造コストの上昇を招くことなく、高速
なデータを処理することができるので、高速データを扱
う画像信号処理等に適したデジタル信号処理装置を実現
することができる。[Effects of the Invention] As described in detail above, according to the present invention, by simply adding a small amount of circuitry such as a delay circuit within the arithmetic processing unit, it is possible to achieve this without complicating the device configuration or increasing manufacturing costs. Since it is possible to process high-speed data, it is possible to realize a digital signal processing device suitable for image signal processing and the like that handles high-speed data.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例に係わるデジタル信号処理装
置の概略構成を示゜すブロック図、第２図は上記装置の
ユニット段数を３とした回路構戊を示すブロック図、第
３図は第２図の装置の動作を説明するためのタイミング
チャート、第４図は従来方式の一例を示すブロック図で
ある。 １０・・・演算処理ユニット、 １１・・・ｍビットラッチ、 １２・・・１ビットラッチ、 １３・・・演算処理部、 １４・・・ｍビットラッチ、 ｌ５・・・セレクタ、 ２１・・・データ入力バス、 ２２・・・システムクロック入力線、 ２３・・・第２クロック入力線、 ２４・・・信号線。FIG. 1 is a block diagram showing a schematic configuration of a digital signal processing device according to an embodiment of the present invention, FIG. 2 is a block diagram showing a circuit configuration in which the number of unit stages of the device is three, and FIG. 2 is a timing chart for explaining the operation of the apparatus shown in FIG. 2, and FIG. 4 is a block diagram showing an example of a conventional system. 10... Arithmetic processing unit, 11... m-bit latch, 12... 1-bit latch, 13... arithmetic processing unit, 14... m-bit latch, l5... selector, 21... Data input bus, 22... System clock input line, 23... Second clock input line, 24... Signal line.

Claims (1)

【特許請求の範囲】 デジタル化された入力データを、システムクロック又は
該クロックの整数倍の周期のサブクロックに同期して、
並列に演算処理する複数の演算処理ユニットを備えたデ
ジタル信号処理装置において、 前記各演算処理ユニットは、入力データをサブクロック
の１周期分だけ保持するデータ保持部と、サブクロック
をシステムクロックの１周期分だけ遅延させる遅延回路
部と、データ保持部に保持されているデータに対し、シ
ステムクロック又は遅延回路部に入力されるサブクロッ
クに同期して所定の演算処理を実行する演算処理部とか
らそれぞれ構成され、 １段目のユニットの遅延回路部にはサブクロックが入力
され、２段目以降のユニットの遅延回路部には前段のユ
ニットの遅延回路部により遅延されたサブクロックが入
力されることを特徴とするデジタル信号処理装置。[Claims] Synchronizing digitized input data with a system clock or a sub-clock with a period that is an integral multiple of the clock,
In a digital signal processing device equipped with a plurality of arithmetic processing units that perform arithmetic processing in parallel, each of the arithmetic processing units includes a data holding section that holds input data for one period of a subclock, and a data holding section that holds input data for one period of a subclock, and a data holding section that holds input data for one cycle of a subclock, A delay circuit unit that delays the data by a period, and an arithmetic processing unit that performs predetermined arithmetic processing on the data held in the data holding unit in synchronization with the system clock or a subclock input to the delay circuit unit. The sub-clock is input to the delay circuit section of the first-stage unit, and the sub-clock delayed by the delay circuit section of the previous-stage unit is input to the delay circuit section of the second-stage and subsequent units. A digital signal processing device characterized by: