JPH0671191B2 - Digital filter - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、ディジタルフィルタに関し、特にアナログ
信号を入力とするディジタルフィルタに関する。TECHNICAL FIELD The present invention relates to a digital filter, and more particularly to a digital filter that receives an analog signal as an input.

［従来の技術］ 第６図は従来のFIR（Finite Impulse Response）型デ
ィジタルフィルタの一構成例を示すブロック図である。
図において、入力端子１から入力されたアナログ信号
は、A/D変換器２によって２進数のディジタル信号に変
換される。A/D変換器２の出力はディジタルフィルタ３
に与えられる。このディジタルフィルタ３は遅延素子4a
〜4cと、乗算器5a〜5dと、加算器6a〜6cとで構成され、
ディジタル信号の積和演算を行なう。遅延素子4a〜4c
は、それぞれ入力を１サンプル期間遅延させるものであ
り、A/D変換器２の出力に対して従属接続されている。
乗算器5a,5b,5c,5dは、それぞれ、その一方入力にA/D変
換器２の出力，遅延素子4aの出力，遅延素子4bの出力，
遅延素子4cの出力を受け、また、その他方入力にディジ
タル信号A,B,C,Dを受ける。各乗算器5a〜5dは上記一方
入力と他方入力との乗算を行なうが、上記ディジタル信
号A,B,C,Dを変えることにより、ディジタルフィルタ３
のフィルタ特性を変化させることができる。加算器6a,6
b,6cは、それぞれ、その一方入力に乗算器5bの出力，乗
算器5cの出力，乗算器5dの出力を受け、また、その他方
入力に乗算器5aの出力，加算器6aの出力，加算器6bの出
力を受ける。各加算器6a〜6cは上記一方入力と他方入力
との加算を行ない、加算器6cの出力がディジタルフィル
タ３の出力として導出される。[Prior Art] FIG. 6 is a block diagram showing a configuration example of a conventional FIR (Finite Impulse Response) type digital filter.
In the figure, an analog signal input from an input terminal 1 is converted into a binary digital signal by an A / D converter 2. The output of the A / D converter 2 is the digital filter 3
Given to. This digital filter 3 has a delay element 4a.
~ 4c, multipliers 5a to 5d, and adders 6a to 6c,
Performs product-sum operation of digital signals. Delay element 4a-4c
Respectively delay the input for one sample period and are connected in cascade to the output of the A / D converter 2.
Each of the multipliers 5a, 5b, 5c, 5d has at its one input the output of the A / D converter 2, the output of the delay element 4a, the output of the delay element 4b,
It receives the output of the delay element 4c and also receives the digital signals A, B, C and D at its other inputs. Each of the multipliers 5a to 5d performs multiplication of the one input and the other input, but by changing the digital signals A, B, C and D, the digital filter 3
The filter characteristics of can be changed. Adder 6a, 6
b and 6c respectively receive the output of the multiplier 5b, the output of the multiplier 5c and the output of the multiplier 5d at one input, and the output of the multiplier 5a, the output of the adder 6a and the addition at the other input. Receives the output of device 6b. Each of the adders 6a to 6c adds the one input and the other input, and the output of the adder 6c is derived as the output of the digital filter 3.

第６図に示した例の場合、ディジタルフィルタ３の伝達
関数Ｈ（ｚ）は次式（１）のようになる。なお、次式
（１）中のＺ^−ｎはｎサンプル期間の遅延を表わしてい
る。In the case of the example shown in FIG. 6, the transfer function H (z) of the digital filter 3 is expressed by the following expression (1). In addition, Z ⁻ⁿ in the following equation (1) represents a delay of n sample periods.

Ｈ（ｚ）＝Ａ＋BZ^-1＋CZ^-2＋DZ^-3 …（１） 今、ディジタルフィルタ３の入力データ系列Ｘを Ｘ＝｛ｘ（０）,x（１）,x（２）,x（３）…｝ とすると、出力データ系列Ｙは Ｙ＝｛Ax（０）＋Bx（−１）＋Cx（−２）＋Dx（−
３）， Ax（１）＋Bx（０）＋Cx（−１）＋Dx（−２）， Ax（２）＋Bx（１）＋Cx（０）＋Dx（−３），
…｝ となる。その結果、入力データ系列Ｘと出力データ系列
ＹのＺ−変換を求めると、 と表わされ、伝達関数Ｈ（ｚ）に応じたディジタル出力
がえられる。H (z) = A + BZ ⁻¹ + CZ ⁻² + DZ ⁻³ (1) Now, the input data series X of the digital filter 3 is X = {x (0), x (1), x (2), x (3 ) ...}, the output data sequence Y is Y = {Ax (0) + Bx (-1) + Cx (-2) + Dx (-
3), Ax (1) + Bx (0) + Cx (-1) + Dx (-2), Ax (2) + Bx (1) + Cx (0) + Dx (-3),
…}. As a result, when the Z-transform of the input data series X and the output data series Y is obtained, And a digital output corresponding to the transfer function H (z) is obtained.

［発明が解決しようとする課題］ 従来のディジタルフィルタは以上のように構成されてい
るので、入力信号がアナログ信号である場合は、A/D変
換器２が必要となる。従来、このA/D変換器２はディジ
タルフィルタ３とは別チップ上に構成されており、その
ため装置が大型化するという問題点があった。また、乗
算器5a〜5dは２進数のディジタル信号同士を乗算するた
め、全加算器を用いて構成されるが、その結果、乗算器
において桁上げ遅延が発生し、ディジタルフィルタの動
作速度が遅くなるという問題点があった。このような問
題は、処理すべきディジタル信号のビット数が増大する
ほど顕著なものとなる。乗算速度を上げるため、乗算器
をパイプライン化することも考えられるが、このように
すると、装置の構成が複雑化し、大型化する。[Problems to be Solved by the Invention] Since the conventional digital filter is configured as described above, the A / D converter 2 is required when the input signal is an analog signal. Conventionally, the A / D converter 2 is constructed on a chip separate from the digital filter 3, which causes a problem that the device becomes large. Further, the multipliers 5a to 5d are configured by using a full adder in order to multiply the binary digital signals with each other, but as a result, a carry delay occurs in the multiplier and the operation speed of the digital filter is slow. There was a problem that Such a problem becomes more remarkable as the number of bits of the digital signal to be processed increases. It is conceivable to pipeline the multiplier in order to increase the multiplication speed, but this makes the configuration of the device complicated and increases in size.

この発明は、上記のような問題点を解消するためになさ
れたもので、小型でかつ高速処理の行なえるディジタル
フィルタを提供することを目的とする。The present invention has been made to solve the above problems, and an object thereof is to provide a small-sized digital filter capable of high-speed processing.

［課題を解決するための手段］ この発明に係るディジタルフィルタは、アナログ信号を
一定周期ごとにサンプリングし連続する論理「１」また
は「０」の数が当該アナログ信号の振幅の大きさにアナ
ログ的に対応して変化する複数ビットの２値信号を出力
する２値信号出力手段と、フィルタ特性設定用のディジ
タル信号を入力するためのディジタル信号入力手段と、
このディジタル信号に関連して複数種類のゲート信号を
発生するゲート信号発生手段と、ゲート信号によって制
御される複数個のゲート手段を有しかつこのゲート手段
の制御により２値信号出力手段の出力をエンコードする
機能が変化するように構成されており、結果として当該
２値信号出力手段の出力値とディジタル信号とを乗算し
たものを２進数のディジタル信号の形態で出力する複数
組のエンコード手段と、各エンコード手段の出力に関連
して配置された遅延要素と加算要素とを有し各エンコー
ド手段の出力に対して所定の演算を施す演算手段とを備
えるようにしたものである。[Means for Solving the Problems] In the digital filter according to the present invention, an analog signal is sampled at regular intervals and the number of consecutive logic "1" or "0" is analog to the magnitude of the amplitude of the analog signal. A binary signal output means for outputting a binary signal of a plurality of bits which changes corresponding to the above, and a digital signal input means for inputting a digital signal for setting a filter characteristic,
It has a gate signal generating means for generating a plurality of kinds of gate signals in relation to the digital signal, and a plurality of gate means controlled by the gate signals, and the output of the binary signal output means is controlled by the gate means. A plurality of sets of encoding means configured to change the encoding function and, as a result, output a product of the output value of the binary signal output means and the digital signal in the form of a binary digital signal; An arithmetic means having delay elements and addition elements arranged in relation to the output of each encoding means and for performing a predetermined arithmetic operation on the output of each encoding means is provided.

［作用］ この発明においては、A/D変換と乗算処理とをエンコー
ド手段において同時に行なうことにより、フィルタ演算
の高速化を図っている。[Operation] In the present invention, the A / D conversion and the multiplication process are simultaneously performed in the encoding means to speed up the filter operation.

［実施例］ 第１図はこの発明の一実施例を示す概略ブロック図であ
る。図において、このディジタルフィルタ７は、概略的
にはA/D変換部71と、フィルタ部72とから構成される。
これらA/D変換部71およびフィルタ部72は、好ましく
は、同一チップ上に形成される。A/D変換部71はアナロ
グ信号を２進数のディジタル信号に変換するA/D変換機
能に加えて、乗算機能を有する。フィルタ部72はディジ
タルフィルタで要求される遅延と積和演算のうち、遅延
と和算の部分を受け持つ。[Embodiment] FIG. 1 is a schematic block diagram showing an embodiment of the present invention. In the figure, this digital filter 7 is roughly composed of an A / D conversion unit 71 and a filter unit 72.
The A / D conversion unit 71 and the filter unit 72 are preferably formed on the same chip. The A / D converter 71 has a multiplication function in addition to an A / D conversion function of converting an analog signal into a binary digital signal. The filter unit 72 takes charge of the delay and the sum operation part of the delay and the product sum operation required by the digital filter.

まず、A/D変換部71の構成について説明する。入力端子
１に入力されたアナログ信号は、比較器8a〜8cの各一方
入力端に与えられる。基準電圧入力端子９には、所定の
基準電圧が印加される。この基準電圧入力端子９と接地
との間には、分圧抵抗10a〜10dが直列に介挿され、レベ
ルの異なる複数種類の基準電圧を作り出している。した
がって、これら基準電圧入力端子９と分圧抵抗10a〜10d
とによって基準電圧発生手段が形成されている。分圧抵
抗10aと10bとの接続点は、比較器8aの他方入力端に接続
される。分圧抵抗10bと10cとの接続点は、比較器8bの他
方入力端に接続される。分圧抵抗10cと10dとの接続点
は、比較器8cの他方入力端に接続される。比較器8a〜8c
の出力は、信号変換部11a〜11dの各エンコーダ12に並列
態様で与えられる。信号変換部11a〜11dは、それぞれエ
ンコーダ12とゲート信号作成回路13とで構成され、比較
器8a〜8cの出力値と入力端子14に与えられるディジタル
信号との乗算結果を２進数のディジタル信号の形態で出
力する。各信号変換部11a〜11dの出力は、それぞれ出力
端子15を介してフィルタ部72に与えられる。First, the configuration of the A / D conversion unit 71 will be described. The analog signal input to the input terminal 1 is applied to one input terminal of each of the comparators 8a to 8c. A predetermined reference voltage is applied to the reference voltage input terminal 9. The voltage dividing resistors 10a to 10d are serially inserted between the reference voltage input terminal 9 and the ground to generate a plurality of types of reference voltages having different levels. Therefore, the reference voltage input terminal 9 and the voltage dividing resistors 10a to 10d
The reference voltage generating means is formed by and. The connection point between the voltage dividing resistors 10a and 10b is connected to the other input end of the comparator 8a. The connection point between the voltage dividing resistors 10b and 10c is connected to the other input terminal of the comparator 8b. The connection point between the voltage dividing resistors 10c and 10d is connected to the other input terminal of the comparator 8c. Comparator 8a-8c
The output of is given to each encoder 12 of the signal conversion units 11a to 11d in a parallel manner. Each of the signal conversion units 11a to 11d is composed of an encoder 12 and a gate signal generation circuit 13, and the multiplication result of the output values of the comparators 8a to 8c and the digital signal given to the input terminal 14 is converted into a binary digital signal. Output in the form. The outputs of the signal conversion units 11a to 11d are given to the filter unit 72 via the output terminals 15, respectively.

第２図は、第１図に示される信号変換部11a〜11dの構成
の一例を示す回路図である。なお、信号変換部11a〜11d
の構成は、いずれも同じであるので、第２図では１つの
信号変換部の構成についてのみ示している。図におい
て、エンコーダ12は、複数個のトランスファゲートと論
理ゲートによって構成される。第２図の例では、７個の
トランスファゲート121と、２入力ORゲート122と、３入
力ORゲート123と、２入力ANDゲート124とから構成され
ている。エンコーダ12は、これらゲート回路によって比
較器8a〜8cの出力をエンコードし、４ビットのディジタ
ル信号を出力端子15a〜15dに出力する。なお、第１図で
は図面の簡素化のため、各信号変換部11a〜11dについて
１つの出力端子15を示しているが、それぞれの出力端子
15は第２図に示すごとく、４つの出力端子15a〜15dを含
んでいる。ゲート信号作成回路13は、入力端子14に与え
られる２ビットのディジタル信号R0,R1に基づいて、複
数種類のゲート信号（この実施例では、R0・R1,▲
▼・R1,R1,R0,R0・▲▼＋R1・▲▼の５種類）
を発生する。そのために、このゲート信号作成回路13に
は、いくつかの論理回路が設けられている。このような
ゲート信号作成回路としては、通常の論理回路の他、PL
A（プログラマブル・ロジック・アレイ）で構成されて
もよい。ゲート信号作成回路13で発生されたゲート信号
は、エンコーダ12の各トランスファゲート121に与えら
れ、そのオン・オフを制御する。これによって、エンコ
ーダ12におけるエンコード機能が実質的に制御される。
第１図に示すごとく、各信号変換部11a〜11dのゲート信
号作成回路13には、それぞれ前記２ビットのディジタル
信号R0,R1として、Ａ〜Ｄが与えられる。これらディジ
タル信号Ａ〜Ｄは、第６図におけるディジタル信号Ａ〜
Ｄと同じくフィルタ特性設定用のディジタル信号であ
る。なお、ディジタル信号Ａ〜Ｄは固定的であっても、
可変であってもよい。可変の場合は、ディジタルフィル
タがそのフィルタ特性を任意に変化し得る可変型のディ
ジタルフィルタとして構成される。FIG. 2 is a circuit diagram showing an example of the configuration of the signal conversion units 11a to 11d shown in FIG. The signal converters 11a to 11d
Since all the configurations are the same, only the configuration of one signal conversion unit is shown in FIG. In the figure, the encoder 12 is composed of a plurality of transfer gates and logic gates. In the example of FIG. 2, it is composed of seven transfer gates 121, a two-input OR gate 122, a three-input OR gate 123, and a two-input AND gate 124. The encoder 12 encodes the outputs of the comparators 8a to 8c by these gate circuits and outputs a 4-bit digital signal to the output terminals 15a to 15d. In FIG. 1, one output terminal 15 is shown for each of the signal conversion units 11a to 11d for simplification of the drawing.
Reference numeral 15 includes four output terminals 15a to 15d as shown in FIG. The gate signal generation circuit 13 uses a plurality of types of gate signals (in this embodiment, R0.R1, ▲) based on the 2-bit digital signals R0 and R1 provided to the input terminal 14.
▼ ・ R1, R1, R0, R0 ・ ▲ ▼ ＋ R1 ・ ▲ ▼ 5 types)
To occur. Therefore, the gate signal generating circuit 13 is provided with some logic circuits. As such a gate signal generation circuit, in addition to ordinary logic circuits, PL
It may be configured by A (programmable logic array). The gate signal generated by the gate signal generation circuit 13 is given to each transfer gate 121 of the encoder 12 to control its on / off. This substantially controls the encoding function of the encoder 12.
As shown in FIG. 1, the gate signal generating circuit 13 of each of the signal converters 11a to 11d is supplied with A to D as the 2-bit digital signals R0 and R1. These digital signals A to D are digital signals A to D in FIG.
Like D, it is a digital signal for setting filter characteristics. Even if the digital signals A to D are fixed,
It may be variable. When variable, the digital filter is configured as a variable digital filter whose filter characteristic can be changed arbitrarily.

次に、第１図におけるフィルタ部72の構成について説明
する。信号変換部11a〜11cの各出力端子15は、それぞ
れ、加算器17a〜17cの各一方入力端に接続される。ま
た、信号変換部11dの出力端子15は遅延素子16cを介して
加算器17cの他方入力端に接続される。加算器17cの出力
は遅延素子16bを介して加算器17bの他方入力端に与えら
れる。加算器17bの出力は遅延素子16aを介して加算器17
aの他方入力端に与えられる。そして、加算器17aの出力
がディジタルフィルタの出力として導出される。なお、
各遅延素子16a〜16cは、入力を１サンプル期間遅延する
ものである。Next, the configuration of the filter unit 72 in FIG. 1 will be described. The output terminals 15 of the signal converters 11a to 11c are connected to the respective one input ends of the adders 17a to 17c, respectively. The output terminal 15 of the signal conversion unit 11d is connected to the other input end of the adder 17c via the delay element 16c. The output of the adder 17c is given to the other input end of the adder 17b via the delay element 16b. The output of the adder 17b is added to the adder 17b via the delay element 16a.
It is given to the other input terminal of a. Then, the output of the adder 17a is derived as the output of the digital filter. In addition,
Each of the delay elements 16a to 16c delays the input by one sample period.

次に、上記実施例の動作を説明する。Next, the operation of the above embodiment will be described.

まず、A/D変換部71の動作を説明する。入力端子１に入
力されたアナログ信号は、比較器8a〜8cによって、たと
えば３ビットの２値信号に変換される。すなわち、比較
器8a〜8cは、分圧抵抗10a〜10dの各接続点から与えられ
るレベルの異なる基準電圧と、上記アナログ信号のレベ
ルと比較し、アナログ信号の方が大きい場合はハイレベ
ル＝１の出力を導出し、逆に基準電圧の方が大きい場合
はローレベル＝０の出力を導出する。なお、各比較器8a
〜8cは、図示しないクロックパルスに同期してそれぞれ
の出力をサンプルホールドする機能も有している。した
がって、各比較器8a〜8cは、このクロックパルスによっ
て規定される周期ごとにアナログ信号をサンプリングし
て上記２値信号を出力することになる。ここで、注意す
べきことは、比較器8a〜8cの出力は、２進数で符号化さ
れたディジタル信号ではないことである。すなわち、比
較器8a〜8cの出力は、アナログ信号の振幅の大きさをア
ナログ的に表わすものにすぎない。換言すると、比較器
8a〜8cの出力は、アナログ信号の振幅の大きさに応じ
て、１と０との境目の位置が変化するような信号であ
る。このような２値信号を２進数のディジタル信号に変
換する処理は、所定の乗算処理とともに、各信号変換部
11a〜11dで行なわれる。First, the operation of the A / D converter 71 will be described. The analog signal input to the input terminal 1 is converted into, for example, a 3-bit binary signal by the comparators 8a to 8c. That is, the comparators 8a to 8c compare the reference voltages of different levels given from the connection points of the voltage dividing resistors 10a to 10d with the level of the analog signal, and when the analog signal is larger, the high level = 1. Is derived, and conversely, when the reference voltage is larger, the output of low level = 0 is derived. In addition, each comparator 8a
8c also has a function of sampling and holding each output in synchronization with a clock pulse (not shown). Therefore, each of the comparators 8a to 8c samples the analog signal for each cycle defined by the clock pulse and outputs the binary signal. Here, it should be noted that the outputs of the comparators 8a to 8c are not digital signals encoded in binary numbers. That is, the outputs of the comparators 8a to 8c merely represent the magnitude of the amplitude of the analog signal in an analog manner. In other words, the comparator
The outputs of 8a to 8c are signals such that the position of the boundary between 1 and 0 changes according to the amplitude of the analog signal. The process of converting such a binary signal into a binary digital signal is performed by a predetermined multiplication process as well as each signal conversion unit.
It will be held at 11a-11d.

ここで、各信号変換部11a〜11dの動作を第３図を参照し
て説明する。今、第３図に示すように、比較器8a,8b,8c
の出力を0,1,1とし、入力端子14に与えられる２ビット
のディジタル入力がR0＝R1＝１の場合について説明す
る。この状態では、比較器8a〜8cの出力は、下位２ビッ
トまでが１であるため、“2"を表わしている。一方、デ
ィジタル入力は２進数で符号化されているため、“3"を
示している。このディジタル入力（R0,R1）に対し、ゲ
ート信号作成回路13は、R0・R1,▲▼・R1,R1,R0,R0
・▲▼＋R1・▲▼の５種類のゲート信号を発生
する。これらゲート信号は、エンコーダ12内のトランス
ファゲート121のオン・オフを制御し、それによってエ
ンコーダ12のエンコード機能を実質的に制御している。
その結果、エンコーダ12は、第３図に示した例の場合、
出力端子15a〜15dに、比較器8a〜8cの出力値＝２とディ
ジタル入力＝３との乗算結果である“6"を２進数のディ
ジタル信号の形態で出力する。このように、A/D変換部7
1は、通常のA/D変換機能に加えて、乗算機能も有してい
る。Here, the operation of each of the signal converters 11a to 11d will be described with reference to FIG. Now, as shown in FIG. 3, comparators 8a, 8b, 8c
The output will be 0, 1, 1 and the 2-bit digital input applied to the input terminal 14 is R0 = R1 = 1. In this state, the outputs of the comparators 8a to 8c represent "2" because the lower 2 bits are "1". On the other hand, since the digital input is encoded in binary number, "3" is shown. For this digital input (R0, R1), the gate signal creation circuit 13 uses R0 ・ R1, ▲ ▼ ・ R1, R1, R0, R0
・ 5 types of gate signals of ▲ ▼ ＋ R1 ・ ▲ ▼ are generated. These gate signals control the on / off of the transfer gate 121 in the encoder 12, and thereby substantially control the encoding function of the encoder 12.
As a result, in the case of the example shown in FIG.
"6", which is the multiplication result of the output value = 2 of the comparators 8a-8c and the digital input = 3, is output to the output terminals 15a-15d in the form of a binary digital signal. In this way, the A / D converter 7
1 has a multiplication function in addition to the normal A / D conversion function.

ところで、各エンコーダ12は複数個のゲート回路によっ
て構成され、それぞれのゲート処理の組合わせによって
エンコード機能すなわちA/D変換機能および乗算機能を
達成している。このことは、第６図に示す乗算器5a〜5d
が複数個の全加算器によって演算処理を行なうことによ
り乗算機能を達成しているのと大きく異なっている。周
知のごとく、ゲート回路におけるスイッチング動作は、
極めて高速に行なわれる。したがって、エンコーダ12に
おけるエンコード処理は極めて高速に行なわれる。ま
た、第６図の乗算器5a〜5dで発生するような桁上げ遅延
は全く発生しない。さらに、エンコーダ12は処理すべき
２値信号のビット数が増えてもその処理速度には何ら影
響を生じない。さらに、エンコーダ12は従来別々に行な
われていたA/D変換処理と乗算処理とを同時に行なうこ
とができる。以上のことから、本実施例においては、A/
D変換動作と乗算動作とを高速に行なうことができるの
で、従来のディジタルフィルタに比べて動作速度を大幅
に向上することができる。By the way, each encoder 12 is composed of a plurality of gate circuits, and achieves an encoding function, that is, an A / D conversion function and a multiplication function by a combination of respective gate processes. This means that the multipliers 5a to 5d shown in FIG.
Is significantly different from the one in which the multiplication function is achieved by performing arithmetic processing by a plurality of full adders. As is well known, the switching operation in the gate circuit is
Very fast. Therefore, the encoding process in the encoder 12 is performed at an extremely high speed. Further, no carry delay occurs, which occurs in the multipliers 5a to 5d shown in FIG. Further, the encoder 12 does not affect the processing speed even if the number of bits of the binary signal to be processed increases. Further, the encoder 12 can simultaneously perform the A / D conversion processing and the multiplication processing, which are conventionally performed separately. From the above, in this example, A /
Since the D conversion operation and the multiplication operation can be performed at high speed, the operation speed can be significantly improved as compared with the conventional digital filter.

また、上記実施例では、A/D変換部71とフィルタ部72と
を同一チップ上に形成でき、装置の小型化を図ることが
できる。さらに、第１図に示すごとく、フィルタ部72で
は遅延素子と加算器を規則的に配列することが可能であ
り、その結果高集積化を図ることができる。Further, in the above-described embodiment, the A / D conversion unit 71 and the filter unit 72 can be formed on the same chip, and the size of the device can be reduced. Further, as shown in FIG. 1, in the filter section 72, delay elements and adders can be regularly arranged, and as a result, high integration can be achieved.

次に、上記実施例におけるディジタルフィルタが実際に
フィルタとして機能することを示しておく。第１図に示
した実施例の場合、ディジタルフィルタ７の伝達関数Ｈ
（ｚ）は、次式（２）のようになる。なお、次式（２）
中のＺ^−ｎはｎサンプル期間の遅延を表わしている。Next, it will be shown that the digital filter in the above embodiment actually functions as a filter. In the case of the embodiment shown in FIG. 1, the transfer function H of the digital filter 7
(Z) is expressed by the following equation (2). In addition, the following equation (2)
Z- ⁿ therein represents a delay of n sample periods.

Ｈ（ｚ）＝Ａ＋BZ^-1＋CZ^-2＋DZ^-3 …（２） 今、比較器8a〜8cの出力データ系列Ｗを Ｗ＝｛Ｗ（０）,W（１）,W（２）,W（３）…｝ とすると、エンコーダ12は、前述のごとく比較器8a〜8c
の出力をゲート信号作成回路13からのゲート信号に応じ
てエンコードし、比較器8a〜8cの出力値と入力端子14に
与えられるディジタル信号との乗算結果を２進数のディ
ジタル信号の形態で出力する。その結果、各エンコーダ
12の出力端子15a〜15dには、次のような出力データ系列
が得られる。H (z) = A + BZ ⁻¹ + CZ ⁻² + DZ ⁻³ (2) Now, the output data series W of the comparators 8a to 8c is W = {W (0), W (1), W (2), W (3) ...}, the encoder 12 operates as described above in the comparators 8a to 8c.
Is encoded according to the gate signal from the gate signal generating circuit 13 and the multiplication result of the output values of the comparators 8a to 8c and the digital signal given to the input terminal 14 is output in the form of a binary digital signal. . As a result, each encoder
The following output data series are obtained at the twelve output terminals 15a to 15d.

15a＝｛AW（０）,AW（１）,AW（２）,AW（３）…｝ 15b＝｛BW（０）,BW（１）,BW（２）,BW（３）…｝ 15c＝｛CW（０）,CW（１）,CW（２）,CW（３）…｝ 15d＝｛DW（０）,DW（１）,DW（２）,DW（３）…｝ 次に、加算器17cの出力データ系列は 17c＝｛CW（０）＋DW（−１）,CW（１）＋DW（０）， CW（２）＋DW（１）…｝ となり、常に１サンプル期間遅れたサンプル値との加算
を行なう。同様に、加算器17bの出力データ系列は 17b＝｛BW（０）＋CW（−１）＋DW（２）， BW（１）＋CW（０）＋DW（−１）…｝ となり、ディジタルフィルタ７の出力データ系列Ｙは Ｙ＝17a ＝｛AW（０）＋BW（−１）＋CW（−２）＋DW（−
３）， AW（１）＋BW（０）＋CW（−１）＋DW（−２）， AW（２）＋BW（１）＋CW（０）＋DW（−１）…｝ となる。その結果、入力データ系列Ｗと出力データ系列
ＹのＺ−変換は、 と表わされ、伝達関数Ｈ（ｚ）に応じたディジタル出力
が得られる。15a = {AW (0), AW (1), AW (2), AW (3) ...} 15b = {BW (0), BW (1), BW (2), BW (3) ...} 15c = {CW (0), CW (1), CW (2), CW (3) ...} 15d = {DW (0), DW (1), DW (2), DW (3) ...} Next, addition The output data sequence of the device 17c is 17c = {CW (0) + DW (-1), CW (1) + DW (0), CW (2) + DW (1) ...}, which is always a sample value delayed by one sample period. Is added. Similarly, the output data sequence of the adder 17b becomes 17b = {BW (0) + CW (-1) + DW (2), BW (1) + CW (0) + DW (-1) ...}, and the output of the digital filter 7 The data series Y is Y = 17a = {AW (0) + BW (-1) + CW (-2) + DW (-
3), AW (1) + BW (0) + CW (-1) + DW (-2), AW (2) + BW (1) + CW (0) + DW (-1) ...}. As a result, the Z-transform of the input data series W and the output data series Y is And a digital output corresponding to the transfer function H (z) is obtained.

なお、上記実施例では、エンコーダ12の入力が３ビット
で出力が４ビットの場合について説明したが、これらビ
ット数の拡張は任意に行なえる。In the above embodiment, the case where the input of the encoder 12 is 3 bits and the output is 4 bits has been described, but the number of bits can be extended arbitrarily.

また、エンコーダ12の回路構成についても、第２図に示
すものは単なる一例にすぎず、前述のような所定のエン
コード機能を満足するものであれば、他の回路説明を採
用してもよい。Also, regarding the circuit configuration of the encoder 12, the one shown in FIG. 2 is merely an example, and other circuit description may be adopted as long as it satisfies the predetermined encoding function as described above.

さらに、ゲート信号作成回路13で発生するゲート信号
も、第２図に示すものは単なる一例にすぎず、エンコー
ダ12の回路構成の変更により、これらゲート信号の内容
や数も異なることはもちろんである。Further, the gate signals generated by the gate signal generating circuit 13 are only examples shown in FIG. 2, and the contents and number of these gate signals may be changed by changing the circuit configuration of the encoder 12. .

第４図はこの発明の他の実施例の構成を示すブロック図
である。なお、第４図の実施例は、以下の点を除いて第
１図に示す実施例と同様であり相当する部分には同一の
参照番号を付しその説明を省略する。第４図の実施例の
特徴は、ゲート信号作成回路13が各信号変換部11a〜11d
に対して共通的に１個だけ設けられていることである。
このゲート信号作成回路13は、入力端子14から順次入力
されるディジタル信号Ａ〜Ｄに基づいて、順次ゲート信
号を作成しそれをシリアルに出力する。各信号変換部11
a〜11dにはたとえばシフトレジスタで構成されたデータ
保持部18が設けられており、これら各データ保持部は直
列に接続されてゲート信号作成回路13からのゲート信号
を受ける。したがって、ゲート信号作成回路13からシリ
アルに出力されるゲート信号は各データ保持部18を順次
シフトされていき、ゲート信号作成回路13がディジタル
信号Ｄに対応するゲート信号を出力し終えた時点で各デ
ータ保持部18に所定のゲート信号が記憶保持される。こ
れによって、第１図に示す実施例と同様のディジタルフ
ィルタ機能が実現できる。上記第４図の実施例では、ゲ
ート信号作成回路13が各信号変換部11a〜11dに対して共
通的に１個だけ設けられているため、第１図に示す実施
例に比べて、回路構成が簡素化できるという利点があ
る。FIG. 4 is a block diagram showing the configuration of another embodiment of the present invention. The embodiment shown in FIG. 4 is the same as the embodiment shown in FIG. 1 except for the following points. Corresponding parts are designated by the same reference numerals and the description thereof will be omitted. The feature of the embodiment shown in FIG. 4 is that the gate signal generation circuit 13 includes the signal conversion units 11a to 11d.
That is, only one is provided in common.
The gate signal generating circuit 13 sequentially generates gate signals based on the digital signals A to D sequentially input from the input terminal 14 and serially outputs the gate signals. Each signal converter 11
Each of a to 11d is provided with a data holding unit 18 formed of, for example, a shift register, and each of the data holding units is connected in series and receives a gate signal from the gate signal generating circuit 13. Therefore, the gate signal serially output from the gate signal generating circuit 13 is sequentially shifted in each data holding unit 18, and when the gate signal generating circuit 13 finishes outputting the gate signal corresponding to the digital signal D. The data holding unit 18 stores and holds a predetermined gate signal. As a result, a digital filter function similar to that of the embodiment shown in FIG. 1 can be realized. In the embodiment of FIG. 4 described above, since only one gate signal generating circuit 13 is commonly provided for each of the signal converters 11a to 11d, the circuit configuration is different from that of the embodiment shown in FIG. Has the advantage that it can be simplified.

第５図はこの発明のさらに他の実施例の構成を示すブロ
ック図である。なお、この実施例は以下の点を除いて第
４図に示す実施例と同様の構成であり、相当する部分に
は同一の参照番号を付しその説明を省略する。この実施
例では、第４図に示すゲート信号作成回路13に代えて、
たとえばROMによって構成されるゲート信号記憶用メモ
リ20が設けられている。このゲート信号記憶用メモリ20
は、入力端子14から入力されるディジタル信号のすべて
の組合わせに対応するように複数組のゲート信号が予め
記憶されている。入力端子14から入力されるディジタル
信号は、ゲート信号記憶用メモリ20のアドレス信号とし
て作用する。したがって、入力端子14からディジタル信
号が順次入力されると、ゲート信号記憶用メモリ20から
は対応のエリアの記憶内容がシリアルに読出されてデー
タ保持部18に与えられる。したがって、この実施例で
は、第１図および第４図で用いるようなゲート信号作成
回路が不要であり、さらにその回路構成を簡素化するこ
とができる。FIG. 5 is a block diagram showing the configuration of still another embodiment of the present invention. This embodiment has the same structure as the embodiment shown in FIG. 4 except for the following points. Corresponding parts are designated by the same reference numerals and the description thereof will be omitted. In this embodiment, instead of the gate signal generating circuit 13 shown in FIG.
For example, a gate signal storage memory 20 including a ROM is provided. This gate signal storage memory 20
Stores a plurality of sets of gate signals in advance so as to correspond to all combinations of digital signals input from the input terminal 14. The digital signal input from the input terminal 14 acts as an address signal of the gate signal storage memory 20. Therefore, when digital signals are sequentially input from the input terminal 14, the storage contents of the corresponding area are serially read from the gate signal storage memory 20 and given to the data holding unit 18. Therefore, in this embodiment, the gate signal generating circuit used in FIGS. 1 and 4 is unnecessary, and the circuit configuration can be further simplified.

［発明の効果］ 以上のように、この発明によれば、アナログ信号からデ
ィジタル信号への変換と乗算処理とが同時に行なえ、し
かも演算処理によらずエンコード処理によってそれが達
成できるので、従来のディジタルフィルタに比べて乗算
処理が高速に行なえ、その結果ディジタルフィルタの動
作速度を飛躍的に向上することができる。As described above, according to the present invention, the conversion from the analog signal to the digital signal and the multiplication process can be performed at the same time, and the encoding process can be achieved regardless of the calculation process. The multiplication process can be performed at a higher speed than that of the filter, and as a result, the operating speed of the digital filter can be dramatically improved.

【図面の簡単な説明】[Brief description of drawings]

第１図はこの発明の一実施例を示す概略ブロック図であ
る。 第２図は第１図におけるA/D変換部71の詳細を示す回路
図である。 第３図は第２図に示す回路の動作を説明するための各回
路の出力結果を示す図である。 第４図はこの発明の他の実施例の構成を示す概略ブロッ
ク図である。 第５図はこの発明のさらに他の実施例の構成を示す概略
ブロック図である。 第６図は従来のFIR型ディジタルフィルタの一例を示す
ブロック図である。 図において、１はアナログ信号の入力端子、７はディジ
タルフィルタ、71はA/D変換部、72はフィルタ部、8a〜8
cは比較器、９は基準電圧入力端子、10a〜10dは分圧抵
抗、11a〜11dは信号変換部、12はエンコーダ、13はゲー
ト信号作成回路、14はディジタル信号の入力端子、16a
〜16cは遅延素子、17a〜17cは加算器、20はゲート信号
記憶用メモリ、121はトランスファゲート、122は２入力
ORゲート、123は３入力ORゲート、124は２入力ANDゲー
トを示す。FIG. 1 is a schematic block diagram showing an embodiment of the present invention. FIG. 2 is a circuit diagram showing details of the A / D converter 71 in FIG. FIG. 3 is a diagram showing the output result of each circuit for explaining the operation of the circuit shown in FIG. FIG. 4 is a schematic block diagram showing the structure of another embodiment of the present invention. FIG. 5 is a schematic block diagram showing the configuration of still another embodiment of the present invention. FIG. 6 is a block diagram showing an example of a conventional FIR type digital filter. In the figure, 1 is an input terminal of an analog signal, 7 is a digital filter, 71 is an A / D converter, 72 is a filter, and 8a to 8a.
c is a comparator, 9 is a reference voltage input terminal, 10a to 10d are voltage dividing resistors, 11a to 11d are signal conversion units, 12 is an encoder, 13 is a gate signal generation circuit, 14 is a digital signal input terminal, 16a
~ 16c is a delay element, 17a ~ 17c is an adder, 20 is a gate signal storage memory, 121 is a transfer gate, 122 is 2 inputs
An OR gate, 123 is a 3-input OR gate, and 124 is a 2-input AND gate.

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】アナログ信号を入力とするディジタルフィ
ルタであって、 前記アナログ信号を一定周期ごとにサンプリングし、連
続する論理「１」または「０」の数が当該アナログ信号
の振幅の大きさにアナログ的に対応して変化する複数ビ
ットの２値信号を出力する２値信号出力手段、 フィルタ特性設定用のディジタル信号を入力するための
ディジタル信号入力手段、 前記ディジタル信号に関連して、複数種類のゲート信号
を発生するゲート信号発生手段、 前記ゲート信号によって制御される複数個のゲート手段
を有し、かつこのゲート手段の制御により前記２値信号
出力手段の出力をエンコードする機能が変化するように
構成されており、結果として当該２値信号出力手段の出
力値と前記ディジタル信号とを乗算したものを２進数の
ディジタル信号の形態で出力する複数組のエンコード手
段、および 前記各エンコード手段の出力に関連して配置された遅延
要素と加算要素とを有し、各エンコード手段の出力に対
して所定の演算を施す演算手段を備える、ディジタルフ
ィルタ。1. A digital filter having an analog signal as an input, wherein the analog signal is sampled at regular intervals, and the number of consecutive logic "1" or "0" is the magnitude of the amplitude of the analog signal. Binary signal output means for outputting a binary signal of a plurality of bits that change correspondingly in an analog manner, digital signal input means for inputting a digital signal for setting filter characteristics, and a plurality of types relating to the digital signal. A gate signal generating means for generating a gate signal, a plurality of gate means controlled by the gate signal, and the function of encoding the output of the binary signal output means is changed by the control of the gate means. As a result, the product of the output value of the binary signal output means and the digital signal is multiplied by a binary digit. A plurality of sets of encoding means for outputting in the form of digital signals, and a delay element and an addition element arranged in association with the output of each of the encoding means are provided, and a predetermined operation is performed on the output of each of the encoding means. A digital filter having a calculation means.