JPH0669766A - Arbitrary pulse string output circuit - Google Patents

Abstract

PURPOSE:To realize data communication by a high baud rate without using the element of a high speed response in data communication by a digital signal. CONSTITUTION:Data (b) is outputted from a memory part 2 by an instruction from a control part 1. The data (b) is set in one of two shift registers 7. A reference clock is inputted to the shift register where data (b) is not set, and serial data is outputted. The arbitrary pulse string is outputted at high speed without using the element of the high speed response by permitting the two shift registers to alternately set and output data.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、任意パルス列出力回路
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an arbitrary pulse train output circuit.

【０００２】[0002]

【従来の技術】従来の任意パルス列出力回路は、データ
出力要求信号，出力制御信号を出力し、回路全体を制御
する制御部と、データ出力要求信号を入力し１ビットデ
ータを出力するメモリ部と、１ビットデータと出力制御
信号を入力し、パルス列を出力する出力部とを含んで構
成される。次に従来の任意パルス列出力回路について図
面を参照して詳細に説明する。2. Description of the Related Art A conventional arbitrary pulse train output circuit includes a control unit that outputs a data output request signal and an output control signal and controls the entire circuit, and a memory unit that inputs the data output request signal and outputs 1-bit data. 1-bit data and an output control signal are input, and the output part which outputs a pulse train is comprised. Next, a conventional arbitrary pulse train output circuit will be described in detail with reference to the drawings.

【０００３】図３は、従来の一例を示すブロック図であ
る。図３に示す任意パルス列出力回路は、制御部１から
のデータ出力要求信号ａをメモリ部２が受け取り、１ビ
ットデータｎを出力する。出力部９が制御部１からＷＲ
信号Ｏを受け取ると、１ビットデータｎを出力部９が保
持する。それと同時にそのデータを出力する１ビットデ
ータｎを出力部９が保持しなければならない理由は、メ
モリ部２からほ一瞬しかデータが出力されないためであ
る。以上の動作を繰り返す事によって任意のパルス列ｍ
が出力される。FIG. 3 is a block diagram showing a conventional example. In the arbitrary pulse train output circuit shown in FIG. 3, the memory unit 2 receives the data output request signal a from the control unit 1 and outputs 1-bit data n. Output unit 9 from control unit 1 to WR
Upon receiving the signal O, the output unit 9 holds the 1-bit data n. At the same time, the reason why the output unit 9 has to hold the 1-bit data n for outputting the data is that the data is output from the memory unit 2 only for a moment. By repeating the above operation, an arbitrary pulse train m
Is output.

【０００４】[0004]

【発明が解決しようとする課題】従来の任意パルス列出
力回路は、１ビットごとにデータを設定して、１つの出
力部でパルス列を出力しているため、パルス列送出のボ
ーレートを高速するには高速の素子を使用しなければな
らず、コストが高くなるという問題があった。In the conventional arbitrary pulse train output circuit, data is set for each bit and a pulse train is output by one output section. Therefore, a high baud rate for pulse train transmission is high. However, there is a problem that the cost becomes high.

【０００５】[0005]

【課題を解決するための手段】本発明の任意パルス列出
力回路は、（Ａ）データ出力要求信号，制御信号及びス
タート信号を出力し、回路全体を制御する制御部、
（Ｂ）前記データ出力要求信号を入力し、データを出力
するメモリ部、（Ｃ）前記スタート信号を入力し、基準
クロックを出力する発振器、（Ｄ）前記基準クロックを
入力し、切換信号を出力する信号方向切換部、（Ｅ）前
記制御信号，切換信号を入力し、ＷＲ信号１，ＷＲ信号
２を出力するＷＲ信号生成部、（Ｆ）前記基準クロッ
ク，切換信号を入力し、クロック１及びクロック２を出
力するデマルチプレクサ、（Ｇ）前記データ，クロック
１及びＷＲ信号１を入力し、シリアルデータ１を出力す
る第１のシフトレジスタ、（Ｈ）前記データ，クロック
２及びＷＲ信号２を入力し、シリアルデータ２を出力す
る第２のシフトレジスタ、（Ｉ）前記シリアルデータ
１，シリアルデータ２及び切換信号を入力し、パルス列
を出力するマルチプレクサ、とを含んで構成される。An arbitrary pulse train output circuit according to the present invention comprises: (A) a control section for outputting a data output request signal, a control signal and a start signal to control the entire circuit;
(B) A memory unit which inputs the data output request signal and outputs data, (C) an oscillator which inputs the start signal and outputs a reference clock, and (D) inputs the reference clock and outputs a switching signal. Signal direction switching unit, (E) WR signal generation unit for inputting the control signal and switching signal and outputting WR signal 1 and WR signal 2, (F) inputting the reference clock and switching signal, clock 1 and A demultiplexer that outputs a clock 2, (G) a first shift register that inputs the data, the clock 1 and a WR signal 1, and outputs a serial data 1; (H) an input of the data, the clock 2 and a WR signal 2 A second shift register for outputting serial data 2, and (I) a multiplex for inputting the serial data 1, serial data 2 and a switching signal and outputting a pulse train. Service, configured to include a capital.

【０００６】[0006]

【実施例】次に本発明について図面を参照して詳細に説
明する。The present invention will be described in detail with reference to the drawings.

【０００７】図１は、本発明の実施例を示すブロック
図、図２は、その動作のタイミングチャートである。図
１に示す任意パルス列出力回路は、（Ａ）データ出力要
求信号ａ，制御信号及びスタート信号ｄを出力し、回路
全体を制御する制御部１、（Ｂ）前記データ出力要求信
号ａを入力し、データｂを出力するメモリ部２、（Ｃ）
前記スタート信号ｄを入力し、基準クロックｅを出力す
る発振器３、（Ｄ）前記基準クロックｅを入力し、切換
信号ｆを出力する信号方向切換部４、（Ｅ）前記制御信
号ｃ，切換信号ｆを入力し、ＷＲ信号１，ｉ，ＷＲ信号
２，ｊを出力するＷＲ信号生成部５、（Ｆ）前記基準ク
ロックｅ，切換信号ｆを入力し、クロック１，ｇ及びク
ロック２ｈを出力するデマルチプレクサ６、（Ｇ）前記
データｄ，クロック１，ｇ及びＷＲ信号１，ｉを入力
し、シリアルデータ１，ｋを出力する第１のシフトレジ
スタ７ａ、（Ｈ）前記データａ，クロック２，ｈ及びＷ
Ｒ信号２，ｊを入力し、シリアルデータ２，ｌを出力す
る第２のシフトレジスタ７ｂ、（Ｉ）前記シリアルデー
タ１，ｋ，シリアルデータ２，ｌ及び切換信号ｆを入力
し、パルス列ｍを出力するマルチプレクサ８、とを含ん
で構成される。FIG. 1 is a block diagram showing an embodiment of the present invention, and FIG. 2 is a timing chart of its operation. The arbitrary pulse train output circuit shown in FIG. 1 outputs (A) a data output request signal a, a control signal and a start signal d, and a control unit 1 for controlling the entire circuit, and (B) receives the data output request signal a. , Memory unit 2 for outputting data b, (C)
The oscillator 3 which inputs the start signal d and outputs the reference clock e, (D) the signal direction switching unit 4 which inputs the reference clock e and outputs the switching signal f, (E) the control signal c and the switching signal WR signal generator 5, which inputs f, outputs WR signal 1, i, WR signal 2, j, (F) inputs the reference clock e, switching signal f, and outputs clock 1, g and clock 2h Demultiplexer 6, (G) First shift register 7a for inputting the data d, clocks 1, g and WR signals 1, i and outputting serial data 1, k, (H) The data a, clock 2, h and W
The second shift register 7b which inputs the R signal 2, j and outputs the serial data 2, l, (I) The serial data 1, k, the serial data 2, l and the switching signal f are input and the pulse train m is set. The output multiplexer 8 is included.

【０００８】次に動作を説明する。パルス列ｍの送出の
開始，停止を制御する制御部１から発振器３にスタート
信号ｄが出力されると、パルス列ｍの送出のタイミング
の基準となる基準クロックｅが発振器３から出力される
信号方向切換部４に基準クロックｅが入力されると、ク
ロックを入力すべきシフトレジスタにクロックが入力さ
れるようにデマルチプレクサ６を制御する切換信号ｆが
出力される。切換信号ｆは、２つの状態を持ち、それを
仮にＨレベル，Ｌレベルと呼ぶ。切換信号ｆがＨレベル
のときはデマルチプレクサ６から出力されるクロック１
ｇに基準クロックｅが乗り、それがシフトレジスタ７ａ
に入力される。切換信号ｆがＬレベルのときはデマルチ
プレクサ６から出力されるクロック２ｈに基準クロック
ｅが乗り、それがシフトレジスタ７ｂに入力される。Next, the operation will be described. When the start signal d is output from the control unit 1 that controls the start and stop of the transmission of the pulse train m to the oscillator 3, the reference direction e that serves as a reference for the timing of the transmission of the pulse train m is output from the oscillator 3. When the reference clock e is input to the unit 4, the switching signal f that controls the demultiplexer 6 so that the clock is input to the shift register to which the clock is input is output. The switching signal f has two states, which are tentatively called H level and L level. Clock 1 output from the demultiplexer 6 when the switching signal f is at H level
The reference clock e rides on g, which is the shift register 7a.
Entered in. When the switching signal f is at L level, the reference clock e is applied to the clock 2h output from the demultiplexer 6, and the reference clock e is input to the shift register 7b.

【０００９】クロック１ｇに基準クロックｅが乗った場
合（切換信号ｆがＨレベルのとき）は、シフトレジスタ
７ａからシリアルデータ１，ｋが出力される。同じよう
に、クロック２ｈに基準クロックｅが乗った場合（切換
信号ｆがＬレベルのとき）はシフトレジスタ７ｂからシ
リアルデータ２ｌが出力される。多種の信号のうち１つ
を選択し、それを出力する機能を持つマルチプレクサ８
に、上記のシリアルデータ１ｋ，シリアルデータ２ｌを
入力する。切換信号ｆがＨレベルの場合は、シリアルデ
ータ１ｋが、Ｌレベルの場合はシリアルデータ２ｌが出
力される。メモリ部２から出力されるデータｂのビット
の数だけ基準クロックｅが信号方向切換部４に入力され
ると、切換信号ｆは、出力レベル（ＨｏｒＬ）を反転す
るのでマルチプレクサ８からシリアルデータ１，ｋとシ
リアルデータ２，ｌがシリアルに接続され、パルス列ｍ
として出力される。When the reference clock e is added to the clock 1g (when the switching signal f is at H level), the shift register 7a outputs serial data 1 and k. Similarly, when the reference clock e is added to the clock 2h (when the switching signal f is at L level), the shift register 7b outputs the serial data 2l. Multiplexer 8 with the function of selecting one of various signals and outputting it
The serial data 1k and the serial data 2l are input to. When the switching signal f is at the H level, the serial data 1k is output, and when it is at the L level, the serial data 2l is output. When as many reference clocks e as the number of bits of the data b output from the memory unit 2 are input to the signal direction switching unit 4, the switching signal f inverts the output level (HorL). k and serial data 2 and 1 are serially connected, and pulse train m
Is output as.

【００１０】以上がパルス列ｍを出力するための動作で
ある。次に、シフトレジスタ７にデータを設定する動作
を説明する。制御部１から、パルス列ｍのデータｂを記
憶しているメモリ部２にデータｂを出力するように命令
するデータ出力要求信号ａが出されると、メモリ部２か
らデータｂが出力される。そしてシフトレジスタ７ａ，
７ｂの入力段に来る。この時点では、またシフトレジス
タ７にはデータｂは書き込まれない。次に制御部１は、
シフトレジスタ７にデータｂを書き込ませるためのＷＲ
信号をつくり出すＷＲ信号生成部５に制御信号Ｃを出力
する。ＷＲ信号生成部５は、切換信号ｆと制御信号Ｃを
入力し、どちらのシフトレジスタ７にデータｂを書き込
むかを判断し、ＷＲ信号１ｉ又はＷＲ信号２ｊを出力す
る。The above is the operation for outputting the pulse train m. Next, the operation of setting data in the shift register 7 will be described. When the control unit 1 outputs the data output request signal a instructing the memory unit 2 storing the data b of the pulse train m to output the data b, the memory unit 2 outputs the data b. And the shift register 7a,
Come to the input stage of 7b. At this time, the data b is not written in the shift register 7 again. Next, the control unit 1
WR for writing the data b in the shift register 7
The control signal C is output to the WR signal generator 5 that produces a signal. The WR signal generation unit 5 receives the switching signal f and the control signal C, determines which shift register 7 the data b is to be written in, and outputs the WR signal 1i or the WR signal 2j.

【００１１】切換信号ｆがＬレベルのときは、シフトレ
ジスタ７ａにＷＲ信号１ｉを出力し、シフトレジスタ７
ａにデータｂ（今の場合は２進数の１１００）を書き込
む。この時、シフトレジスタ７ｂからはシリアルデータ
２ｌ（今の場合は２進数の１０１０）が送出されてい
る。切換信号ｆがＨレベルのときは、シフトレジスタ７
ｂにＷＲ信号２ｊを出力し、シフトレジスタ７ｂにデー
タｂ（今の場合は２進数の１０１０）を書き込む。この
ときシフトレジスタ７ａからはシリアルデータ１ｋ（今
の場合は２進数の１１００）が送出されている。以上の
繰り返しにより、任意のパルス列が送出される。When the switching signal f is at the L level, the WR signal 1i is output to the shift register 7a and the shift register 7a is output.
The data b (in this case, the binary number 1100) is written in a. At this time, the serial data 2l (binary number 1010 in this case) is transmitted from the shift register 7b. When the switching signal f is at H level, the shift register 7
The WR signal 2j is output to b, and the data b (in this case, binary number 1010) is written to the shift register 7b. At this time, serial data 1k (binary number 1100 in this case) is transmitted from the shift register 7a. By repeating the above, an arbitrary pulse train is transmitted.

【００１２】[0012]

【発明の効果】本発明の任意パルス列出力回路は、出力
部（シフトレジスタ）を２つ持ち、一方がパルス出力し
ている間に他方に次のデータ（例えば１〜８ビットのシ
リアル又はパラレルデータ）をセットするので、パルス
送出のボーレートを高速応答の素子を使用することなし
に高くすることができ、コストが低減できるという効果
を有する。The arbitrary pulse train output circuit of the present invention has two output units (shift registers), and while one is outputting a pulse, the next data (for example, serial or parallel data of 1 to 8 bits) is output to the other. ) Is set, the baud rate of pulse transmission can be increased without using a high-speed response element, and the cost can be reduced.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the present invention.

【図２】図１の動作の一部を示すタイミングチャートで
ある。FIG. 2 is a timing chart showing a part of the operation of FIG.

【図３】従来の一例を示すブロック図である。FIG. 3 is a block diagram showing a conventional example.

【符号の説明】[Explanation of symbols]

１ 制御部 ２ メモリ部 ３ 発振器 ４ 信号方向切換部 ５ ＷＲ信号生成部 ６ デマルチプレクサ ７ シフトレジスタ ８ マルチプレクサ ９ 出力部 ａ データ出力要求信号 ｂ データ ｃ 制御信号 ｄ スタート信号 ｅ 基準クロック ｆ 切換信号 ｇ クロック１ ｈ クロック２ ｉ ＷＲ信号１ ｊ ＷＲ信号２ ｋ シリアルデータ１ ｌ シリアルデータ２ ｍ パルス列 ｎ １ビットデータ ｏ ＷＲ信号 1 Control Section 2 Memory Section 3 Oscillator 4 Signal Direction Switching Section 5 WR Signal Generation Section 6 Demultiplexer 7 Shift Register 8 Multiplexer 9 Output Section a Data Output Request Signal b Data c Control Signal d Start Signal e Reference Clock f Switching Signal g Clock 1 h clock 2 i WR signal 1 j WR signal 2 k serial data 1 l serial data 2 m pulse train n 1-bit data o WR signal

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】（Ａ）データ出力要求信号，制御信号及び
スタート信号を出力し、回路全体を制御する制御部、 （Ｂ）前記データ出力要求信号を入力し、データを出力
するメモリ部、 （Ｃ）前記スタート信号を入力し、基準クロックを出力
する発振器、 （Ｄ）前記基準クロックを入力し、切換信号を出力する
信号方向切換部、 （Ｅ）前記制御信号，切換信号を入力し、ＷＲ信号１，
ＷＲ信号２を出力するＷＲ信号生成部、 （Ｆ）前記基準クロック，切換信号を入力し、クロック
１及びクロック２を出力するデマルチプレクサ、 （Ｇ）前記データ，クロック１及びＷＲ信号１を入力
し、シリアルデータ１を出力する第１のシフトレジス
タ、 （Ｈ）前記データ，クロック２及びＷＲ信号２を入力
し、シリアルデータ２を出力する第２のシフトレジス
タ、 （Ｉ）前記シリアルデータ１，シリアルデータ２及び切
換信号を入力し、パルス列を出力するマルチプレクサ、 とを含むことを特徴とする任意パルス列出力回路。1. A control unit which outputs a data output request signal, a control signal and a start signal and controls the entire circuit, and a memory unit which inputs the data output request signal and outputs data. C) an oscillator that inputs the start signal and outputs a reference clock; (D) a signal direction switching unit that inputs the reference clock and outputs a switching signal; (E) input the control signal and switching signal; Signal 1,
A WR signal generator that outputs a WR signal 2, (F) a demultiplexer that inputs the reference clock and the switching signal, and outputs a clock 1 and a clock 2, (G) an input of the data, the clock 1 and the WR signal 1 A first shift register that outputs serial data 1; (H) a second shift register that inputs the data, clock 2 and WR signal 2 and outputs serial data 2; (I) the serial data 1 and serial An arbitrary pulse train output circuit, comprising: a multiplexer that inputs data 2 and a switching signal and outputs a pulse train.