JPH0669296A - 試験装置 - Google Patents

試験装置

Info

Publication number
JPH0669296A
JPH0669296A JP4242760A JP24276092A JPH0669296A JP H0669296 A JPH0669296 A JP H0669296A JP 4242760 A JP4242760 A JP 4242760A JP 24276092 A JP24276092 A JP 24276092A JP H0669296 A JPH0669296 A JP H0669296A
Authority
JP
Japan
Prior art keywords
inspected
chip
inspection
wafer
test apparatus
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4242760A
Other languages
English (en)
Inventor
Yuichi Abe
祐一 阿部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to JP4242760A priority Critical patent/JPH0669296A/ja
Publication of JPH0669296A publication Critical patent/JPH0669296A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)

Abstract

(57)【要約】 [目的]1台の試験装置で、チップ検査もデバイス検査
も自動式で行えるようにする。 [構成]チップの検査が行われるときは、載置台として
のチャックトップ32の載置面32a上に半導体ウエハ
34が直接載置され、ウエハ34上の被検査チップの各
電極パッドにプロービングカード26の各プローブ針2
6cが加圧接触する。半導体デバイスの検査が行われる
ときは、チャックトップ32の載置面32a上に円盤状
のデバイス保持具36がたとえばボルト37によって取
付され、このデバイス保持具36の上面中心部に設けら
れた凹部34a内に半導体デバイス38が配置される。
また、プローバ18においてはデバイス検査用のプロー
ビングカード40に交換され、テストヘッド10側にあ
っては該デバイス検査用プロービングカード40に対応
したパフォーマンスボード42に交換される。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体ウエハ上のチッ
プおよびパッケージ化された電子部品の電気特性を検査
するための試験装置に関する。
【0002】
【従来の技術】半導体集積回路の製造工程では、半導体
ウエハ上に多数形成されたチップ(半導体素子)の電気
的特性が検査され、良品チップと不良品チップが選別さ
れる。このような検査を行うチップ試験装置は、一般
に、ウエハを載置するチャックトップと、このチャック
トップに載置されているウエハ上の各チップの電極パッ
ドにプローブピンを接触させるためのウエハプローバ
と、プローブピンを介して電気的に各チップについての
特性検査を行うテスタとから構成される。
【0003】図8に、典型的なチップ試験装置の外観を
示す。テスタ100は、特性検査のための信号の生成・
処理等を行う定置型のテスタ本体102と、プローバ1
06にインタフェースするための可動型のテストヘッド
108とからなる。テスタ本体102とテストヘッド1
06とはフラットケーブル110を介して接続されてい
る。プローバ106においては、筐体112の上面に円
形の開口114が設けられ、この開口114の周縁部に
固着されたリング状の支持板116に、チップの電極パ
ターンに応じた配列パターンで多数本のプローブピンを
設けてなるプローブカード(図示せず)が着脱可能に取
付されるようになっている。開口114の下(奥)に
は、ウエハを載置するチャックトップ(図示せず)が設
けられている。このプローバ106の付近には、チャッ
クトップにウエハをセットするウエハローダ(図示せ
ず)やチャックトップ上のウエハの位置を検出するウエ
ハ位置検出装置(図示せず)等も設置される。
【0004】ところで、半導体集積回路の製造工程で
は、上記のような良品チップをパッケージに封入してな
る完成品つまり半導体デバイスの電気的特性についても
検査が行われる。このような検査を行うデバイス試験装
置は、一般にチップ試験装置とは別の試験装置であり、
ICハンドラまたは単にハンドラ等と称されている。
【0005】
【発明が解決しようとする課題】半導体製造工場におい
て、上記のようなチップ試験装置とデバイス試験装置と
をそれぞれ導入するとなると、相当な設備コストが必要
となる。半導体集積回路の集積度・動作速度等の向上に
つれて試験装置の性能速度も向上し、そのぶん装置価格
は非常に高い価格になっている。
【0006】そこで、検査コストの低減化を図るため、
チップ試験装置にデバイス試験装置を兼用させることが
行われている。この場合、テスタ内は、デバイス試験用
のソフトウェアを追加することで対応することが可能で
ある。問題は、如何にしてテスタとデバイスとの電気的
接触を形成するかである。
【0007】従来は、図8において、テストヘッド10
8を、その接続面つまりプローバ106と接触する内側
面108が上になるように仰向けにして、接続面108
にソケットを装着し、そのソケットにデバイスの端子ピ
ンを差し込んでいた。この作業は、検査員がマニュアル
操作で行っていた。しかし、数百〜数千本もの多数の端
子ピンを有する半導体デバイスをソケットに正しく挿入
するのは、極めて難しく煩わしい作業であり、検査員に
とっては大きな負担となっていた。
【0008】また、200MHz以上のテストレートで
高速試験を行うチップ試験装置にあっては、図8のよう
にテストヘッド108をテスタ本体102から離して長
いケーブル110で結ぶわけにはいかず、図9のように
テストヘッド120をテスタ本体122に一体化して直
結する構成を採らざるを得ない。このような試験装置で
は、テストヘッド120の接続面は常に下を向いたまま
で、これを仰向けにすることができないので、半導体デ
バイスを装着することは事実上不可能である。
【0009】本発明は、かかる問題点に鑑みてなされた
もので、一台でチップ検査もデバイス検査も自動式で行
うようにした試験装置を提供することを目的とする。
【0010】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の試験装置は、被検査体を載置台上に配置
し、テスタに電気的に接続された接触子手段を前記被検
査体の端子に接触させ、前記テスタにより前記接触子手
段を介して前記被検査体の電気的特性を検査するように
した試験装置において、第1の被検査体としての半導体
ウエハ上のチップを検査する際に前記半導体ウエハを直
接載置するための載置面を前記載置台に形成するととも
に、第2の被検査体としてのパッケージ化された電子部
品を試験する際に前記電子部品を保持するための保持部
材を前記載置台上に着脱可能に取り付けるようにし、前
記半導体ウエハ上のチップに対応した第1の接触子手段
または前記電子部品に対応した第2の接触子手段を選択
的に前記テスタに接続する構成とした。
【0011】
【作用】本発明の試験装置では、半導体ウエハ上のチッ
プの検査が行われるときは、載置台の載置面がそのまま
被検査体載置面として用いられ、この面に半導体ウエハ
が載置される一方、チップの電極パッド配列パターンに
対応するパターンで配列された多数の接触子を有する接
触子手段がテスタに接続される。そして、その接触子手
段と載置台が互いに接近して、被検査チップの各電極パ
ッドに各接触子が接触することで、接触子手段を介して
被検査チップとテスタとの電気的接続が形成される。
【0012】また、パッケージ化された電気部品の検査
が行われるときは、載置台の載置面上に保持部材が取付
され、この保持部材の所定箇所または所定位置に検査を
受けるべき電気部品が配置される。一方、この電気部品
の端子ピンの形状および配列パターンに対応する多数の
接触子を有する接触子手段がテスタに接続される。そし
て、その接触子手段と保持部材が互いに接近して該電気
部品の端子ピンに各接触子が接触することで、該接触子
手段を介して該電気部品とテスタとの電気的接続が形成
される。
【0013】このように、本発明の試験装置において
は、保持部材および接触子手段を取付け、取外しまたは
交換するだけで、チップ検査もデバイス検査も載置台を
用いて自動式で行われる。
【0014】
【実施例】以下、図1〜図7を参照して本発明の実施例
を説明する。図1〜図4は本発明の一実施例による試験
装置を説明するための図であって、図1は半導体デバイ
スの検査を行うときの試験装置の構成を示す断面図、図
2は半導体ウエハ上のチップの検査を行うときの試験装
置の構成を示す断面図、図3はチャックトップおよびデ
バイス保持部材の構成を示す斜視図、および図4は試験
装置のシステム構成を示すブロック図である。
【0015】先ず、図2に示すように、本試験装置は、
基本的には従来のウエハ試験装置と同様な構成を有す
る。テストヘッド10は、テスタ本体(図示せず)と電
気的に接続されている。このテストヘッド10の接続面
10aには複数本の支柱12を介してパフォーマンスボ
ード14が着脱可能に取付される。各支柱12の下端に
はツバ状のネジ14が螺着され、このネジ14でパフォ
ーマンスボード14が着脱可能に担持される。パフォー
マンスボード14には、プローバ18との電気的接続を
形成するための多数のポゴピン(スプリングプローブ)
20が所定のパターンで所定位置に貫設されている。各
ポコピン20の端子はケーブル22を介してテストヘッ
ド10の入出力端子に接続されている。
【0016】パフォーマンスボード14の周縁部には位
置合わせ用の複数の開口14aが形成されており、これ
らの開口14aにリングインサート24の位置合わせピ
ン24aがそれぞれ嵌合することで、テストヘッド10
とプローバ18とが互いに結合し、パフォーマンスボー
ド14の各ポゴピン20がプロービングカード26の裏
面(上面)上の各パンプ26aに加圧接触するようにな
っている。
【0017】プローバ18は、環状の支持板28と、こ
の支持板28の内周縁部に係止される環状のリングイン
サート24と、このリングインサート24にたとえばボ
ルト30によって着脱可能に取付されるウエハ検査用の
プロービングカード26もしくは図1に示すようなデバ
イス検査用のプロービングカード40とからなる。
【0018】チップ検査用のプロービングカード26
は、その前面(下面)の中心部に設けた窓26bの回り
に多数のプローブ針26cを所定のパターンで下向きに
取付してなり、スルーホール26dを通じてカード前面
側の各プローブ針26cとカード裏面側の各バンプ26
aとを1対1の関係で電気的に接続している。
【0019】チップ検査時には、図2に示すように、載
置台としてのチャックトップ32の載置面32a上に直
接載置された半導体ウエハ34がプローバ18に近接さ
せられ、ウエハ34上の被検査チップの各電極パッドに
プロービングカード26の各プローブ針26cが加圧接
触する。これにより、プロービングカード26およびパ
フォーマンスボード14を介して被検査チップとテスト
ヘッド10との電気的接続が確立し、テストヘッド10
による被検査チップの電気的特性検査が可能となる。
【0020】さて、パッケージ化された電気部品とし
て、たとえば半導体デバイスの検査を行うとき、本試験
装置は、図1に示すように構成に変わる。
【0021】すなわち、チャックトップ32にあって
は、その載置面32a上に円盤状のデバイス保持具36
がたとえばボルト37によって取付される。このデバイ
ス保持具36は、プラスチックまたはセラミック等の絶
縁材からなり、その上面の中心部に被検査体としての半
導体デバイス38を収容保持するための凹部34aを設
けてなる。この例の半導体デバイス38はパッケージよ
り四方へ端子ピン38aが突出するQFPタイプである
ことから、この凹部36aの底面には、パッケージの位
置を規制し、かつ各端子ピン38aの水平基端部を下か
ら支持するための突起部36bが設けられている。ま
た、デバイス保持具36の周縁部には、取付ボルト37
を通すための穴37cが設けられ、チャックトップ32
の周縁部には取付ボルト37と螺合するためのネジ穴3
2bが設けられている。
【0022】また、プローバ18にあっては、デバイス
検査用のプロービングカード40に交換される。このプ
ロービングカード40は、デバイス38の端子ピンのパ
ターンに対応したパターンで複数本のポゴピン40aを
貫設してなるもので、各ポゴピン40aの端子をカード
裏面上のバンプ40bに接続している。
【0023】また、テストヘッド10側にあっては、デ
バイス検査用のプロービングカード40に対応したパフ
ォーマンスボード42に交換される。このパフォーマン
スボード42は、ウエハ検査用のパフォーマンスボード
14と同様に、ポゴピン44と位置合わせ穴42aを設
け、各ポゴピン44の端子をケーブル46を介してテス
トヘッド10の端子に接続させるものである。ただし、
ポゴピン44の配置位置がプロービングカード40のバ
ンプ40bに対応したパターンになっている。前記ケー
ブル46は、高周波による測定またはノイズ対策として
同軸ケーブルまたはツイス・ペアー配線を用いることが
望ましい。
【0024】デバイス検査時には、図1に示すように、
デバイス保持具36の凹部36aに収容保持された半導
体デバイス38がプローバ18に近接させられ、デバイ
ス38の各端子ピンにプロービングカード40の各ポゴ
ピン40aが加圧接触する。これにより、プロービング
カード40およびパフォーマンスボード42を介して半
導体デバイス38とテストヘッド10との電気的接続が
確立し、テストヘッド10によるデバイス38の電気的
特性検査が可能となる。
【0025】図3に、チャックトップ32とデバイス保
持具36の相互の関係および各々の機能が明瞭に示され
る。チップ検査が行われるときは、チャックトップ32
の載置面32aが、そのまま被検査体載置面として用い
られ、この面の中央部に半導体ウエハ34が載置され
る。検査が行われるときは、チャックトップ32の載置
面32a上にデバイス保持具36がボルト37によって
取付され、このデバイス保持具36の上面中央部に設け
られた凹部36a内に半導体デバイス38が配置され
る。
【0026】上記のように、本実施例の試験装置におい
ては、半導体ウエハ上のチップの検査が行われるとき
は、チャックトップ32の載置面32aがそのまま被検
査体としての半導体ウエハ34を載置する面として用い
られ、プローバ18にはウエハ検査用のプロービングカ
ード26が取付され、テストヘッド10には該プロービ
ングカード26に対応したパフォーマンスボード14が
取付され、半導体デバイスの検査が行われるときは、チ
ャックトップ32の載置面32a上に被検査体としての
半導体デバイス38を保持するためのデバイス保持具3
6が取付され、プローバ18にはデバイス検査用のプロ
ービングカード40が取付され、テストヘッド10には
該プロービングカード40に対応したパフォーマンスボ
ード42が取付される。
【0027】なお、本実施例の試験装置におけるテスト
ヘッド10は、図8に示すような可動型または図9に示
すような固定型のいずれでもよい。テストヘッド10が
可動型の場合はプローバ18が固定型となり、テストヘ
ッド10が固定型の場合はプローバ18が可動型に構成
される。このように、テストヘッド10とプローバ18
は、少なくともいずれか一方が可動型に構成され、相互
に接続・分離できるようになっている。そして、テスト
ヘッド10においては、支柱12からネジ16を外すこ
とでパフォーマンスボード14,42の交換を簡単に行
うことができ、プローバ18においては、支持板28か
らリングインサート24を外し、リングインサート24
からボルト30を外すことでプロービングカード26,
40の交換を簡単に行えるようになっている。このよう
なパフォーマンスボードおよびプロービングカードの交
換はマニュアル操作で行われることになる。もっとも、
マニュアル操作型に代えて、ロボットを用いる慣用の自
動交換機構を設けることも可能である。
【0028】本実施例の試験装置において、チャックト
ップ32の載置面32a上に半導体ウエハ34を載置し
て位置決めする操作、およびデバイス保持具34の凹部
34a内に半導体デバイス38を装填して位置決めする
操作は、被検査体自動装填機構およびチャックトップ駆
動機構によって行われる。
【0029】図4につき、本実施例における被検査体自
動装填機構およびチャックトップ駆動機構の構成および
動作を概略的に説明する。チャックトップ32は、昇降
機構50を介してステージ52に支持されている。ステ
ージ52は、チャックトップ32をX方向に移動させる
ためのX方向駆動機構52a,チャックトップ32をY
方向に移動させるためのY方向駆動機構52b、および
チャックトップ32を回転移動させるためのθ方向駆動
機構52cを備えている。
【0030】ステージ52は、X方向駆動機構52aに
よりXレール53上を自走することで、検査部CE、位
置検出部PBおよびローディング部LDの3つのステー
ションへ移動できるようになっている。
【0031】先ず、ローディング部LDにおいて、被検
査体がチャックトップ32上にロードされる。被検査体
が半導体ウエハ34上のチップのときは、ウエハローダ
54がチャックトップ32の載置面32a上に半導体ウ
エハ34を載置する。被検査体が半導体デバイス38の
ときは、デバイスローダ56がチャックトップ32上に
取付されたデバイス保持具36の凹部36a内にデバイ
ス38をセットする。これら被検査体としての半導体ウ
エハ34、半導体デバイス38は、それぞれトレイまた
はスタック等からなるウエハ供給部58,デバイス供給
部60より供給される。
【0032】上記のようにして被検査体(34,38)
がチャックトップ32上に直接またはデバイス保持具3
6を介してロードされたなら、次にステージ52は位置
検出部PBへ移動する。この位置検出部PBにおいて、
ステージ52の上方にカメラ62が配設されており、こ
のカメラ62によって被検査体(34,38)の所定目
印(所定のパッドまたは所定の端子ピン等)が撮像され
る。カメラ62より出力された被検査体画像信号はCP
U64に取り込まれ、CPU64において画像処理によ
り被検査体(34,38)の配置位置が割り出され、
X、Y、Z、θの各方向における基準位置に対する誤差
つまり位置ずれ量も割り出される。この画像処理を行う
ためのプログラムはROM66に格納されている。ま
た、RAM68には、CPU64に取り込まれた画像信
号が格納されるほか、CPU64の演算処理データや基
準位置データ等も格納される。
【0033】CPU64は、割り出した位置ずれ量に基
づき、被検査体(34,38)の位置を補正するための
制御を行う。この制御のため、所定のインタフェースを
介して昇降機構50,ステージ52のX方向駆動機構5
2a,Y方向駆動機構52bおよびθ方向駆動機構52
cに各方向についての位置補正信号を与える。このよう
な位置補正によって、検査部CEにおいてステージ52
ないしチャックトップ32上の被検査体(34,38)
はプローバ18に対して正確に位置合わせされる。その
結果、図1および図2に示すように、被検査体(34,
38)の各端子(パッド、端子ピン)がそれと対応する
接触子(プローブピン26c、ポゴピン40a)に正し
く接触することになる。
【0034】なお、テスタ本体69には、チップ検査用
のソフトウェアとデバイス検査用のソフトウェアが組み
込まれており、被検査体(34,38)に応じて検査ソ
フトウェアが切り換えられるようになっている。また、
検査部CEの付近には、検査済みの被検査体(34,3
8)をチャックトップ32またはデバイス保持具36か
ら取り出すアンローディング部等(図示せず)も設けら
れている。
【0035】上記のように、本実施例の試験装置では、
チップ検査またはデバイス検査に際して、デバイス保持
具36が取付けまたは取外しされ、プロービングカード
(26,40)およびパフォーマンスボード(14,4
2)が交換されるだけで、チャックトップ32、ステー
ジ52、テストヘッド10、プローバ18の支持部(2
4,28)等は両検査に共通に用いられる。これによっ
て、デバイス検査もチップ検査と同様に自動式で行わ
れ、従来のように検査員がマニュアル操作でデバイスを
ソケットに差し込む作業は不要となっている。
【0036】以上、本発明の好適な一実施例について説
明したが、本発明はこの実施例に限定されるものではな
く、その技術的思想の範囲内で種々の変形、変更が可能
である。たとえば、上記した実施例では、半導体デバイ
ス38の検査のための接触子としてポゴピン40aを用
いたが、図5に示すように、プローブピン70を用いる
ことも可能である。また、図5に示すように、デバイス
保持具36の上面に凸面部36dを設けることで、その
内側にデバイス38を収容保持する凹部36aが形成さ
れる構造とすることも可能である。また、デバイス38
の位置を規制する突起部36bを設けた場合は、凹部3
6aまたは凸面部36dを省略することも可能である。
また、図6に示すように、デバイス保持具36に複数の
デバイス38を保持させる構造とすることも可能であ
る。
【0037】また、上記実施例では、パッケージ化され
た電気部品として、パッケージより四方に端子ピンが突
出するQFPタイプの半導体デバイスを例にとったが、
種々の半導体デバイスその他の電気部品に対してもデバ
イス保持具およびプロービングカード等を変形すること
で対応できる。たとえば、パッケージの底面からマトリ
クス状に多数の端子ピンが突出するような半導体デバイ
スに対しては、図7に示すような構成が可能である。図
7において、デバイス保持具36の凹部36aの底面は
平坦に形成され、この中に半導体デバイス72が仰向け
になって、つまりマトリクス配列の端子ピンを上方に向
けて配置される。このような半導体デバイス72に対す
るプロービングカード74はソケット型に構成され、接
触子として雌ピン76が設けられるとともに、検査終了
後に各雌ピン76と各端子ピン72aとを分離するため
の弾圧部材78が設けられる。
【0038】
【発明の効果】以上説明したように、本発明の試験装置
によれば、半導体ウエハ上のチップの検査を行うとき
は、載置台の載置面に半導体ウエハを載置してチップ検
査用の接触子手段を介してチップとテスタとの電気的接
続を形成し、パッケージ化された電気部品の検査を行う
ときは、載置台上に保持部材を着脱可能に取り付けて該
保持部材に電気部品を配置して電気部品検査用の接触子
手段を介して該電気部品とテスタとの電気的接続を形成
するようにしたので、装置一台でチップ検査もデバイス
検査も載置台を利用して自動式で行うことが可能であ
り、検査員の煩わしいマニュアル操作が不要になるとと
もに、検査コストの低減、試験装置の設置スペースの節
約化等をはかることができる。
【図面の簡単な説明】
【図1】半導体デバイスの検査を行うときの本発明の一
実施例における試験装置の構成を示す断面図である。
【図2】半導体ウエハ上のチップの検査を行うときの実
施例における試験装置の構成を示す断面図である。
【図3】実施例におけるチャックトップおよびデバイス
保持部材の構成を示す斜視図である。
【図4】実施例における試験装置のシステム構成を示す
ブロック図である。
【図5】実施例におけるデバイス保持部材およびプロー
ビングカードの一変形例を示す略断面図である。
【図6】実施例におけるデバイス保持部材の別の一変形
例の構造を示す斜視図である。
【図7】実施例におけるデバイス保持部材およびプロー
ビングカードの他の変形例を示す略断面図である。
【図8】ウエハ試験装置の典型的な外観構成を示す略斜
視図である。
【図9】高速型ウエハ試験装置の外観構成を示す略斜視
図である。
【符号の説明】
10 テストヘッド 14 パフォーマンスボード 18 プローバ 26 プロービングカード 32 チャックトップ 34 半導体ウエハ 36 デバイス保持具 38 半導体デバイス 40 プロービングカード 42 パフォーマンスボード 72 半導体デバイス 74 プロービングカード

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 被検査体を載置台上に配置し、テスタに
    電気的に接続された接触子手段を前記被検査体の端子に
    接触させ、前記テスタにより前記接触子手段を介して前
    記被検査体の電気的特性を検査するようにした試験装置
    において、 第1の被検査体としての半導体ウエハ上のチップを検査
    する際に前記半導体ウエハを載置するための載置面を前
    記載置台に形成するとともに、第2の被検査体としての
    パッケージ化された電子部品を試験する際に前記電子部
    品を保持するための保持部材を前記載置台上に着脱可能
    に取り付けるようにし、前記半導体ウエハ上のチップに
    対応した第1の接触子手段または前記電子部品に対応し
    た第2の接触子手段を選択的に前記テスタに接続するよ
    うに構成したことを特徴とする試験装置。
JP4242760A 1992-08-19 1992-08-19 試験装置 Pending JPH0669296A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP4242760A JPH0669296A (ja) 1992-08-19 1992-08-19 試験装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP4242760A JPH0669296A (ja) 1992-08-19 1992-08-19 試験装置

Publications (1)

Publication Number Publication Date
JPH0669296A true JPH0669296A (ja) 1994-03-11

Family

ID=17093867

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4242760A Pending JPH0669296A (ja) 1992-08-19 1992-08-19 試験装置

Country Status (1)

Country Link
JP (1) JPH0669296A (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005026753A1 (ja) * 2003-09-12 2005-03-24 Advantest Corporation 半導体試験装置
JP2008039666A (ja) * 2006-08-09 2008-02-21 Fujitsu Ltd プローバ装置用搬送トレイ
CN100371726C (zh) * 2004-06-29 2008-02-27 联华电子股份有限公司 芯片针测机
JP2009089373A (ja) * 2007-09-14 2009-04-23 Sharp Corp テストソケット
JP2013225633A (ja) * 2012-04-23 2013-10-31 Tera Probe Inc ウエハ検査装置及びテストヘッド
CN109073706A (zh) * 2016-03-28 2018-12-21 东京毅力科创株式会社 基片检测装置
JP2019095230A (ja) * 2017-11-20 2019-06-20 株式会社日本マイクロニクス 電気的接続装置及び特性測定方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005026753A1 (ja) * 2003-09-12 2005-03-24 Advantest Corporation 半導体試験装置
US7199574B2 (en) 2003-09-12 2007-04-03 Advantest Corporation Semiconductor test apparatus
CN100371726C (zh) * 2004-06-29 2008-02-27 联华电子股份有限公司 芯片针测机
JP2008039666A (ja) * 2006-08-09 2008-02-21 Fujitsu Ltd プローバ装置用搬送トレイ
US8022719B2 (en) 2006-08-09 2011-09-20 Fujitsu Semiconductor Limited Carrier tray for use with prober
JP2009089373A (ja) * 2007-09-14 2009-04-23 Sharp Corp テストソケット
JP2013225633A (ja) * 2012-04-23 2013-10-31 Tera Probe Inc ウエハ検査装置及びテストヘッド
CN109073706A (zh) * 2016-03-28 2018-12-21 东京毅力科创株式会社 基片检测装置
EP3438679A4 (en) * 2016-03-28 2020-01-08 Tokyo Electron Limited SUBSTRATE INSPECTION APPARATUS
JP2019095230A (ja) * 2017-11-20 2019-06-20 株式会社日本マイクロニクス 電気的接続装置及び特性測定方法

Similar Documents

Publication Publication Date Title
US5461327A (en) Probe apparatus
US6541991B1 (en) Interface apparatus and method for testing different sized ball grid array integrated circuits
TWI411791B (zh) 測試單粒化晶粒的設備與方法
US6084419A (en) Method and apparatus for inspecting semiconductor integrated circuits, and contactor incorporated in the apparatus
US5001422A (en) VLSI tester backplane
JP2001124833A (ja) ピンブロック・ストラクチャ
US5537051A (en) Apparatus for testing integrated circuits
KR20200007659A (ko) 회로 장치, 테스터, 검사 장치 및 회로 기판의 휨 조정 방법
US7768283B1 (en) Universal socketless test fixture
JPH0669296A (ja) 試験装置
US7352197B1 (en) Octal/quad site docking compatibility for package test handler
EP1411363A2 (en) Prober
US6011405A (en) Apparatus and method for probing multiple integrated circuit dice in a semiconductor wafer
KR100706228B1 (ko) 반도체 대상물의 전기적 특성을 테스트하는 장치 및 방법
US6496001B1 (en) System and method for probe mechanism planarization
US20150168482A1 (en) Configurable test equipment
JP2001077160A (ja) 半導体基板試験装置
JP3169900B2 (ja) プローバ
JP2965174B2 (ja) 半導体素子検査装置
JP3141812B2 (ja) 回路素子用検査装置
JP2575013B2 (ja) 液晶表示体検査装置
JP3135135B2 (ja) 半導体装置,その製造方法,その試験方法及びその試験装置
JPH0758168A (ja) プローブ装置
KR20030041908A (ko) 인쇄 회로 기판용 유니버셜 테스트 지그, 테스트 소켓 및테스트 지그용 카세트
JPH0720150A (ja) プローブカード及びこれを用いた試験装置