JPH0666353B2 - Semiconductor integrated circuit - Google Patents

Semiconductor integrated circuit

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JPH0666353B2
JPH0666353B2 JP63126514A JP12651488A JPH0666353B2 JP H0666353 B2 JPH0666353 B2 JP H0666353B2 JP 63126514 A JP63126514 A JP 63126514A JP 12651488 A JP12651488 A JP 12651488A JP H0666353 B2 JPH0666353 B2 JP H0666353B2
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inner lead
semiconductor chip
lead portion
reference voltage
lead frame
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清志 小林
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は過渡電流に基づく電源ノイズによる影響を緩
和するようにした半導体集積回路に関する。Description: [Object of the Invention] (Industrial field of application) The present invention relates to a semiconductor integrated circuit configured to reduce the influence of power supply noise due to a transient current.

（従来の技術） 多くの半導体素子を集合させて一つの機能を持たせるよ
うにした集積回路装置、いわゆるＩＣは、素子を多数形
成した半導体チップを外囲器に封入することによって形
成されている。この半導体チップ上には、信号の入出力
や電源電圧の供給等を行なうために複数のパッド電極が
設けられている。(Prior Art) An integrated circuit device in which many semiconductor elements are assembled to have one function, that is, an IC, is formed by encapsulating a semiconductor chip having a large number of elements in an envelope. . A plurality of pad electrodes are provided on the semiconductor chip for inputting / outputting signals, supplying power supply voltage, and the like.

第８図は典型的なメモリＩＣチップの回路構成を示すブ
ロック図である。チップの外部からはアドレス信号がア
ドレス用のパッド電極11に入力される。このパッド電極
11に入力されたアドレス信号はアドレスバッファ12を介
してアドレスデコーダ13に入力され、このアドレスデコ
ーダ13のデコード出力に応じたメモリ回路14の番地から
データが読み出される。メモリ回路14から読み出された
データはセンスアンプ15によって増幅され、さらに出力
回路16を経由して出力バッファ17に入力される。そし
て、この出力バッファ17からデータ出力用のパッド電極
18を介してデータが外部に出力される。FIG. 8 is a block diagram showing a circuit configuration of a typical memory IC chip. An address signal is input to the address pad electrode 11 from the outside of the chip. This pad electrode
The address signal input to 11 is input to the address decoder 13 via the address buffer 12, and the data is read from the address of the memory circuit 14 according to the decode output of the address decoder 13. The data read from the memory circuit 14 is amplified by the sense amplifier 15 and further input to the output buffer 17 via the output circuit 16. Then, the pad electrode for data output from the output buffer 17
Data is output to the outside via 18.

ところで、上記メモリＩＣチップを動作させるには電源
電圧と基準電圧とを外部から印加する必要がある。この
うち、電源電圧Ｖｃｃは電源用パッド電極19に印加さ
れ、基準電圧はＶｓｓ１とＶｓｓ２との二種類がそれぞ
れ専用の電源用パッド電極20、21に印加される。なお、
上記データ出力用のパッド電極18には負荷容量24が寄生
的に附随している。By the way, in order to operate the memory IC chip, it is necessary to apply a power supply voltage and a reference voltage from the outside. Of these, the power supply voltage Vcc is applied to the power supply pad electrode 19, and two types of reference voltages, Vss1 and Vss2, are applied to the dedicated power supply pad electrodes 20 and 21, respectively. In addition,
A load capacitance 24 is parasitically attached to the data output pad electrode 18.

ここで、上記電源用パッド電極19に印加される電源電圧
Ｖｃｃは、アドレスバッファ12、アドレスデコーダ13、
メモリ回路14及びセンスアンプ15からなる内部回路22
と、出力回路16及び出力バッファ17からなる周辺回路23
に対して共通に供給されるが、基準電圧については内部
回路22と周辺回路23にＶｓｓ１とＶｓｓ２の二種類が独
立に供給される。この理由は次の通りである。The power supply voltage Vcc applied to the power supply pad electrode 19 is the address buffer 12, the address decoder 13,
Internal circuit 22 including memory circuit 14 and sense amplifier 15
And a peripheral circuit 23 including the output circuit 16 and the output buffer 17.
However, two types of reference voltages, Vss1 and Vss2, are independently supplied to the internal circuit 22 and the peripheral circuit 23. The reason for this is as follows.

メモリＩＣには種々の構成のものがあるが、代表的なＳ
ＲＡＭ（スタティック型ＲＡＭ）やＲＯＭ等では出力デ
ータが多ビットであるものが多く、８ビットあるいは１
６ビット等が一般的である。通常、各ビットデータが出
力される出力用のパッド電極に附随している上記負荷容
量24の値は通常１００ｐＦ程度である。多ビット構成の
メモリでは、この負荷容量を複数個、同時に充、放電す
る必要があり、チップ内の電源配線にはこの充、放電に
よる大きな電流が流れる。このため、チップ内における
配線長が特に長く、大きな抵抗成分やインダクタンス成
分を持った基準電圧配線に上記のような大きな電流が流
れると、チップ内で基準電圧が大きく変動する。このた
め、内部回路22には基準電圧Ｖｓｓ１を供給し、大きな
電流が流れる出力バッファを有する周辺回路23には基準
電圧Ｖｓｓ２を独立して供給することにより、基準電圧
Ｖｓｓ２にノイズが発生しても基準電圧Ｖｓｓ１が影響
を受けないようにしている。また、第８図では、出力回
路16及び出力バッファ17の基準電圧をＶｓｓ２にしてい
るが、出力回路16を内部回路用の基準電圧をＶｓｓ１に
し、出力バッファ17のみを基準電圧Ｖｓｓ２に接続する
場合もある。Memory ICs have various configurations, but a typical S
In many cases such as RAM (static RAM) and ROM, the output data is multi-bit, 8 bits or 1
6 bits or the like is common. Usually, the value of the load capacitance 24 attached to the output pad electrode for outputting each bit data is usually about 100 pF. In a memory having a multi-bit structure, it is necessary to charge and discharge a plurality of these load capacitors at the same time, and a large current flows due to the charge and discharge in the power supply wiring in the chip. For this reason, the wiring length in the chip is particularly long, and when a large current as described above flows through the reference voltage wiring having a large resistance component or inductance component, the reference voltage greatly changes in the chip. Therefore, by supplying the reference voltage Vss1 to the internal circuit 22 and the reference voltage Vss2 independently to the peripheral circuit 23 having an output buffer through which a large current flows, even if noise is generated in the reference voltage Vss2. The reference voltage Vss1 is not affected. Further, in FIG. 8, the reference voltage of the output circuit 16 and the output buffer 17 is set to Vss2, but when the reference voltage for the internal circuit of the output circuit 16 is set to Vss1 and only the output buffer 17 is connected to the reference voltage Vss2. There is also.

他方、ＩＣは上記半導体チップの他に、インナーリード
部とこのインナーリード部と一体的に形成されたアウタ
ーリード部とから構成された複数のリードフレーム端子
が設けられている。そして、インナーリード部の先端部
分と半導体チップ上に設けられているパッド電極とがボ
ンディングワイヤと呼ばれ、例えばＡｕやＡｌ等からな
る金属細線で電気的に接続された後に、インナーリード
部が外囲器内に半導体チップといっしょに封入される。
他方、外囲器から導出しているアウターリード部は、所
定形状に切断及び折曲されることによって、例えばＤＩ
Ｐ型の外部端子として使用される。On the other hand, the IC is provided with a plurality of lead frame terminals including an inner lead portion and an outer lead portion formed integrally with the inner lead portion in addition to the semiconductor chip. The tip of the inner lead portion and the pad electrode provided on the semiconductor chip are called a bonding wire, and are electrically connected by a thin metal wire made of, for example, Au or Al, and then the inner lead portion is removed. It is enclosed with the semiconductor chip in the enclosure.
On the other hand, the outer lead portion led out from the envelope is cut and bent into a predetermined shape, for example, DI
Used as a P-type external terminal.

第９図は上記メモリＩＣチップが封入され、外部端子が
２８ピンの外囲器の従来の内部構成を示す平面図であ
る。31はＩＣチップであり、このチップ上には電源電圧
Ｖｃｃ用のパッド電極19、基準電圧Ｖｓｓ１、Ｖｓｓ２
用のパッド電極20,21を始めとする種々のパッド電極が
設けられている。また、32はそれぞれリードフレーム端
子のインナーリード部、33はそれぞれボンディングワイ
ヤ、34は外囲器である。なお、電源電圧用以外のパッド
電極及びリードフレーム端子のアウターリード部は省略
した。FIG. 9 is a plan view showing a conventional internal structure of an envelope in which the memory IC chip is enclosed and an external terminal has 28 pins. Reference numeral 31 is an IC chip on which a pad electrode 19 for the power supply voltage Vcc and reference voltages Vss1 and Vss2 are provided.
Various pad electrodes including the pad electrodes 20 and 21 for use are provided. Further, 32 is an inner lead portion of the lead frame terminal, 33 is a bonding wire, and 34 is an envelope. The pad electrodes other than those for the power supply voltage and the outer lead portions of the lead frame terminals are omitted.

図示するように、従来では出力バッファ等のように大き
な電流が流れる回路の基準電圧を半導体チップ上で他の
回路とは別にしているが、リードフレーム端子はインナ
ーリード部及びアウターリード部ともに共通にしてい
る。As shown in the figure, conventionally, the reference voltage of a circuit such as an output buffer through which a large current flows is separated from other circuits on the semiconductor chip, but the lead frame terminal is common to the inner lead part and the outer lead part. I have to.

ところで、近年、アクセス時間の短縮化が図られた高速
メモリでは、高速化のために出力負荷容量が急速に充、
放電するため、基準電圧供給用のリードフレーム端子に
おけるインダクタンス成分による基準電圧の変動が無視
できなくなってきた。例えば、第９図のようなＩＣの基
準電圧供給用リードフレーム端子の、インナーリード部
32におけるインダクタンスの値を求めてみる。インナー
リード部の自己インダクタンスＬは、インナーリード部
の長さをｌ、幅をｗ、厚さをｔとすると、近似的に次の
式で表わされる。By the way, in recent years, in the high-speed memory for which the access time has been shortened, the output load capacity is rapidly filled for speeding up.
Due to the discharge, the fluctuation of the reference voltage due to the inductance component in the lead frame terminal for supplying the reference voltage cannot be ignored. For example, the inner lead portion of the lead frame terminal for supplying the reference voltage of the IC as shown in FIG.
Find the value of the inductance at 32. The self-inductance L of the inner lead portion is approximately represented by the following equation, where l is the length of the inner lead portion, w is the width, and t is the thickness.

ここで典型的な値の例として、ｌ＝１．５（cm）、ｗ＝
０．０５（cm）、ｔ＝０．０２（cm）を上記１式に代入
すると、Ｌの値は１２．８（ｎＨ）となる。 Here, as an example of typical values, l = 1.5 (cm), w =
Substituting 0.05 (cm) and t = 0.02 (cm) into the above formula 1, the value of L becomes 12.8 (nH).

他方、前記第８図にメモリにおける出力バッファ17の放
電電流を求めてみる。第１０図は、第８図中の出力バッ
ファ17に関係した部分の等価回路である。第１０図にお
いて、Ｃは負荷容量、Ｑはこの負荷容量Ｃを放電するた
めの出力バッファ内のＮチャネル型の出力トランジス
タ、Ｌは基準電圧供給用リードフレーム端子のインナー
リード部に存在する自己インダクタンス成分である。な
お、この場合は負荷容量Ｃの放電時を考えており、出力
バッファ内で電源電圧Ｖｃｃに接続されるＰチャネル型
の充電用の出力トランジスタはオフしているので、ここ
では省略してある。このメモリが８ビット構成の場合、
負荷容量Ｃの値は１ビット分の値である１００ｐＦの８
倍の８００ｐＦとなる。また、出力トランジスタ１個分
のチャネル幅Ｗ及びチャネル長Ｌの寸法は通常、Ｗ＝３
００（μｍ）、Ｌ＝２．２（μｍ）程度にされているの
で、８ビット分の出力トランジスタＱの等価的なチャネ
ル幅Ｗは２４００（μｍ）、チャネル長Ｌは２．２（μ
ｍ）となる。On the other hand, the discharge current of the output buffer 17 in the memory will be found in FIG. FIG. 10 is an equivalent circuit of a portion related to the output buffer 17 in FIG. In FIG. 10, C is a load capacitance, Q is an N-channel type output transistor in the output buffer for discharging the load capacitance C, and L is a self-inductance existing in the inner lead portion of the reference voltage supply lead frame terminal. It is an ingredient. In this case, it is assumed that the load capacitance C is being discharged, and the P-channel type charging output transistor connected to the power supply voltage Vcc in the output buffer is off, so it is omitted here. If this memory consists of 8 bits,
The value of the load capacitance C is 8 of 100 pF which is a value for 1 bit.
Doubled to 800 pF. The dimensions of the channel width W and the channel length L for one output transistor are usually W = 3.
00 (μm) and L = 2.2 (μm), the equivalent channel width W of the 8-bit output transistor Q is 2400 (μm) and the channel length L is 2.2 (μm).
m).

ここで、予め負荷容量Ｃにおける信号Doutが５（Ｖ）に
充電され、Doutが“１”レベルにされているとき、出力
トランジスタＱのゲートに第１１図の波形図に示すよう
な信号Dinが入力され、その後、トランジスタＱがオン
することによって流れる放電電流Ｉｓの変化を計算機に
よるシミュレーションによって求めた結果を第１２図の
特性図に示す。基準電圧Ｖｓｓ２に発生するノイズは上
記放電電流Ｉｓの時間的変化の割合い、すなわちｄＩｓ
／ｄｔに比例し、これの最大値ｄＩｓ／ｄｔ（max）は
図中の直線で示す位置の約７８×１０６（Ａ／Sec）と
なる。従って、上記負荷容量Ｃを放電する際の前記基準
電圧Ｖｓｓ２のパッド電極21における最大電圧Ｖｓｓ２
（max）は次式で表わされる。Here, when the signal Dout in the load capacitance C is charged to 5 (V) in advance and Dout is set to the “1” level, the signal Din as shown in the waveform diagram of FIG. 11 is applied to the gate of the output transistor Q. The characteristic diagram of FIG. 12 shows the result of the change in the discharge current Is which is input and then turned on when the transistor Q is turned on, obtained by simulation by a computer. The noise generated in the reference voltage Vss2 is the rate of temporal change of the discharge current Is, that is, dIs.
In proportion to / dt, the maximum value dIs / dt (max) of this is about 78 × 10 6 (A / Sec) at the position shown by the straight line in the figure. Therefore, the maximum voltage Vss2 at the pad electrode 21 of the reference voltage Vss2 when the load capacitance C is discharged
(Max) is expressed by the following equation.

Ｖｓｓ２（max）＝Ｌ・ｄＩｓ／ｄｔ（max）…２ ここで、先ほど求めた、Ｌ＝１２．８（ｎＨ）、ｄＩｓ
／ｄｔ（max）＝７８×１０６（Ａ／Sec）を代入する
と、Ｖｓｓ２（max）≒１（Ｖ）となる。すなわち、前
記第９図に示すような従来のＩＣでは、本来ならば０
（Ｖ）であるチップ上のパッド電極21が最大で１（Ｖ）
まで上昇する。従って、パッド電極20もこの電圧変動の
影響を受けるため、従来では内部回路が誤動作し易くな
るという欠点がある。Vss2 (max) = L · dIs / dt (max) ... 2 Here, L = 12.8 (nH), dIs obtained earlier
Substituting / dt (max) = 78 × 10 6 (A / Sec), Vss2 (max) ≈1 (V). That is, in the conventional IC as shown in FIG.
The pad electrode 21 on the chip which is (V) is 1 (V) at the maximum.
Rise to. Therefore, since the pad electrode 20 is also affected by this voltage fluctuation, there is a drawback that the internal circuit easily malfunctions in the conventional case.

（発明が解決しようとする課題） このように従来の半導体集積回路では、半導体チップ上
で電源電圧供給用のパッド電極を、電流が多く流れる回
路とそうでない回路とで独立して設けることによりノイ
ズによる誤動作の防止を図るようにしているが、それで
もまだ十分ではない。(Problems to be Solved by the Invention) As described above, in the conventional semiconductor integrated circuit, by providing the pad electrode for supplying the power supply voltage on the semiconductor chip independently in the circuit in which a large amount of current flows and in the circuit that does not I tried to prevent the malfunction due to, but still not enough.

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、電源電圧の経路に発生するノイズの
抑制を図ることにより、誤動作の発生を極めて低くおさ
えることができる半導体集積回路を提供することにあ
る。The present invention has been made in consideration of the above circumstances, and an object thereof is to suppress the noise generated in the path of the power supply voltage, so that the occurrence of malfunction can be suppressed to an extremely low level. To provide.

［発明の構成］ （課題を解決するための手段） この発明の半導体集積回路は、少なくとも電源電圧を半
導体チップに供給するためのリードフレーム端子のアウ
ターリード部から先のインナーリード部を複数の部分に
分割したことを特徴とする。[Structure of the Invention] (Means for Solving the Problems) In a semiconductor integrated circuit of the present invention, at least a plurality of inner lead portions ahead of the outer lead portion of a lead frame terminal for supplying a power supply voltage to a semiconductor chip are provided. It is characterized by being divided into.

（作用） 複数の部分に分割されたインナーリード部のそれぞれを
半導体チップ上のパッド電極に対し独立に接続すること
により、分割されたインナーリード部相互間のノイズの
影響が大幅に緩和される。(Operation) By independently connecting each of the inner lead portions divided into a plurality of parts to the pad electrode on the semiconductor chip, the influence of noise between the divided inner lead portions is significantly reduced.

（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。(Examples) Hereinafter, the present invention will be described by examples with reference to the drawings.

第１図はこの発明の第１の実施例による外囲器の内部構
成を示す平面図である。この実施例によるＩＣでは、前
記第８図と同様に２個の基準電圧Ｖｓｓ１、Ｖｓｓ２用
のパッド電極20,21が設けられたメモリＩＣチップ31が
使用されている。第９図と同様、32はそれぞれリードフ
レーム端子のインナーリード部であり、33はそれぞれボ
ンディングワイヤ、34は外囲器である。なお、第１図で
はチップ上の基準電圧用以外のパッド電極と、リードフ
レーム端子のアウターリード部とは省略したが、第２図
のＩＣ全体の構成を示す斜示図のように各アウターリー
ド部35は外囲器34の外部に導出され、所定形状に切断及
び折曲されることにより、例えばＤＩＰ（デュアル・イ
ン・ライン）型の外部端子として使用される。FIG. 1 is a plan view showing the internal structure of the envelope according to the first embodiment of the present invention. In the IC according to this embodiment, the memory IC chip 31 provided with the two pad electrodes 20 and 21 for the reference voltages Vss1 and Vss2 is used as in FIG. Similar to FIG. 9, 32 is an inner lead portion of the lead frame terminal, 33 is a bonding wire, and 34 is an envelope. Although the pad electrodes other than those for the reference voltage on the chip and the outer lead portions of the lead frame terminals are omitted in FIG. 1, the outer leads are shown as shown in the oblique view in FIG. The portion 35 is led out of the envelope 34, cut and bent into a predetermined shape, and is used as, for example, a DIP (dual in line) type external terminal.

この実施例によるＩＣでは、基準電圧Ｖｓｓ１、Ｖｓｓ
２用のリードフレーム端子のインナーリード部32が、第
１図では図示しないリードフレーム端子のアウターリー
ド部から先が２つのインナーリード部32A,32Bに分割さ
れており、それぞれのインナーリード部32A,32Bの先端
部と、チップ上の２個のパッド電極20,21との間が各ボ
ンディングワイヤ33でそれぞれ接続されている。In the IC according to this embodiment, the reference voltages Vss1 and Vss are
The inner lead portion 32 of the lead frame terminal for 2 is divided into two inner lead portions 32A, 32B from the outer lead portion of the lead frame terminal not shown in FIG. 1, and each inner lead portion 32A, The bonding wire 33 connects the tip portion of 32B and the two pad electrodes 20 and 21 on the chip, respectively.

このような構成において、前記出力バッファ17が設けら
れている周辺回路23（いずれも第８図に図示）に大きな
電流が流れ、パッド21における基準電圧Ｖｓｓ２が前記
のように瞬時的に１（Ｖ）程度浮いたとする。このとき
の基準電圧Ｖｓｓ２の電圧変動はリードフレーム端子の
インナーリード部32Bに伝達される。ところが、内部回
路22（第８図に図示）が接続されているパッド20は、独
立したボンディングワイヤ33及び上記インナーリード部
32Bとは分割されているインナーリード部32Aを介してリ
ードフレーム端子の同じアウターリード部35（第２図に
図示）と接続されている。このため、インナーリード部
32Bに伝達された基準電圧Ｖｓｓ２の電圧変動は内部回
路22が接続されたインナーリード部32Aには伝達されな
い。従って、基準電圧Ｖｓｓ１は出力バッファに流れる
電流に影響を受けず常に安定となり、内部回路22は誤動
作を起こすことなく、正常動作が行われる。高速動作が
必要なＩＣメモリでは、特に出力バッファに多くの電流
を瞬時的に流す必要があり、このように基準電圧用のイ
ンナーリード部を分割することによる、内部回路に対す
る電源ノイズの低減効果は大きい。In such a configuration, a large current flows through the peripheral circuit 23 (all shown in FIG. 8) provided with the output buffer 17, and the reference voltage Vss2 at the pad 21 is instantaneously set to 1 (V ) Suppose you have floated. The voltage fluctuation of the reference voltage Vss2 at this time is transmitted to the inner lead portion 32B of the lead frame terminal. However, the pad 20 to which the internal circuit 22 (shown in FIG. 8) is connected has the independent bonding wire 33 and the inner lead portion.
32B is connected to the same outer lead portion 35 (shown in FIG. 2) of the lead frame terminal through an inner lead portion 32A which is divided. Therefore, the inner lead part
The voltage fluctuation of the reference voltage Vss2 transmitted to 32B is not transmitted to the inner lead portion 32A to which the internal circuit 22 is connected. Therefore, the reference voltage Vss1 is always stable without being affected by the current flowing in the output buffer, and the internal circuit 22 performs a normal operation without causing a malfunction. In an IC memory that requires high-speed operation, it is particularly necessary to instantaneously flow a large amount of current to the output buffer. By dividing the inner lead portion for the reference voltage in this way, the effect of reducing power supply noise with respect to the internal circuit is reduced. large.

第３図はこの発明の第２の実施例による外囲器34と、こ
の外囲器34の内部に封入されるリードフレーム端子の構
成を示す平面図である。図において、36は前記半導体チ
ップが載置されるベッド部であり、37及び38はこのベッ
ド部36を保持する吊りピン部であり、さらに39はそれぞ
れ上記各吊りピン部37,38を固定するための保持部であ
る。FIG. 3 is a plan view showing the configuration of the envelope 34 according to the second embodiment of the present invention and the lead frame terminals enclosed in the envelope 34. In the figure, 36 is a bed portion on which the semiconductor chip is placed, 37 and 38 are hanging pin portions for holding the bed portion 36, and 39 is a fixing portion for the hanging pin portions 37, 38, respectively. It is a holding part for.

この実施例によるＩＣでは、上記第１図の実施例と同様
に前記基準電圧用のインナーリード部32を、一方の基準
電圧Ｖｓｓ１用のインナーリード部32Aと、他方の基準
電圧Ｖｓｓ２用のインナーリード部32Bとに分割すると
共に、前記電源電圧Ｖｃｃ用のインナーリード部32Cを
図示しない他の信号入出力用のインナーリード部よりも
大きな面積となるように構成したものである。さらにこ
の実施例では、上記基準電圧用及び電源電圧用のインナ
ーリード部を含む、外囲器34の四隅に配置された各イン
ナーリード部32に対し、外囲器34を例えばトランスファ
・モールド法等による樹脂成型によって形成する際に、
各インナーリード部が所定の位置からずれないようにす
るための補強用の吊りピン部40を追加するようにしたも
のである。In the IC according to this embodiment, as in the embodiment of FIG. 1, the inner lead portion 32 for the reference voltage is provided with one inner lead portion 32A for the reference voltage Vss1 and the other inner lead portion for the reference voltage Vss2. The inner lead portion 32C for the power supply voltage Vcc has a larger area than the other inner lead portions for signal input / output (not shown). Further, in this embodiment, for each inner lead portion 32 arranged at the four corners of the envelope 34, including the inner lead portions for the reference voltage and the power supply voltage, the envelope 34 is formed by, for example, a transfer molding method or the like. When forming by resin molding by
A reinforcement hanging pin portion 40 is added for preventing each inner lead portion from being displaced from a predetermined position.

このように、電源電圧Ｖｃｃ用のインナーリード部32C
の面積を大きくすることによって、電源電圧Ｖｃｃにお
けるノイズも緩和することができる。しかも、補強用の
吊りピン部40を追加することによって、インナーリード
部32の本数の増加や面積の増大が発生しても、各インナ
ーリード部の強度低下を防止することができる。In this way, the inner lead portion 32C for the power supply voltage Vcc
The noise in the power supply voltage Vcc can be alleviated by increasing the area of. Moreover, by adding the reinforcing hanging pin portion 40, it is possible to prevent the strength of each inner lead portion from being lowered even if the number of inner lead portions 32 or the area of the inner lead portions 32 increases.

第４図はこの発明の第３の実施例による外囲器34と、こ
の外囲器34の内部に封入されるリードフレーム端子の構
成を示す平面図である。この実施例では上記第１図の実
施例と同様に前記基準電圧用のインナーリード部32を、
一方の基準電圧Ｖｓｓ１用のインナーリード部32Aと、
他方の基準電圧Ｖｓｓ２用のインナーリード部32Bとに
分割すると共に、前記電源電圧Ｖｃｃ用のインナーリー
ド部もインナーリード部32Dと32Eの二つに分割するよう
にしたものである。この場合、図示しない半導体チップ
上にはＶｃｃ用の電極パッドを二つ設けるようにしても
良く、あるいは一つのみ設けるようにしてもよい。チッ
プ上にＶｃｃ用の電極パッドを一つのみ設けるときに
は、上記インナーリード部32Dと32Eとが別々のボンディ
ングワイヤでチップ上の同一の電極パッドと接続され
る。なお、この実施例の場合にも、吊りピン部37,38は
それぞれ保持部39によって固定されており、外囲器34の
四隅に配置された各インナーリード部32に対して補強用
の吊りピン部40が追加されている。FIG. 4 is a plan view showing the configuration of the envelope 34 according to the third embodiment of the present invention and the lead frame terminals enclosed in the envelope 34. In this embodiment, as in the embodiment shown in FIG. 1, the inner lead portion 32 for the reference voltage is
An inner lead portion 32A for one reference voltage Vss1,
The inner lead portion 32B for the other reference voltage Vss2 is divided, and the inner lead portion for the power supply voltage Vcc is also divided into two inner lead portions 32D and 32E. In this case, two electrode pads for Vcc may be provided on the semiconductor chip (not shown), or only one may be provided. When only one Vcc electrode pad is provided on the chip, the inner lead portions 32D and 32E are connected to the same electrode pad on the chip by different bonding wires. Also in the case of this embodiment, the suspension pin portions 37 and 38 are fixed by the holding portions 39, respectively, and the suspension pin portions for reinforcement are provided to the inner lead portions 32 arranged at the four corners of the envelope 34. Part 40 has been added.

第５図はこの発明の第４の実施例による外囲器34と、こ
の外囲器34の内部に封入されるリードフレーム端子の構
成を示す平面図である。この実施例では、前記第３図の
実施例において二つに分割されていた基準電圧Ｖｓｓ１
用のインナーリード部32Aと32Bをまとめてインナーリー
ド部32Fとして一体化し、このインナーリード部32Fを電
源電圧Ｖｃｃ用のインナーリード部32Cと同様に他の信
号入出力用のインナーリード部よりも大きな面積となる
ように構成したものである。FIG. 5 is a plan view showing the configuration of the envelope 34 according to the fourth embodiment of the present invention and the lead frame terminals enclosed in the envelope 34. In this embodiment, the reference voltage Vss1 divided into two in the embodiment of FIG.
The inner lead parts 32A and 32B for the same are integrated and integrated as an inner lead part 32F. The inner lead part 32F is larger than the inner lead parts for other signal input / output like the inner lead part 32C for the power supply voltage Vcc. It is configured to have an area.

第６図はこの発明の第５の実施例による外囲器34と、こ
の外囲器34の内部に封入されるリードフレーム端子の構
成を示す平面図である。この実施例では、前記第３図の
実施例における一方の基準電圧Ｖｓｓ１用のインナーリ
ード部32Aと、ベッド部36を保持する一方の吊りピン部
３８とを接続する接続部41を設けることにより、インナ
ーリード部32Aで伝達される基準電圧Ｖｓｓ１を上記接
続部41、吊りピン部38及びベッド部36を介して他方側の
吊りピン部37に導き、さらにこの吊りピン部37に新たな
インナーリード部32Gを設けるようにしたものである。
このインナーリード部32Gを設けることにより、チップ
上にはＶｓｓ用の電極パッドをもう１個設けることがで
きる。FIG. 6 is a plan view showing the configuration of the envelope 34 according to the fifth embodiment of the present invention and the lead frame terminals enclosed in the envelope 34. In this embodiment, by providing the connection portion 41 for connecting the inner lead portion 32A for one reference voltage Vss1 and the one suspension pin portion 38 holding the bed portion 36 in the embodiment of FIG. 3, The reference voltage Vss1 transmitted by the inner lead portion 32A is guided to the other side hanging pin portion 37 through the connecting portion 41, the hanging pin portion 38 and the bed portion 36, and a new inner lead portion is added to the hanging pin portion 37. It is designed to have 32G.
By providing the inner lead portion 32G, another electrode pad for Vss can be provided on the chip.

第７図はこの発明の第６の実施例による外囲器34と、こ
の外囲器34の内部に封入されるリードフレーム端子の構
成を示す平面図である。前記第３図の実施例のように、
基準電圧用のインナーリードをＶｓｓ１用のインナーリ
ード部32AとＶｓｓ２用のインナーリード部32Bとに分割
すると、吊りピン部38を中心にして図中、下側に設けら
れるインナーリード部の数が上側に設けられるインナー
リード部の数よりも多くなる。この場合、第３図に示す
ように、吊りピン部38をベッド部36の中央から導出する
と、上下のインナーリード部の配置のバランス及び強度
の上からリードフレーム端子が設計しにくくなることが
ある。FIG. 7 is a plan view showing the configuration of the envelope 34 according to the sixth embodiment of the present invention and the lead frame terminals enclosed in the envelope 34. As in the embodiment of FIG. 3,
When the inner lead for the reference voltage is divided into the inner lead portion 32A for Vss1 and the inner lead portion 32B for Vss2, the number of inner lead portions provided on the lower side in the figure with the hanging pin portion 38 as the center It is larger than the number of inner lead portions provided on the. In this case, as shown in FIG. 3, if the hanging pin portion 38 is led out from the center of the bed portion 36, it may be difficult to design the lead frame terminal in view of the balance and strength of the arrangement of the upper and lower inner lead portions. .

そこで、この実施例では、上下のインナーリード部の本
数を考慮し、吊りピン部38をベッド部36の中央からずら
せて導出するようにしたものである。Therefore, in this embodiment, in consideration of the number of upper and lower inner lead portions, the hanging pin portion 38 is deviated from the center of the bed portion 36 and led out.

このように、上記各実施例によれば基準電圧もしくは電
源電圧を供給するインナーリード部を分割するか、もし
くはこのインナーリード部の面積を他の信号用のインナ
ーリード部よりも大きくするようにしたので、電源電圧
の経路に発生するノイズの抑制が図れ、ノイズによる誤
動作の防止を図ることができる。As described above, according to each of the above embodiments, the inner lead portion for supplying the reference voltage or the power supply voltage is divided, or the area of the inner lead portion is made larger than the inner lead portions for other signals. Therefore, noise generated in the path of the power supply voltage can be suppressed, and malfunction due to noise can be prevented.

さらに上記各実施例では、例えば第３図に示すように基
準電圧用のインナーリード32A,32Bと電源電圧Ｖｃｃ用
のインナーリード部32Cを除く他のインナーリードは、
全て上下対象の状態で配置されている。このような配置
とすることにより、リードフレーム端子をプレス加工に
より成型する際、プレス用の刃の設計が少なくでき、金
型設計に要するコストを低減化することができる。Further, in each of the above-mentioned embodiments, for example, as shown in FIG. 3, the inner leads 32A and 32B for the reference voltage and the inner leads 32C for the power supply voltage Vcc are the other inner leads except
All are arranged in a vertically symmetrical state. With such an arrangement, when the lead frame terminal is molded by press working, the design of the pressing blade can be reduced, and the cost required for die design can be reduced.

なお、この発明は上記各実施例に限定されるものではな
く種々の変形が可能であることはいうまでもない。例え
ば、上記実施例では基準電圧用もしくは電源電圧用のイ
ンナーリード部を二つに分割する場合について説明した
が、これは二つ以上に分割するようにしてもよい。It is needless to say that the present invention is not limited to the above embodiments and various modifications can be made. For example, in the above embodiment, the case where the inner lead portion for the reference voltage or the power supply voltage is divided into two has been described, but this may be divided into two or more.

［発明の効果］ 以上説明したようにこの発明によれば、電源電圧の経路
に発生するノイズの抑制を図ることができ、これにより
誤動作の発生が極めて低くおさえられる半導体集積回路
を提供することができる。[Effects of the Invention] As described above, according to the present invention, it is possible to provide a semiconductor integrated circuit in which noise generated in the path of the power supply voltage can be suppressed, and thereby malfunctions can be suppressed to an extremely low level. it can.

【図面の簡単な説明】[Brief description of drawings]

第１図はこの発明の第１の実施例による外囲器の内部構
成を示す平面図、第２図は上記実施例におけるＩＣ全体
の構成を示す斜示図、第３図ないし第７図はそれぞれこ
の発明の他の実施例による外囲器の内部構成を示す平面
図、第８図は典型的なメモリＩＣチップの回路構成を示
すブロック図、第９図は従来ＩＣの外囲器の内部構成を
示す平面図、第１０図は第８図のメモリＩＣチップの一
部回路の等価回路図、第１１図は第１０図回路で使用さ
れる信号の波形図、第１２図は第１０図回路の特性図で
ある。 20,21……基準電圧用のパッド電極、31……メモリＩＣ
チップ、32,32A,32B,32C,32D,32E,32F,32G……リードフ
レーム端子のインナーリード部、33……ボンディングワ
イヤ、34……外囲器、35……リードフレーム端子のアウ
ターリード部、36……ベッド部、37,38……吊りピン
部、39……保持部、40……吊りピン部、41……接続部。FIG. 1 is a plan view showing the internal structure of an envelope according to the first embodiment of the present invention, FIG. 2 is a perspective view showing the structure of the entire IC in the above embodiment, and FIGS. FIG. 8 is a plan view showing the internal structure of an envelope according to another embodiment of the present invention, FIG. 8 is a block diagram showing the circuit structure of a typical memory IC chip, and FIG. 9 is the inside of an envelope of a conventional IC. FIG. 10 is a plan view showing the configuration, FIG. 10 is an equivalent circuit diagram of a partial circuit of the memory IC chip of FIG. 8, FIG. 11 is a waveform diagram of signals used in the circuit of FIG. 10, and FIG. 12 is FIG. It is a characteristic diagram of a circuit. 20,21 …… Pad electrode for reference voltage, 31 …… Memory IC
Chip, 32,32A, 32B, 32C, 32D, 32E, 32F, 32G …… Inner lead part of lead frame terminal, 33 …… Bonding wire, 34 …… Enclosure, 35 …… Outer lead part of lead frame terminal , 36 …… Bed part, 37,38 …… Suspension pin part, 39 …… Holding part, 40 …… Suspension pin part, 41 …… Connecting part.

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−14544（ＪＰ，Ａ) 特開 昭60−117635（ＪＰ，Ａ) 特開 昭55−71030（ＪＰ，Ａ) 特開 昭63−211658（ＪＰ，Ａ) 実開 昭62−134255（ＪＰ，Ｕ) ─────────────────────────────────────────────────── ─── Continuation of front page (56) References JP-A-58-14544 (JP, A) JP-A-60-117635 (JP, A) JP-A-55-71030 (JP, A) JP-A-63- 211658 (JP, A) Actually opened 62-134255 (JP, U)

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】表面上に複数のパッド電極が形成された半
導体チップと、 上記半導体チップを収納する外囲器と、 それぞれインナーリード部とアウターリード部とから構
成された複数のリードフレーム端子と、 上記複数の各リードフレーム端子のインナーリード部の
先端部と上記半導体チップの表面上に形成されたパッド
電極とを接続する金属細線とを具備し、 少なくとも電源電圧を上記半導体チップに供給するため
のリードフレーム端子のアウターリード部から先のイン
ナーリード部が複数の部分に分割され、 この複数の部分に分割されたインナーリード部の一つに
は補強用の吊りピン部が設けられてなることを特徴とす
る半導体集積回路。1. A semiconductor chip having a plurality of pad electrodes formed on its surface, an envelope for accommodating the semiconductor chip, and a plurality of lead frame terminals each having an inner lead portion and an outer lead portion. A thin metal wire connecting the tip of the inner lead portion of each of the lead frame terminals and a pad electrode formed on the surface of the semiconductor chip, at least for supplying a power supply voltage to the semiconductor chip The inner lead part ahead of the outer lead part of the lead frame terminal is divided into a plurality of parts, and one of the inner lead parts divided into the plurality of parts is provided with a reinforcing hanging pin part for reinforcement. And a semiconductor integrated circuit. 【請求項２】表面上に複数のパッド電極が形成された半
導体チップと、 上記半導体チップが載置されるベッド部と、 上記ベッド部を保持する一対の吊りピン部と、 上記半導体チップを収納する外囲器と、 それぞれインナーリード部とアウターリード部とから構
成された複数のリードフレーム端子と、 上記複数の各リードフレーム端子のインナーリード部の
先端部と上記半導体チップの表面上に形成されたパッド
電極とを接続する金属細線とを具備し、 少なくとも電源電圧を上記半導体チップに供給するため
のリードフレーム端子のアウターリード部から先のイン
ナーリード部が複数の部分に分割され、 この複数の部分に分割されたインナーリード部の一つが
上記一対の吊りピン部の一方に接続されてなることを特
徴とする半導体集積回路。2. A semiconductor chip having a plurality of pad electrodes formed on a surface thereof, a bed portion on which the semiconductor chip is placed, a pair of hanging pin portions for holding the bed portion, and the semiconductor chip accommodated therein. And a plurality of lead frame terminals each composed of an inner lead portion and an outer lead portion, and a tip portion of the inner lead portion of each of the plurality of lead frame terminals and a surface of the semiconductor chip. A thin metal wire for connecting the pad electrode to the semiconductor chip, and at least the inner lead portion from the outer lead portion of the lead frame terminal for supplying a power supply voltage to the semiconductor chip is divided into a plurality of portions. A semiconductor integrated circuit, wherein one of the inner lead portions divided into parts is connected to one of the pair of hanging pin portions. .
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