JPH066618Y2 - Electronic receiver - Google Patents

Description

【考案の詳細な説明】 ［考案の技術分野］ この考案は、電卓付ラジオ等に使用される電子受信装置
に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to an electronic receiver used in a radio with a calculator and the like.

［従来技術とその問題点］ 近年、電卓付ラジオが実用化されている。また、ラジオ
のチューニング方式として、デジタルチューニング方式
も広く知られている。デジタルチューニングのための制
御回路では、その基準クロックとして一般に電卓の基準
クロックよりも高い周波数のものが必要である。これ
は、デジタル・チューニング・システム（以下「ＤＴ
Ｓ」と略称する）の基準クロックがチューニング用のＰ
ＷＭ波形を作るためのカウンタのカウントアップあるい
はカウントダウンのための信号として使用されるためで
ある。[Prior Art and its Problems] Radios with calculators have been put into practical use in recent years. A digital tuning method is also widely known as a radio tuning method. A control circuit for digital tuning generally requires a reference clock having a higher frequency than the reference clock of a calculator. This is a digital tuning system (hereinafter "DT
The reference clock of "S" is referred to as P for tuning.
This is because it is used as a signal for counting up or counting down the counter for creating the WM waveform.

第５図に従来の電卓付ラジオの基準クロック発生回路を
示す。同図で11は発振器であり、この発振器11の発振ク
ロックが立下がりで反転するバイナリカウンタ12〜14で
順次分周される。発振器11の発振クロックａはアンド回
路15,16のそれぞれに入力される。また、発振器11の発
振クロックａを分周するバイナリカウンタ12の出力クロ
ックｂはアンド回路16及びインバータ17を介してアンド
回路15に入力される。さらに、バイナリカウンタ12の出
力クロックｂを分周するバイナリカウンタ13の出力クロ
ックｃがアンド回路18,19のそれぞれに入力され、バイ
ナリカウンタ13の出力クロックｂを分周するバイナリカ
ウンタ14の出力クロックｄがアンド回路19及びインバー
タ20を介してアンド回路18に入力される。アンド回路1
5,16の出力するクロックφ10，φ20がＤＴＳデジタルチ
ューニング回路用の基準クロック、アンド回路18,19の
出力するクロックφ１，φ２が制御装置用の基準クロッ
クとして使用される。各クロックのタイミングチャート
は第６図に示すようになっており、速いクロックを順次
分周していって、互いに位相のずれたクロックφ１とφ
２、φ10とφ20を作成するものである。FIG. 5 shows a reference clock generation circuit of a conventional radio with a calculator. In the figure, 11 is an oscillator, and the oscillation clock of the oscillator 11 is sequentially divided by binary counters 12 to 14 which are inverted at the falling edge. The oscillation clock a of the oscillator 11 is input to the AND circuits 15 and 16, respectively. The output clock b of the binary counter 12 that divides the oscillation clock a of the oscillator 11 is input to the AND circuit 15 via the AND circuit 16 and the inverter 17. Further, the output clock c of the binary counter 13 that divides the output clock b of the binary counter 12 is input to each of the AND circuits 18 and 19, and the output clock d of the binary counter 14 that divides the output clock b of the binary counter 13 Is input to the AND circuit 18 via the AND circuit 19 and the inverter 20. AND circuit 1
The clocks φ10, φ20 output by 5, 16 are used as reference clocks for the DTS digital tuning circuit, and the clocks φ1, φ2 output by AND circuits 18, 19 are used as reference clocks for the control device. The timing chart of each clock is as shown in FIG. 6, in which clocks φ1 and φ that are out of phase with each other are obtained by sequentially dividing a fast clock.
2. Create φ10 and φ20.

ところが、上記のような構成により作成したクロックで
電卓機能のＣＰＵ制御及びラジオ受信のためのチャンネ
ル表示、カウント値セット等のＣＰＵ制御とＤＴＳとを
動作させると、以下に示すような問題点が発生する。However, if the DTS is operated with the CPU control of the calculator function, the channel display for radio reception, the count value setting, etc., and the DTS are operated by the clock created by the above configuration, the following problems occur. To do.

すなわち、ＤＴＳがビットセット命令により分解能のビ
ット数をセットし、カウンタセット命令により受信デー
タとしてのカウント値をセットする。そして、セットし
た後に、内部のカウンタをクロックφ20によりカウント
アップし、以後セットしたカウント値と一致するまでカ
ウントを続行する。That is, the DTS sets the number of bits of resolution by the bit set instruction, and sets the count value as received data by the counter set instruction. Then, after the setting, the internal counter is counted up by the clock φ20, and thereafter, the counting is continued until it matches the set count value.

さて、このカウントアップ用のクロックφ20と、ビット
セット命令をセットする際のタイミングクロックφ_Ｂは
共に上記基準クロックφ２に同期している。つまり、ク
ロックφ20とクロックφ２は元が同じであり、クロック
φ２はＣＰＵのシステムクロックであるから、ＣＰＵが
セットする命令であるクロックφ_Ｂがクロックφ２のタ
イミングで出力されるのは当然である。Now, a clock φ20 for this counting, timing clock phi _B when setting the bit set instruction are both synchronized to the reference clock .phi.2. In other words, the clock φ20 and the clock φ2 is the original are the same, the clock φ2 is because it is the system clock of CPU, CPU that the clock phi _B is an instruction for setting the output at the timing of the clock φ2 is natural.

そうすると、クロックφ_Ｂの立下がりがクロックφ20の
立下がりタイミングと一致するため、各ゲートや配線の
遅延時間により、クロックφ_Ｂの立上がり側のクロック
φ20が有効になる場合と、クロックφ_Ｂの立下がり側の
クロックφ20が有効になる場合がでてくる。Then, since the falling edge of the clock φ _B coincides with the falling timing of the clock φ 20, the delay time of each gate and the wiring makes the clock φ 20 on the rising side of the clock φ _B valid and the rising edge of the clock φ _B. There are cases where the falling clock φ20 becomes valid.

また、クロックφ_Ｂとクロックφ20の立下がりのタイミ
ングが完全に一致した場合、クロックφ_Ｂが立下がる瞬
間のクロックφ20のレベルを判定することはできず、カ
ウンタのクロックとして有効となるか否か、あるいはい
くつ有効となるかを判定することはできない。Further, when the falling timings of the clock φ _B and the clock φ 20 are completely coincident with each other, the level of the clock φ 20 at the moment when the clock φ _B falls cannot be determined, and whether the clock is valid as the counter clock or not. , Or how many are valid cannot be determined.

このように上記従来の回路では、クロックφ_Ｂの前後に
おいてＰＷＭ用のカウント値が不定となってしまい、ク
ロックφ_Ｂによるカウンタのリセット後の１ビットがク
リティカルパスとなって出力波形も不定となってしまう
という問題があった。In this way, the conventional circuit, is before and after the clock phi _B becomes the count value for PWM is indefinite, the clock phi _B by the counter of one bit critical path and becomes the output waveform also undefined after reset There was a problem that it would end up.

この点を防止するためにクリティカルパス防止用の回路
を付加することも考えられるが、そうすると今度は回路
全体の規模が大きくなってしまうという問題が生じる。It is possible to add a circuit for preventing a critical path in order to prevent this point, but this causes a problem that the scale of the entire circuit becomes large this time.

［考案の目的］ この考案は上記のような実情に鑑みてなされたもので、
特別な回路を付加することなく正確なＰＷＭ波形信号を
作成することのできる電子受信装置を提供することを目
的とする。[Purpose of Invention] This invention was made in view of the above situation.
An object of the present invention is to provide an electronic receiving device capable of producing an accurate PWM waveform signal without adding a special circuit.

［考案の要点］ この考案は、基準発振器の発振クロックの立下がり等の
パルス波形の終端に同期して電子受信を行なうためのデ
ジタルチューニング回路の基準クロックを作成し、ま
た、このデジタルチューニング回路の基準クロックの立
上がり等のパルス波形の先端に同期して計算を行なうた
めの制御装置の基準クロックを作成するようにしたもの
である。[Points of the Invention] The present invention creates a reference clock of a digital tuning circuit for performing electronic reception in synchronization with the end of a pulse waveform such as a falling edge of an oscillation clock of a reference oscillator. The reference clock of the control device for performing the calculation in synchronization with the leading edge of the pulse waveform such as the rise of the reference clock is created.

［考案の実施例］ 以下図面を参照してこの考案の一実施例を説明する。[Embodiment of the Invention] An embodiment of the invention will be described below with reference to the drawings.

第１図はクロック発生回路の回路構成を示すもので、21
は発振器である。発振器21の発振クロックａはバイナリ
カウンタとなるフリップフロップ（以下「Ｆ．Ｆ」と略
称する）22のクロック端子ＣＫに送られると共に、イン
バータ23を介して反転され、ノア回路24,25に入力され
る。さらにＦ．Ｆ22の出力Ｑがクロックｂとしてノア回
路24に、同出力がノア回路25に入力される。ノア回路
24の出力がＤＴＳデジタルチューニング回路用の基準ク
ロックφ10として後段の処理回路で使用される他、Ｆ．
Ｆ26のセット用のクロック端子ＣＫＸに入力される。同
様にノア回路25の出力がＤＴＳデジタルチューニング回
路用の基準クロックφ20として後段の処理回路で使用さ
れる他、Ｆ．Ｆ26の出力用のクロック端子ＣＫＹに入力
される。Ｆ．Ｆ26は、入力端子Ｉの入力を、上記クロッ
ク端子ＣＫＸに入力されるクロックφ10に従ってセット
し、上記クロック端子ＣＫＹに入力されるクロックφ20
に従って出力端子Ｘからクロックｃとして出力する。こ
のクロックｃは、バイナリカウンタとなるＦ．Ｆ27のク
ロック端子ＣＫに送られる一方、インバータ28を介して
反転された後、ノア回路29,30、上記Ｆ．Ｆ26の入力端
子Ｉに送られる。Ｆ．Ｆ27の出力Ｑがクロックｄとして
ノア回路29に、同出力がノア回路30に入力される。そ
して、ノア回路29の出力が制御装置用の基準クロックφ
２として後段の処理回路で使用され、同様にノア回路30
の出力が制御装置用の基準クロックφ１として後段の処
理回路で使用される。Figure 1 shows the circuit configuration of the clock generator.
Is an oscillator. The oscillation clock a of the oscillator 21 is sent to a clock terminal CK of a flip-flop (hereinafter abbreviated as “FF”) 22 that serves as a binary counter, inverted by an inverter 23, and input to NOR circuits 24, 25. It Furthermore, F. The output Q of F22 is input to the NOR circuit 24 as the clock b, and the output is input to the NOR circuit 25. Noah circuit
The output of 24 is used as a reference clock φ10 for the DTS digital tuning circuit in the subsequent processing circuit, and
It is input to the clock terminal CKX for setting F26. Similarly, the output of the NOR circuit 25 is used as the reference clock φ20 for the DTS digital tuning circuit in the subsequent processing circuit, and F. It is input to the clock terminal CKY for output of F26. F. F26 sets the input of the input terminal I according to the clock φ10 input to the clock terminal CKX, and the clock φ20 input to the clock terminal CKY.
The clock is output from the output terminal X as the clock c. This clock c is an F. While being sent to the clock terminal CK of F27, it is inverted through the inverter 28, and then the NOR circuits 29 and 30, the F. It is sent to the input terminal I of F26. F. The output Q of F27 is input to the NOR circuit 29 as the clock d and the output thereof is input to the NOR circuit 30. The output of the NOR circuit 29 is the reference clock φ for the control device.
2 is used in the processing circuit in the subsequent stage, and the NOR circuit 30 is also used.
Is used as a reference clock φ1 for the control device in the processing circuit in the subsequent stage.

上記のような構成にあって、その動作タイミングは第２
図に示すようになる。すなわち、上記Ｆ．Ｆ26とインバ
ータ28とで２相反転バイナリカウンタが構成されるもの
で、Ｆ．Ｆ26は上述したようにクロックφ10でセット
し、クロックφ20で出力する。したがって、クロックφ
１，φ２がクロックφ20の立上がりに同期して出力され
るようになる。その結果、ビットセット命令をセットす
るためのクロックφ_Ｂがリセットを完了した後にクロッ
クφ20が立下がるようになるので、クロックφ20のレベ
ルが不定となることはなくなる。In the above configuration, the operation timing is the second
As shown in the figure. That is, the F. The F26 and the inverter 28 form a two-phase inversion binary counter. F26 is set by the clock φ10 as described above and is output by the clock φ20. Therefore, the clock φ
1 and φ2 are output in synchronization with the rising of the clock φ20. As a result, the clock phi _B for setting the bit set instruction so the clock φ20 after completing reset so falls will not be the level of the clock φ20 becomes indefinite.

なお、クロックａ，ｂからＤＴＳデジタルチューニング
回路用のクロックφ10，φ20を作成する回路として、上
記第５図で示したようなアンド回路ではなくノア回路2
4,25を使用したのは、発振出力を分周していく際に立上
がり同期で分周していくと瞬時的なノイズパルス、所謂
ヒゲ、が発生するので、これに対処し、ヒゲを発生しに
くくしたものであり、アンド回路を用いても理論的には
同じである。As a circuit for generating the clocks φ10 and φ20 for the DTS digital tuning circuit from the clocks a and b, the NOR circuit 2 is used instead of the AND circuit shown in FIG.
4,25 is used because instantaneous noise pulse, so-called beard, is generated when the oscillation output is divided and the frequency is divided in synchronization with the rising edge. It is difficult to do, and theoretically the same even if an AND circuit is used.

次に上記第１図のクロック発生回路を用いた電卓機能を
有する電子受信装置の全体構成を第３図により説明す
る。同図において31はメインＲＯＭで、各種制御命令を
記憶しており、出力ラインａから行アドレス、出力ライ
ンｂから桁アドレス、出力ラインｃからオペレーション
（制御命令）、出力ラインｄからコードデータ、出力ラ
インｅから次アドレスを出力する。上記メインＲＯＭ31
の出力ラインａ，ｂから出力される行アドレス及び桁ア
ドレスはＡＣＳ（オート・カウンタ・システム）制御回
路32を介してＡＣＳ回路33及びＲＡＭ34へ送られる。Ａ
ＣＳ制御回路32は、ＡＣＳ回路33に制御命令を与え、Ｒ
ＡＭ34の桁アドレスを指定する。上記ＡＣＳ回路33は、
例えばアップ／ダウンカウンタにより構成され、ＡＣＳ
制御回路32の制御に従って動作し、ＲＡＭ34内のレジス
タに対する桁指定を行なう。すなわち、メインＲＯＭ31
のＲＡＭ34に対する桁指定は１桁しか行なわれないの
で、複数桁に亘って同じオペレーションを行なう場合に
ＡＣＳ回路33により同じアドレスを指定桁よりカウント
アップあるいはカウントダウンし、その値により順次Ｒ
ＡＭ34の桁を順次指定するようにしている。このときの
桁指定数の制御は、ＡＣＳ制御回路32により行なわれ
る。Next, the overall structure of an electronic receiving apparatus having a calculator function using the clock generating circuit shown in FIG. 1 will be described with reference to FIG. In the figure, reference numeral 31 is a main ROM that stores various control commands, and outputs line a from row address, output line b from digit address, output line c from operation (control command), output line d from code data, and output. The next address is output from the line e. Main ROM 31 above
The row address and digit address output from the output lines a and b of the above are sent to the ACS circuit 33 and the RAM 34 via the ACS (auto counter system) control circuit 32. A
The CS control circuit 32 gives a control command to the ACS circuit 33,
Specify the digit address of AM34. The ACS circuit 33 is
For example, it is composed of an up / down counter,
It operates under the control of the control circuit 32 and designates a digit for a register in the RAM 34. That is, the main ROM 31
Since only one digit is designated for the RAM 34 in the above, the same address is counted up or down from the designated digit by the ACS circuit 33 when the same operation is performed over a plurality of digits, and R is sequentially read according to the value.
The digits of AM34 are specified sequentially. The control of the designated number of digits at this time is performed by the ACS control circuit 32.

また、第３図において、上記メインＲＯＭ31の出力ライ
ンｃから出力される制御命令はインストラクション・デ
コーダ35へ送られ、出力ラインｄから出力されるコード
データはバスラインＢＬを介して加減算回路（図では
「ＦＡＳ」と表わす）36及びＤＴＳ回路37へ送られる。
上記バスラインＢＬには、キー入力部38が接続されると
共にＲＡＭ34の出力端が接続される。そして、上記メイ
ンＲＯＭ31の出力ラインｅから出力される次アドレス
は、アドレス指定回路39へ送られる。また、このアドレ
ス指定回路39には、上記加減算回路36の加減算結果に対
してデータの有無及びキャリー信号の有無等を判断する
判断部40から判断信号が与えられる。上記アドレス指定
回路39は、パワーオン時にＰＯＣ（パワーオンクリア）
回路41によりクリアされ、その後、メインＲＯＭ31から
の次アドレス及び判断部40からの判断信号に基づいてメ
インＲＯＭ31の次アドレスを指定する。Further, in FIG. 3, the control command outputted from the output line c of the main ROM 31 is sent to the instruction decoder 35, and the code data outputted from the output line d is added / subtracted via the bus line BL (in the figure, (Denoted as "FAS") 36 and DTS circuit 37.
The key input section 38 is connected to the bus line BL, and the output end of the RAM 34 is connected to the bus line BL. Then, the next address output from the output line e of the main ROM 31 is sent to the address designating circuit 39. Further, the addressing circuit 39 is provided with a judgment signal from the judgment unit 40 for judging the presence / absence of data and the presence / absence of a carry signal with respect to the addition / subtraction result of the addition / subtraction circuit 36. The addressing circuit 39 has a POC (power-on clear) at power-on.
After being cleared by the circuit 41, the next address of the main ROM 31 is designated based on the next address from the main ROM 31 and the determination signal from the determination unit 40.

そして、上記メインＲＯＭ31により加減算回路36の演算
動作が制御される。上記加減算回路36は、通常は４ビッ
トパラレル・バイナリ演算（16進）を行なうが、上記Ａ
ＣＳ回路33が作動している場合には、ＤＴＳ回路37の作
動中を除いて４ビットパラレルＢＣＤ演算に切換えられ
る。すなわち、通常ＲＡＭ34は４ビット構成であり、16
進で表わされるので、システム内部で使用する演算には
16進をそのまま利用してバイナリ演算を行なった方が便
利である。しかし、電卓で扱う数字は10進であり、ＲＡ
Ｍ34の内部でもＢＣＤコードで記憶している。従って、
これを使用した演算はＢＣＤ演算となるので、加減算回
路36に対して上記したように演算モードの切換えを行な
っている。Then, the arithmetic operation of the adder / subtractor circuit 36 is controlled by the main ROM 31. The adder / subtractor circuit 36 normally performs a 4-bit parallel binary operation (hexadecimal).
When the CS circuit 33 is operating, the 4-bit parallel BCD operation is switched except when the DTS circuit 37 is operating. That is, the normal RAM 34 has a 4-bit structure,
Since it is expressed in hexadecimal, the calculation used in the system is
It is more convenient to use binary hexadecimal as it is for binary operations. However, the numbers handled by the calculator are decimal, and RA
It is also stored inside the M34 as a BCD code. Therefore,
Since the operation using this is the BCD operation, the operation mode is switched to the adder / subtractor circuit 36 as described above.

しかして、上記ＲＡＭ34には、キー入力部38からのキー
入力データ，加減算回路36の演算データ等が書込まれ、
表示レジスタにセットされたデータがデコーダ42により
デコーダされて表示部43へ送られる。また、上記デコー
ダ42のデコーダ出力の一部は、キー制御回路44へ送られ
る。このキー制御回路44は、デコーダ42からの信号によ
りサンプリング信号等のキー制御信号を発生し、上記キ
ー入力部38へ出力する。Then, in the RAM 34, the key input data from the key input unit 38, the operation data of the addition / subtraction circuit 36, etc. are written,
The data set in the display register is decoded by the decoder 42 and sent to the display unit 43. A part of the decoder output of the decoder 42 is sent to the key control circuit 44. The key control circuit 44 generates a key control signal such as a sampling signal according to the signal from the decoder 42 and outputs it to the key input unit 38.

一方、上記インストラクション・デコーダ35は、メイン
ＲＯＭ31からの制御命令をデコードし、各種制御命令を
出力すると共に、表示制御回路45に与えて表示制御クロ
ックを発生させ、この表示制御クロックにより表示部43
の動作タイミングを制御している。また、上記インスト
ラクション・デコーダ35は、メインＲＯＭ31からの制御
命令に従ってクロック発生装置46を制御し、クロックパ
ルスφ_Ｂ，φ_Ｃを発生させる。このクロックパルスφ_Ｂ
は、ＤＴＳ回路37の分解能をセットするためのセット命
令として、クロックパルスφ_ＣはＤＴＳ回路37にＲＡＭ
34から受信データとしてのカウント値をセットするため
のセット命令として、それぞれＤＴＳ回路37に与えられ
る。このＤＴＳ回路37は、ＲＡＭ34からセットされたカ
ウント値に対応する幅のＰＷＭ信号をＤ／Ａ変換回路37
aへ出力するが、その分解能はＲＡＭ34からセットされ
るデータにより変化する。更にこのＤＴＳ制御回路37
は、動作中を示すＣＫＺ信号をＡＣＳ制御回路32へ出力
する。On the other hand, the instruction decoder 35 decodes the control command from the main ROM 31 and outputs various control commands, and at the same time, supplies the display control circuit 45 with a display control clock to generate a display control clock.
Control the operation timing of. Further, the instruction decoder 35 controls the clock generator 46 according to the control instruction from the main ROM 31 to generate clock pulses φ _B and φ _C. This clock pulse φ _B
RAM as set instruction for setting the resolution of the DTS circuit 37, a clock pulse phi _C is DTS circuit 37
A set instruction for setting the count value as the reception data from 34 is given to each DTS circuit 37. The DTS circuit 37 uses the D / A conversion circuit 37 for the PWM signal having the width corresponding to the count value set from the RAM 34.
Although the data is output to a, the resolution changes depending on the data set from the RAM 34. Furthermore, this DTS control circuit 37
Outputs to the ACS control circuit 32 a CKZ signal indicating that it is operating.

また、第３図において47は直流電源例えば３Ｖの電池
で、レギュレータ48に供給される。このレギュレータ48
は、電池47から供給される３Ｖの電圧を1/2の電圧Ｖ
_ＤＤに降圧し、安定化された電圧として上記各回路部に
供給すると共に倍電圧回路49に出力する。この倍電圧回
路49は、上記Ｖ_ＤＤ電圧をクロック発生回路50からのク
ロックパルスにより２倍（３Ｖ）に昇圧し、Ｖ_ＤＢとし
て上記表示部43へ供給する。このクロック発生回路50が
上記第１図に示した構成とされるもので、デジタルチュ
ーニング回路のためのクロックφ10，φ20と電卓演算の
ための制御装置制御用のクロックφ１，φ２とを出力す
るものである。Further, in FIG. 3, reference numeral 47 is a DC power supply, for example, a 3V battery, which is supplied to the regulator 48. This regulator 48
Is half the voltage of 3V supplied from the battery 47
_The voltage is stepped down to _DD and supplied as a stabilized voltage to each of the above-mentioned circuit parts and is output to the voltage doubler circuit 49. The voltage doubler circuit 49 doubles (3 V) the V _DD voltage by the clock pulse from the clock generation circuit 50 and supplies it to the display unit 43 as V _DB . The clock generating circuit 50 has the configuration shown in FIG. 1 and outputs the clocks φ10 and φ20 for the digital tuning circuit and the clocks φ1 and φ2 for controlling the controller for calculating the calculator. Is.

次いで、上記ＤＴＳ回路37の詳細な回路構成について第
４図により説明する。このＤＴＳ回路37は、８ビット
（分解能２^８）〜１５ビット（分解能２^１５）までのＰ
ＷＭ信号を出力することができるように構成されてい
る。但し、本実施例ではチューニング時に１０ビット
と，１２ビットのみを使用している。しかして、ＲＡＭ
34内の同調カウンタから１デジット（４ビット）単位で
送られてくる同調データは、４ビット・フリップフロッ
プ51に入力されると共に、インバータ52a〜52dを介して
４ビット・２相フリップフロップ53aへ送られる。この
フリップフロップ53aには、４ビット・２相のフリップ
フロップ53b〜53dが縦続接続される。上記フリップフロ
ップ53a〜53dは、上記クロック発生回路46から送られて
くるクロックパルスφ_Ｃによりデータを読込み、パルス
ジェネレータ50からのクロックパルスφ１により出力す
る。そして、上記フリップフロップ53a〜53dの出力デー
タは、３ビット・フリップフロップ54a及び４ビットフ
リップフロップ54b〜54dへそれぞれ送られる。この場
合、フリップフロップ54aには、フリップフロップ53aの
出力信号のうち上位３ビットの信号が与えられる。そし
て、上記フリップフロップ54c,54dの出力信号は一致回
路55Aへ送られ、フリップフロップ54a,54bの出力信号は
一致回路55Bへ送られる。上記一致回路55Aは、オア回路
56a〜56h，ナンド回路57a〜57d，ノア回路58からなり、
オア回路56a〜56hに上記フリップフロップ54c,54d及び
８段立下りバイナリカウンタ59aの出力信号が入力され
る。そして、上記オア回路56a,56bの出力がナンド回路5
7aに、オア回路56c,56dの出力がナンド回路57bに、オア
回路56e,56fの出力がナンド回路57cに、オア回路56g,56
hの出力がナンド回路57dにそれぞれ入力される。上記ナ
ンド回路57a〜57dの出力信号はノア回路58へ入力され、
このノア回路58の出力信号が一致信号Ａとしてタイミン
グ・カウンタ60へ送られる。一方、上記一致回路55B
は、ノア回路61，オア回路62a〜62fからなり、ノア回路
61及びオア回路62a〜62fにフリップフロップ54a,54b及
び８段立下りバイナリカウンタ59bの出力信号が入力さ
れる。そして、上記オア回路62a,62bの出力がノア回路6
3aに，オア回路62c,62dの出力がノア回路63bに，オア回
路62e,62fの出力がノア回路63cに入力される。更に上記
ノア回路63a〜63cの出力信号は、ノア回路61の出力信号
と共にノア回路64に入力され、このノア回路64の出力信
号が一致信号Ｂとしてタイミング・カウンタ60へ送られ
る。Next, the detailed circuit configuration of the DTS circuit 37 will be described with reference to FIG. This DTS circuit 37 has a P of 8 bits (resolution 2 ⁸ ) to 15 bits (resolution 2 ¹⁵ ).
It is configured to be able to output a WM signal. However, in this embodiment, only 10 bits and 12 bits are used during tuning. Then RAM
Tuning data sent from the tuning counter in 34 in units of 1 digit (4 bits) is input to the 4-bit flip-flop 51 and also to the 4-bit 2-phase flip-flop 53a via the inverters 52a to 52d. Sent. The 4-bit / 2-phase flip-flops 53b to 53d are cascade-connected to the flip-flop 53a. The flip-flop 53a~53d outputs the clock pulse φ1 of the data by the clock pulses phi _C transmitted from the clock generation circuit 46 reads, from the pulse generator 50. The output data of the flip-flops 53a to 53d are sent to the 3-bit flip-flop 54a and the 4-bit flip-flops 54b to 54d, respectively. In this case, the upper 3 bits of the output signal of the flip-flop 53a are given to the flip-flop 54a. The output signals of the flip-flops 54c and 54d are sent to the matching circuit 55A, and the output signals of the flip-flops 54a and 54b are sent to the matching circuit 55B. The matching circuit 55A is an OR circuit.
56a to 56h, NAND circuits 57a to 57d, and NOR circuit 58,
The output signals of the flip-flops 54c and 54d and the eight-stage falling binary counter 59a are input to the OR circuits 56a to 56h. The outputs of the OR circuits 56a and 56b are the NAND circuit 5
7a, the outputs of the OR circuits 56c and 56d to the NAND circuit 57b, the outputs of the OR circuits 56e and 56f to the NAND circuit 57c, and the OR circuits 56g and 56g.
The output of h is input to the NAND circuit 57d. The output signals of the NAND circuits 57a to 57d are input to the NOR circuit 58,
The output signal of the NOR circuit 58 is sent to the timing counter 60 as the coincidence signal A. On the other hand, the matching circuit 55B
Is composed of a NOR circuit 61 and OR circuits 62a to 62f.
The output signals of the flip-flops 54a and 54b and the eight-stage falling binary counter 59b are input to 61 and the OR circuits 62a to 62f. The outputs of the OR circuits 62a and 62b are output to the NOR circuit 6
Outputs of the OR circuits 62c and 62d are input to the NOR circuit 63b, and outputs of the OR circuits 62e and 62f are input to the NOR circuit 63c. Further, the output signals of the NOR circuits 63a to 63c are input to the NOR circuit 64 together with the output signal of the NOR circuit 61, and the output signal of the NOR circuit 64 is sent to the timing counter 60 as the coincidence signal B.

一方、上記４ビット・フリップフロップ51は、１デジッ
ト単位で送られてくるデータをタイミング信号φ_Ｂに同
期して読込み、デコーダ65へ出力する。このデコーダ65
は、フリップフロップ51にセットされたデータをデコー
ドしてビット切換回路66へ出力する。オア回路67は、タ
イミング信号φ_Ｂが入力されると共にバイナリカウンタ
59bの最上位ビットの出力信号φ_Ｒが入力されるもの
で、その出力信号がタイミング・カウンタ60へ出力され
ると共に，バイナリカウンタ59a,59bのリセット端子及
びキャンセル回路69へ出力される。このキャンセル回路
69には、第３図のインストラクション・デコーダ35から
送られてくるタイミング信号φ_ＯＰが入力される。この
キャンセル回路69は、常時は上記オア回路67の出力信号
φ_Ｒ′をフリップフロップ54a〜54dにラッチクロックと
して出力するが、タイミング信号φ_ＯＰが与えられてい
る間は、φ_Ｒ′がフリップフロップ54a〜54cに出力され
ないようにこれをキャンセルする。On the other hand, the 4-bit flip-flop 51 reads the data transmitted in units of 1 digit in synchronization with the timing signal φ _B and outputs it to the decoder 65. This decoder 65
Decodes the data set in the flip-flop 51 and outputs it to the bit switching circuit 66. The OR circuit 67 receives the timing signal φ _{B and} receives the binary counter.
The output signal φ _R of the most significant bit of 59b is input, and the output signal is output to the timing counter 60 and the reset terminals of the binary counters 59a and 59b and the cancel circuit 69. This cancellation circuit
The timing signal φ _OP sent from the instruction decoder 35 of FIG. 3 is input to 69. The cancel circuit 69 always outputs the output signal φ _{R ′} of the OR circuit 67 to the flip-flops 54a to 54d as a latch clock, but φ _{R ′} is flip-flop while the timing signal φ _OP is given. Cancel this so that it is not output to 54a to 54c.

しかして、上記バイナリカウンタ59aは、立下りエッジ
でトリガされて出力が反転されるバイナリカウンタ８段
で構成され、その８ビットのカウント出力が一致回路55
Aへ送られると共に、最上位ビットの出力信号がビット
切換回路66及びタイミング・カウンタ60へ送られる。ま
た、バイナリカウンタ59bは、バイナリカウンタ59aと同
様に構成され、バイナリカウンタ59aからビット切換回
路66を介して与えられる最上位出力信号の立下りエッジ
でカウントアップするが、ビット切換回路66によりカウ
ントアップ信号の入力ビット位置が切換られる。すなわ
ち、ビット切換回路66は、フリップフロップ51にセット
されたビットセットデータが８ビット指定であればバイ
ナリカウンタ59aからの最上位出力信号をバイナリカウ
ンタ59bの最上位のカウンタに入力し、９ビット指定で
はその１段下のカウンタに入力し、１５ビット指定では
最下位のカウンタに入力する。Therefore, the binary counter 59a is composed of eight stages of binary counters whose outputs are inverted by being triggered by the falling edge, and the 8-bit count output of the binary counter 59a coincides with the coincidence circuit 55.
While being sent to A, the output signal of the most significant bit is sent to the bit switching circuit 66 and the timing counter 60. The binary counter 59b is configured similarly to the binary counter 59a and counts up at the falling edge of the highest-order output signal given from the binary counter 59a through the bit switching circuit 66, but counts up by the bit switching circuit 66. The input bit position of the signal is switched. That is, the bit switching circuit 66 inputs the most significant output signal from the binary counter 59a to the most significant counter of the binary counter 59b if the bit set data set in the flip-flop 51 is designated as 8 bits, and designates 9 bits. Then, it is input to the counter one step below that, and in the case of 15-bit designation, it is input to the least significant counter.

上記タイミングカウンタ60は、バイナリカウンタ59aと
同調データの上位８ビットの一致信号ＡによってＰＷＭ
信号の基本パターンを作成する。この基本パターンの１
周期はクロックφ20の２^８（２５６カウント）分であ
る。そして、この基本パターンが１サイクル内に含まれ
る数をクロックφ_Ｒ′で設定し、この１サイクル内で基
本パターンのローレベル数をクロックφ20の１カウント
分だけ増やしたパターン、すなわち補正パターンをいく
つにするかを一致信号Ｂによって決めている。The timing counter 60 is PWMed by the binary counter 59a and the match signal A of the upper 8 bits of the tuning data.
Create a basic pattern of signals. 1 of this basic pattern
Period is ² 8 (256 counts) of the clock ø20. Then, the number of basic patterns included in one cycle is set by the clock φR _′ , and the number of low-level numbers of the basic pattern increased by one count of the clock φ20 in this one cycle, that is, the number of correction patterns. It is decided by the coincidence signal B whether or not to set.

しかして、上記のように構成されるＤＴＳ回路37におい
て、８段立下がりバイナリカウンタ59Aはオア回路59を
介して与えられるクロックφ_Ｂでリセットされ、クロッ
クφ20の立下がりによってカウントアップする。一方、
クロックφ２及びクロックφ20は第１図に示したクロッ
ク発生回路50により作成され、クロックφ_Ｂはクロック
φ２に同期して出力されるものであるから、クロックφ
_Ｂはクロックφ20の立上がりに同期したクロックとなっ
ている。したがって、８段立下がりバイナリカウンタ59
Aにクロックφ_Ｂ及びクロックφ20が印加されたとき
に、クリティカルパスが発生することはない。Thus, the DTS circuit 37 configured as described above, the binary counter 59A falling 8 stages elevation is reset by the clock phi _B applied through OR circuit 59, counts up by falling of clock ø20. on the other hand,
Clock .phi.2 and clock φ20 is created by the clock generating circuit 50 shown in FIG. 1, since the clock phi _B is intended to be output in synchronization with the clock .phi.2, clock phi
_B is a clock synchronized with the rise of the clock φ20. Therefore, the 8-step falling binary counter 59
When the clock φ _B and the clock φ 20 are applied to A, the critical path does not occur.

［考案の効果］ 以上詳述したようにこの考案によれば、基準発振器の発
振クロックのパルス波形の終端に同期して電子受信を行
なうためのデジタルチューニング回路の基準クロックを
作成し、また、このデジタルチューニング回路の基準ク
ロックのパルス波形の先端に同期して計算を行なうため
の制御装置の基準クロックを作成するようにしたので、
特別な回路を付加することなく正確なＰＷＭ波形信号を
作成することのできる電子受信装置を提供することがで
きる。[Advantage of the Invention] As described in detail above, according to the present invention, a reference clock of a digital tuning circuit for performing electronic reception is created in synchronization with the end of the pulse waveform of the oscillation clock of the reference oscillator, and Since the reference clock of the control device for performing the calculation in synchronization with the tip of the pulse waveform of the reference clock of the digital tuning circuit is created,
It is possible to provide an electronic receiving device that can generate an accurate PWM waveform signal without adding a special circuit.

【図面の簡単な説明】[Brief description of drawings]

第１図乃至第４図はこの考案の一実施例を示すもので、
第１図はクロック発生回路の構成を示すブロック図、第
２図は第１図の動作内容を示すタイミングチャート、第
３図は第１図のクロック発生回路を使用したラジオ受信
機の全体構成を示すブロック図、第４図は第３図のＤＴ
Ｓ回路の内部構成を示すブロック図、第５図は従来のク
ロック発生回路の構成を示すブロック図、第６図は第５
図の動作内容を示すタイミングチャートである。 11,21…発振器、31…メインＲＯＭ、32…ＡＣＳ制御回
路、33…ＡＣＳ回路、34…ＲＡＭ、35…インストラクシ
ョン・デコーダ、 36…加減算回路、37…ＤＴＳ回路、38…キー入力部、39
…アドレス指定回路、40…判断部、41…ＰＯＣ回路、4
2,65…デコーダ、43…表示部、44…キー判断部、45…表
示制御回路、48…レギュレータ、49…倍圧回路、50…ク
ロック発生回路、55A,55B…一致回路、59A,59B…８段立
下りバイナリカウンタ、60…タイミングカウンタ、66…
ビット切換回路、69…キャンセル回路。1 to 4 show an embodiment of the present invention,
FIG. 1 is a block diagram showing the configuration of a clock generating circuit, FIG. 2 is a timing chart showing the operation contents of FIG. 1, and FIG. 3 is an overall configuration of a radio receiver using the clock generating circuit of FIG. The block diagram shown in FIG. 4 is the DT of FIG.
FIG. 5 is a block diagram showing the internal configuration of the S circuit, FIG. 5 is a block diagram showing the configuration of a conventional clock generation circuit, and FIG.
6 is a timing chart showing the operation contents of the figure. 11, 21 ... Oscillator, 31 ... Main ROM, 32 ... ACS control circuit, 33 ... ACS circuit, 34 ... RAM, 35 ... Instruction decoder, 36 ... Addition / subtraction circuit, 37 ... DTS circuit, 38 ... Key input section, 39
... Addressing circuit, 40 ... Judgment section, 41 ... POC circuit, 4
2, 65 ... Decoder, 43 ... Display section, 44 ... Key determination section, 45 ... Display control circuit, 48 ... Regulator, 49 ... Double voltage circuit, 50 ... Clock generation circuit, 55A, 55B ... Matching circuit, 59A, 59B ... 8-stage falling binary counter, 60 ... Timing counter, 66 ...
Bit switching circuit, 69 ... Cancel circuit.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 【請求項１】演算機能を備え、演算のための制御装置と
電子受信を行なうためのデジタルチューニング回路とを
備えており、該制御装置の基準クロックに比して該デジ
タルチューニング回路の基準クロックの周波数が高い電
子機器において、 基準発振器の発振クロックのパルス波形の終端に同期
し、これを分周して上記デジタルチューニング回路の基
準クロックを作成する第１のクロック作成手段と、 この第１のクロック作成手段によるデジタルチューニン
グ回路の基準クロックのパルス波形の先端に同期し、上
記基準発振器の発振クロックを分周して上記制御装置の
基準クロックを作成する第２のクロック作成手段と を具備したことを特徴とする電子受信装置。1. A control device for arithmetic operation, comprising a control device for arithmetic operation and a digital tuning circuit for performing electronic reception, wherein a reference clock of the digital tuning circuit is higher than a reference clock of the control device. In an electronic device having a high frequency, a first clock creating means for creating a reference clock for the digital tuning circuit by synchronizing with the end of the pulse waveform of the oscillation clock of the reference oscillator and dividing this frequency, and the first clock. Second clock creating means for creating the reference clock of the control device by dividing the oscillation clock of the reference oscillator in synchronization with the tip of the pulse waveform of the reference clock of the digital tuning circuit by the creating means. A characteristic electronic receiving device.