JPH0661963A - 並列展開型フレーム同期方式 - Google Patents
並列展開型フレーム同期方式Info
- Publication number
- JPH0661963A JPH0661963A JP4215875A JP21587592A JPH0661963A JP H0661963 A JPH0661963 A JP H0661963A JP 4215875 A JP4215875 A JP 4215875A JP 21587592 A JP21587592 A JP 21587592A JP H0661963 A JPH0661963 A JP H0661963A
- Authority
- JP
- Japan
- Prior art keywords
- synchronization
- signal
- synchronizing
- output
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】疑似同期を検出する回路と、疑似同期位置以外
の位置を検索する予備の同期回路を設け、疑似同期中に
もハンチングを行い同期回復時間を短縮する。 【構成】エラー検出回路12は疑似同期を検出しエラー
信号106を出力する。同期回路3−1〜nうち同期状
態にない(n−1)個の同期回路は、優先処理回路10
によってハンチング状態となり同期を引き込むと疑似同
期状態の同期回路にかわって新たに同期を確立する。予
備同期回路3−(n+1)は、セレクタ7によって疑似
同期状態の同期回路と同じ入力信号に対してセレクタ8
よる疑似同期位置以外の位置をハンチングする。予備同
期回路が同期を引き込んだ場合は疑似同期状態の回路の
同期位置を新たに引き込んだ同期位置に修正する。従っ
て疑似同期状態においてもハンチングを行うため正常同
期に復帰する時間を短縮できる。
の位置を検索する予備の同期回路を設け、疑似同期中に
もハンチングを行い同期回復時間を短縮する。 【構成】エラー検出回路12は疑似同期を検出しエラー
信号106を出力する。同期回路3−1〜nうち同期状
態にない(n−1)個の同期回路は、優先処理回路10
によってハンチング状態となり同期を引き込むと疑似同
期状態の同期回路にかわって新たに同期を確立する。予
備同期回路3−(n+1)は、セレクタ7によって疑似
同期状態の同期回路と同じ入力信号に対してセレクタ8
よる疑似同期位置以外の位置をハンチングする。予備同
期回路が同期を引き込んだ場合は疑似同期状態の回路の
同期位置を新たに引き込んだ同期位置に修正する。従っ
て疑似同期状態においてもハンチングを行うため正常同
期に復帰する時間を短縮できる。
Description
【0001】
【産業上の利用分野】本発明は、並列展開形フレーム同
期方式に関し、特に同期方式の多重端局装置に用いられ
疑似同期防止機能付き並列展開形フレーム同期方式に関
する。
期方式に関し、特に同期方式の多重端局装置に用いられ
疑似同期防止機能付き並列展開形フレーム同期方式に関
する。
【0002】
【従来の技術】一般に、この種の並列展開形フレーム同
期方式は、高速の信号のフレーム同期をとる場合に、信
号をn(nは整数)ビットパラレルに展開することによ
り処理速度を上げる目的で用いられている。
期方式は、高速の信号のフレーム同期をとる場合に、信
号をn(nは整数)ビットパラレルに展開することによ
り処理速度を上げる目的で用いられている。
【0003】図2は従来の並列展開形フレーム同期方式
の一例を示すブロック図である。図2において、シリア
ル信号101をnビットパラレル信号102に展開する
シリアルパラレル変換回路1と、nビットパラレル信号
102から、シリアル信号の1ビット分ずつずれたn本
のnビットパラレル信号103−1〜nを作成するラッ
チ回路2とラッチした信号を同期パタンと照合してフレ
ーム同期をとるn個の同期回路3−1〜nを有してい
る。また、n個の同期回路3から同期引込完了信号10
4−1〜nを受信し、一番先に同期を確立した同期回路
3を示す信号を出力する優先処理回路13と、優先処理
回路13が示した同期回路3の入力信号と同じビット配
置になるようにパラレル信号のビット位置を入れかえる
ビット入替回路11とを有している。
の一例を示すブロック図である。図2において、シリア
ル信号101をnビットパラレル信号102に展開する
シリアルパラレル変換回路1と、nビットパラレル信号
102から、シリアル信号の1ビット分ずつずれたn本
のnビットパラレル信号103−1〜nを作成するラッ
チ回路2とラッチした信号を同期パタンと照合してフレ
ーム同期をとるn個の同期回路3−1〜nを有してい
る。また、n個の同期回路3から同期引込完了信号10
4−1〜nを受信し、一番先に同期を確立した同期回路
3を示す信号を出力する優先処理回路13と、優先処理
回路13が示した同期回路3の入力信号と同じビット配
置になるようにパラレル信号のビット位置を入れかえる
ビット入替回路11とを有している。
【0004】次に動作について説明する。入力されたシ
リアル信号101はシリアル/パラレル変換回路1を通
りnビットパラレル信号102に展開され、ラッチ回路
2に入力される。ラッチ回路2は入力されたnビットパ
ラレル信号102から、シリアル信号101の1ビット
分ずつずれたn本のnビットパラレル信号103−1〜
nを作成する。ラッチ回路2の1本目の各ビットがシリ
アル信号の第1〜第nデータを出力しているとき、k本
目の出力はシリアル信号の第k〜第(n+k−1)デー
タとなる。ラッチ回路2のn本の出力はn個の同期回路
3−1〜nにそれぞれ入力される。
リアル信号101はシリアル/パラレル変換回路1を通
りnビットパラレル信号102に展開され、ラッチ回路
2に入力される。ラッチ回路2は入力されたnビットパ
ラレル信号102から、シリアル信号101の1ビット
分ずつずれたn本のnビットパラレル信号103−1〜
nを作成する。ラッチ回路2の1本目の各ビットがシリ
アル信号の第1〜第nデータを出力しているとき、k本
目の出力はシリアル信号の第k〜第(n+k−1)デー
タとなる。ラッチ回路2のn本の出力はn個の同期回路
3−1〜nにそれぞれ入力される。
【0005】同期回路3内の同期パタン検出回路4で
は、まずハンチング(同期探査)状態として入力された
信号と同期パタンを照合し、一致か不一致かを出力す
る。フレームカウンタ5は同期パタンと一致したときに
カウントアップを開始し、1フレーム毎にフレームパル
スを出力する。同期パタン不一致のときフレームカウン
タ5はハンチング状態となりカウンタはリセットされて
停止し、フレームパルスは常時出力された状態となる。
同期検出回路4は、1度同期パタンと一致すると保護状
態となりフレームパルスの入力かあったときに同期パタ
ンと照合する。保護回路6では設定された後方保護回数
分同期パタン一致信号を入力すると同期引込完了信号を
出力する。
は、まずハンチング(同期探査)状態として入力された
信号と同期パタンを照合し、一致か不一致かを出力す
る。フレームカウンタ5は同期パタンと一致したときに
カウントアップを開始し、1フレーム毎にフレームパル
スを出力する。同期パタン不一致のときフレームカウン
タ5はハンチング状態となりカウンタはリセットされて
停止し、フレームパルスは常時出力された状態となる。
同期検出回路4は、1度同期パタンと一致すると保護状
態となりフレームパルスの入力かあったときに同期パタ
ンと照合する。保護回路6では設定された後方保護回数
分同期パタン一致信号を入力すると同期引込完了信号を
出力する。
【0006】同期引込完了後、入力信号と同期パタンの
不一致信号を前方保護回数検出すると同期はずれ信号を
出力する。また、同期回路3は優先処理回路13からの
制御信号によって常にハンチング状態となり、同期引込
完了信号は出力されなくなる。
不一致信号を前方保護回数検出すると同期はずれ信号を
出力する。また、同期回路3は優先処理回路13からの
制御信号によって常にハンチング状態となり、同期引込
完了信号は出力されなくなる。
【0007】優先処理回路13はn個の同期回路3から
の同期引込完了信号104−1〜nを入力し、最初に同
期引込みを完了した回路を示す同期位置信号をビット入
替回路11に出力する。また、k番目の回路が同期引込
みを完了した場合、それ以外の回路に対して同期引込完
了信号を出力しないように制御信号を出力する。k番目
の同期回路3−kの同期がはずれると前記制御信号は解
除され、新たに同期引込みを完了した回路が、同期引き
込み完了信号を出力する。ビット入替回路11は、優先
処理回路13からの同期位置信号によって同期状態にあ
る回路の入力信号と同じビット配置となるようにnビッ
トパラレル信号102のビットを入れかえて出力する。
の同期引込完了信号104−1〜nを入力し、最初に同
期引込みを完了した回路を示す同期位置信号をビット入
替回路11に出力する。また、k番目の回路が同期引込
みを完了した場合、それ以外の回路に対して同期引込完
了信号を出力しないように制御信号を出力する。k番目
の同期回路3−kの同期がはずれると前記制御信号は解
除され、新たに同期引込みを完了した回路が、同期引き
込み完了信号を出力する。ビット入替回路11は、優先
処理回路13からの同期位置信号によって同期状態にあ
る回路の入力信号と同じビット配置となるようにnビッ
トパラレル信号102のビットを入れかえて出力する。
【0008】
【発明が解決しようとする課題】上述したように従来の
並列展開形フレーム同期方式では、ある回路が同期状態
にあると他の回路は常にハンチング状態となり、同期パ
タンを検出しても保護状態に入らない。このため、デー
タを誤って同期パタンと判断し同期状態になった場合
(疑似同期状態)、その同期がはずれてから新たに同期
引き込みを行うため、同期復帰時間が遅れるという問題
点がある。
並列展開形フレーム同期方式では、ある回路が同期状態
にあると他の回路は常にハンチング状態となり、同期パ
タンを検出しても保護状態に入らない。このため、デー
タを誤って同期パタンと判断し同期状態になった場合
(疑似同期状態)、その同期がはずれてから新たに同期
引き込みを行うため、同期復帰時間が遅れるという問題
点がある。
【0009】
【課題を解決するための手段】本発明の並列展開形フレ
ーム同期方式は、シリアル信号をn(nは整数)ビット
パラレル信号に変換するシリアルパラレル変換手段と、
前記nビットパラレル信号から前記シリアル信号の1ビ
ット分ずつずれたn本のnビットパラレル信号を生成す
るラッチ手段と、前記ラッチ手段のいずれか1本の出力
信号を入力し同期パタンと照合して同期引込完了信号を
出力するn個の同期手段と、n個の前記同期手段からの
各前記同期引込完了信号を受信し最初に同期を確立した
前記同期手段を示す同期位置信号を出力しかつ最初に同
期を確立した前記同期手段以外のn−1個の前記同期手
段にその動作を停止するための制御信号を出力する優先
処理手段と、前記優先処理手段の出力する前記同期位置
信号により前記nビットパラレル信号を前記同期引込完
了を出力した前記同期手段の入力信号と同じビット配置
になるようにビット位置を入れかえるビット入替手段と
を備える並列展開形フレーム同期方式において、n本の
前記nビットパラレル信号から1本を選択する第1のセ
レクタ手段と、n個の前記同期手段の出力するn個のフ
レームパルスから1つを選択する第2のセレクタ手段
と、前記第1のセレクタ手段の出力信号と前記第2のセ
レクタ信号とを入力する前記同期手段と同構成のn+1
個目の予備同期手段と、前記ビット入替手段の出力信号
に対してエラーを検出しエラー検出信号を出力するエラ
ー検出手段と、前記予備同期手段の出力する前記同期引
込完了信号と前記エラー検出手段の出力信号とを入力し
最初に同期を確立した前記同期手段に対して新たな同期
位置を示す信号を出力する制御手段とを付加し、前記優
先処理手段は前記エラー検出手段の出力信号を入力した
時は新たな前記同期引込完了信号を入力し前記同期位置
信号を前記ビット入替手段に出力し、前記制御信号を新
たな前記同期引込完了信号を出力した以外のn−1個の
前記同期手段に出力し、また前記第1のセレクタ手段と
第2のセレクタ手段とに前記同期引込完了信号を出力し
た前記同期手段の位置を示す選択信号を出力する。
ーム同期方式は、シリアル信号をn(nは整数)ビット
パラレル信号に変換するシリアルパラレル変換手段と、
前記nビットパラレル信号から前記シリアル信号の1ビ
ット分ずつずれたn本のnビットパラレル信号を生成す
るラッチ手段と、前記ラッチ手段のいずれか1本の出力
信号を入力し同期パタンと照合して同期引込完了信号を
出力するn個の同期手段と、n個の前記同期手段からの
各前記同期引込完了信号を受信し最初に同期を確立した
前記同期手段を示す同期位置信号を出力しかつ最初に同
期を確立した前記同期手段以外のn−1個の前記同期手
段にその動作を停止するための制御信号を出力する優先
処理手段と、前記優先処理手段の出力する前記同期位置
信号により前記nビットパラレル信号を前記同期引込完
了を出力した前記同期手段の入力信号と同じビット配置
になるようにビット位置を入れかえるビット入替手段と
を備える並列展開形フレーム同期方式において、n本の
前記nビットパラレル信号から1本を選択する第1のセ
レクタ手段と、n個の前記同期手段の出力するn個のフ
レームパルスから1つを選択する第2のセレクタ手段
と、前記第1のセレクタ手段の出力信号と前記第2のセ
レクタ信号とを入力する前記同期手段と同構成のn+1
個目の予備同期手段と、前記ビット入替手段の出力信号
に対してエラーを検出しエラー検出信号を出力するエラ
ー検出手段と、前記予備同期手段の出力する前記同期引
込完了信号と前記エラー検出手段の出力信号とを入力し
最初に同期を確立した前記同期手段に対して新たな同期
位置を示す信号を出力する制御手段とを付加し、前記優
先処理手段は前記エラー検出手段の出力信号を入力した
時は新たな前記同期引込完了信号を入力し前記同期位置
信号を前記ビット入替手段に出力し、前記制御信号を新
たな前記同期引込完了信号を出力した以外のn−1個の
前記同期手段に出力し、また前記第1のセレクタ手段と
第2のセレクタ手段とに前記同期引込完了信号を出力し
た前記同期手段の位置を示す選択信号を出力する。
【0010】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。図1は本発明のブロック図である。
して説明する。図1は本発明のブロック図である。
【0011】図1において、図2における従来例に比
べ、予備同期回路3−(n+1)とn本のnビットパラ
レル信号103−1〜nから1本を選択するセレクタ7
と、n本のフレームパルスから1本を選択すセレクタ8
と、ビット入替回路11の出力データ105に対するエ
ラー検出回路12と、エラー検出回路12がエラー検出
しており予備同期回路3−(n+1)で同期引き込みし
たときに、疑似同期状態の同期回路3に新たな同期位置
を示す信号を出力する制御回路9とを付加し構成してい
る。
べ、予備同期回路3−(n+1)とn本のnビットパラ
レル信号103−1〜nから1本を選択するセレクタ7
と、n本のフレームパルスから1本を選択すセレクタ8
と、ビット入替回路11の出力データ105に対するエ
ラー検出回路12と、エラー検出回路12がエラー検出
しており予備同期回路3−(n+1)で同期引き込みし
たときに、疑似同期状態の同期回路3に新たな同期位置
を示す信号を出力する制御回路9とを付加し構成してい
る。
【0012】次に動作について説明する。エラー検出回
路12はビット入替回路11の出力データ105に対し
てエラーを検出し、設定されたしきい値を越えた場合に
優先処理回路10及び制御回路9にエラー信号106を
出力する。いま、同期回路3のうちk番目の回路(k=
1〜n)が同期引き込み完了を示しているとする。優先
処理回路10は、エラー検出回路12からのエラー信号
106がない場合には、ビット入替回路11に対し現在
同期状態のk番目の同期回路3−kを示す同期位置信号
を出力し、同期回路3−1〜nの全てが同期状態でない
場合、あるいは同期回路3−1〜nのいずれかが同期状
態であり、エラー検出回路がエラー信号106がある場
合は、同期回路3−1〜nからの同期引込完了信号10
4−1〜nのうち最初に入力されたものを有効とする優
先処理を行う。
路12はビット入替回路11の出力データ105に対し
てエラーを検出し、設定されたしきい値を越えた場合に
優先処理回路10及び制御回路9にエラー信号106を
出力する。いま、同期回路3のうちk番目の回路(k=
1〜n)が同期引き込み完了を示しているとする。優先
処理回路10は、エラー検出回路12からのエラー信号
106がない場合には、ビット入替回路11に対し現在
同期状態のk番目の同期回路3−kを示す同期位置信号
を出力し、同期回路3−1〜nの全てが同期状態でない
場合、あるいは同期回路3−1〜nのいずれかが同期状
態であり、エラー検出回路がエラー信号106がある場
合は、同期回路3−1〜nからの同期引込完了信号10
4−1〜nのうち最初に入力されたものを有効とする優
先処理を行う。
【0013】また、同期回路3−1〜nのうちk番目以
外の同期回路に対してハンチングを開始する制御信号を
出力し、同期引き込みを開始させる。さらに、優先処理
回路10は、セレクタ7、セレクタ8に、現在同期状態
の回路がどの回路であるかを示す制御信号107を出力
する。
外の同期回路に対してハンチングを開始する制御信号を
出力し、同期引き込みを開始させる。さらに、優先処理
回路10は、セレクタ7、セレクタ8に、現在同期状態
の回路がどの回路であるかを示す制御信号107を出力
する。
【0014】セレクタ7はラッチ回路2のn本のnビッ
トパラレル信号103−1〜nから、制御信号107が
示すk番目の信号を選択して出力する。セレクタ8はn
本のフレームパルスから制御信号107が示すk番目の
信号を選択して出力する。予備同期回路3−(n+1)
は同期状態の同期回路3−kと同じ信号をセレクタ7よ
り入力し、セレクタ8より入力したフレームパルスの位
置以外の位置でハンチングを行う。
トパラレル信号103−1〜nから、制御信号107が
示すk番目の信号を選択して出力する。セレクタ8はn
本のフレームパルスから制御信号107が示すk番目の
信号を選択して出力する。予備同期回路3−(n+1)
は同期状態の同期回路3−kと同じ信号をセレクタ7よ
り入力し、セレクタ8より入力したフレームパルスの位
置以外の位置でハンチングを行う。
【0015】制御回路9は、同期回路3−(n+1)の
同期引き込み完了信号とエラー検出回路のエラー信号1
06とを入力し、同期回路3−(n+1)が同期を確立
し、エラー信号106がエラーを示しているときに、同
期回路3−kに対して予備同期回路3−(n+1)のフ
レームパルスを出力し、同期回路3−kのフレームカウ
ンタ5を修正する。
同期引き込み完了信号とエラー検出回路のエラー信号1
06とを入力し、同期回路3−(n+1)が同期を確立
し、エラー信号106がエラーを示しているときに、同
期回路3−kに対して予備同期回路3−(n+1)のフ
レームパルスを出力し、同期回路3−kのフレームカウ
ンタ5を修正する。
【0016】
【発明の効果】以上説明したように本発明は、疑似同期
を早期に検出する為のエラー検出回路と、疑似同期状態
の同期回路のかわりにハンチングを行う予備の同期回路
を設けたことにより、疑似同期状態のときにハンチング
が可能となり、同期復帰時間が短縮される効果がある。
を早期に検出する為のエラー検出回路と、疑似同期状態
の同期回路のかわりにハンチングを行う予備の同期回路
を設けたことにより、疑似同期状態のときにハンチング
が可能となり、同期復帰時間が短縮される効果がある。
【図1】本発明の一実施例のブロック図である。
【図2】従来例を示すブロック図である。
1 シリアル/パラレル変換回路 2 ラッチ回路 3 同期回路 4 同期パタン検出回路 5 フレームカウンタ 6 保護回路 7 第1セレクタ 8 第2セレクタ 9 制御回路 10 優先処理回路 11 ビット入替回路 12 エラー検出回路 13 優先処理回路
Claims (1)
- 【請求項1】 シリアル信号をn(nは整数)ビットパ
ラレル信号に変換するシリアルパラレル変換手段と、前
記nビットパラレル信号から前記シリアル信号の1ビッ
ト分ずつずれたn本のnビットパラレル信号を生成する
ラッチ手段と、前記ラッチ手段のいずれか1本の出力信
号を入力し同期パタンと照合して同期引込完了信号を出
力するn個の同期手段と、n個の前記同期手段からの各
前記同期引込完了信号を受信し最初に同期を確立した前
記同期手段を示す同期位置信号を出力しかつ最初に同期
を確立した前記同期手段以外のn−1個の前記同期手段
にその動作を停止するための制御信号を出力する優先処
理手段と、前記優先処理手段の出力する前記同期位置信
号により前記nビットパラレル信号を前記同期引込完了
を出力した前記同期手段の入力信号と同じビット配置に
なるようにビット位置を入れかえるビット入替手段とを
備える並列展開形フレーム同期方式において、 n本の前記nビットパラレル信号から1本を選択する第
1のセレクタ手段と、n個の前記同期手段の出力するn
個のフレームパルスから1つを選択する第2のセレクタ
手段と、前記第1のセレクタ手段の出力信号と前記第2
のセレクタ信号とを入力する前記同期手段と同構成のn
+1個目の予備同期手段と、前記ビット入替手段の出力
信号に対してエラーを検出しエラー検出信号を出力する
エラー検出手段と、前記予備同期手段の出力する前記同
期引込完了信号と前記エラー検出手段の出力信号とを入
力し最初に同期を確立した前記同期手段に対して新たな
同期位置を示す信号を出力する制御手段とを付加し、前
記優先処理手段は前記エラー検出手段の出力信号を入力
した時は新たな前記同期引込完了信号を入力し前記同期
位置信号を前記ビット入替手段に出力し、前記制御信号
を新たな前記同期引込完了信号を出力した以外のn−1
個の前記同期手段に出力し、また前記第1のセレクタ手
段と第2のセレクタ手段とに前記同期引込完了信号を出
力した前記同期手段の位置を示す選択信号を出力するこ
とを特徴とする並列展開形フレーム同期方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4215875A JP2944319B2 (ja) | 1992-08-13 | 1992-08-13 | 並列展開型フレーム同期方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4215875A JP2944319B2 (ja) | 1992-08-13 | 1992-08-13 | 並列展開型フレーム同期方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0661963A true JPH0661963A (ja) | 1994-03-04 |
JP2944319B2 JP2944319B2 (ja) | 1999-09-06 |
Family
ID=16679709
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4215875A Expired - Lifetime JP2944319B2 (ja) | 1992-08-13 | 1992-08-13 | 並列展開型フレーム同期方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2944319B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08237258A (ja) * | 1995-02-27 | 1996-09-13 | Nec Corp | Atm導通特性試験装置および方法 |
KR100666126B1 (ko) * | 2005-12-29 | 2007-01-09 | 전자부품연구원 | 샘플/심볼 공유 상관기 및 이를 이용한 타이밍 복원 회로 |
US7523623B2 (en) | 2004-09-16 | 2009-04-28 | Carrier Corporation | Heat pump with reheat and economizer functions |
-
1992
- 1992-08-13 JP JP4215875A patent/JP2944319B2/ja not_active Expired - Lifetime
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08237258A (ja) * | 1995-02-27 | 1996-09-13 | Nec Corp | Atm導通特性試験装置および方法 |
US7523623B2 (en) | 2004-09-16 | 2009-04-28 | Carrier Corporation | Heat pump with reheat and economizer functions |
KR100666126B1 (ko) * | 2005-12-29 | 2007-01-09 | 전자부품연구원 | 샘플/심볼 공유 상관기 및 이를 이용한 타이밍 복원 회로 |
Also Published As
Publication number | Publication date |
---|---|
JP2944319B2 (ja) | 1999-09-06 |
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