JPH0658772A - エンコーダ信号処理回路 - Google Patents
エンコーダ信号処理回路Info
- Publication number
- JPH0658772A JPH0658772A JP4211697A JP21169792A JPH0658772A JP H0658772 A JPH0658772 A JP H0658772A JP 4211697 A JP4211697 A JP 4211697A JP 21169792 A JP21169792 A JP 21169792A JP H0658772 A JPH0658772 A JP H0658772A
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- Japan
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- output signals
- encoder
- phase
- comparator
- comparators
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- Pending
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- Transmission And Conversion Of Sensor Element Output (AREA)
Abstract
(57)【要約】
【目的】 エンコーダ出力信号に温度ドリフトが生じた
場合にも、それに影響されず一定デューティのパルスが
得られるエンコーダ信号処理回路を提供する。 【構成】 ＣＰＵ１０９は差動増幅器１０１，１０２の
出力信号であるエンコーダのＡ相、Ｂ相の出力信号をＳ
・Ｈ回路１０５，１０６、マルチプレクサ１０７、Ａ／
Ｄコンバータ１０８を介して入力し、差動増幅器１０１
の出力信号の正側と負側のピーク値＋ＶAPEAK 、−Ｖ
APEAK の中点ＶAhalf 、差動増幅器１０２の出力信号の
正側と負側のピーク値＋ＶBPEAK 、−ＶBPEAK の中点Ｖ
Bhalf を計算し、コンパレートレベルとしてそれぞれコ
ンパレータ１０３，１０４に与える。
場合にも、それに影響されず一定デューティのパルスが
得られるエンコーダ信号処理回路を提供する。 【構成】 ＣＰＵ１０９は差動増幅器１０１，１０２の
出力信号であるエンコーダのＡ相、Ｂ相の出力信号をＳ
・Ｈ回路１０５，１０６、マルチプレクサ１０７、Ａ／
Ｄコンバータ１０８を介して入力し、差動増幅器１０１
の出力信号の正側と負側のピーク値＋ＶAPEAK 、−Ｖ
APEAK の中点ＶAhalf 、差動増幅器１０２の出力信号の
正側と負側のピーク値＋ＶBPEAK 、−ＶBPEAK の中点Ｖ
Bhalf を計算し、コンパレートレベルとしてそれぞれコ
ンパレータ１０３，１０４に与える。
Description
【０００１】
【産業上の利用分野】本発明はエンコーダ信号処理回路
に関する。
に関する。
【０００２】
【従来の技術】従来のエンコーダ信号処理回路は、図５
に示すように、エンコーダのＡ相、Ｂ相の出力信号をそ
れぞれ差動増幅器２０１，２０２で差動増幅した後、そ
れぞれコンパレータ２０３，２０４で固定されたあるレ
ベル、例えば０Ｖと比較してパルス化し、パルス信号を
逓倍回路２０５で逓倍していた。
に示すように、エンコーダのＡ相、Ｂ相の出力信号をそ
れぞれ差動増幅器２０１，２０２で差動増幅した後、そ
れぞれコンパレータ２０３，２０４で固定されたあるレ
ベル、例えば０Ｖと比較してパルス化し、パルス信号を
逓倍回路２０５で逓倍していた。
【０００３】
【発明が解決しようとする課題】上述した従来のエンコ
ーダ信号処理回路は、エンコーダ出力信号に環境温度の
変化により温度ドリフトが生じた場合、インクリメンタ
ル相のパルスデューティが変化し、正確な位置検出が行
えないと言う欠点があった。本発明の目的は、エンコー
ダ出力信号に温度ドリフトが生じた場合にも、それに影
響されず一定のデューティのパルスが得られるエンコー
ダ信号処理回路を提供することである。
ーダ信号処理回路は、エンコーダ出力信号に環境温度の
変化により温度ドリフトが生じた場合、インクリメンタ
ル相のパルスデューティが変化し、正確な位置検出が行
えないと言う欠点があった。本発明の目的は、エンコー
ダ出力信号に温度ドリフトが生じた場合にも、それに影
響されず一定のデューティのパルスが得られるエンコー
ダ信号処理回路を提供することである。
【０００４】
【課題を解決するための手段】本発明のエンコーダ信号
処理回路は、それぞれエンコーダのＡ相、Ｂ相の出力信
号を差動増幅する第１、第２の差動増幅器と、第１の差
動増幅器の出力信号を第１のコンパレートレベルと比較
する第１のコンパレータと、第２の差動増幅器の出力信
号を第２のコンパレートレベルと比較する第２のコンパ
レータと、それぞれ第１、第２の差動増幅器の出力信号
をサンプル・ホールドする第１、第２のサンプル・ホー
ルド回路と、第１、第２のサンプル・ホールド回路の出
力信号を切換出力するマルチプレクサと、該マルチプレ
クサの出力信号をアナログ／ディジタル変換するＡ／Ｄ
コンバータと、第１、第２の差動増幅器の出力信号を第
１、第２のサンプル・ホールド回路、前記マルチプレク
サ、前記Ａ／Ｄコンバータを介して一周期以上取り込
み、第１、第２のコンパレートレベルを計算するＣＰＵ
と、それぞれ第１、第２のコンパレートレベルをディジ
タル／アナログ変換し、第１、第２のコンパレータに出
力する第１、第２のＤ／Ａコンバータと、第１、第２の
コンパレータの出力信号を入力し、該出力信号を所定の
倍数逓倍したパルス信号を出力する逓倍回路とを有す
る。
処理回路は、それぞれエンコーダのＡ相、Ｂ相の出力信
号を差動増幅する第１、第２の差動増幅器と、第１の差
動増幅器の出力信号を第１のコンパレートレベルと比較
する第１のコンパレータと、第２の差動増幅器の出力信
号を第２のコンパレートレベルと比較する第２のコンパ
レータと、それぞれ第１、第２の差動増幅器の出力信号
をサンプル・ホールドする第１、第２のサンプル・ホー
ルド回路と、第１、第２のサンプル・ホールド回路の出
力信号を切換出力するマルチプレクサと、該マルチプレ
クサの出力信号をアナログ／ディジタル変換するＡ／Ｄ
コンバータと、第１、第２の差動増幅器の出力信号を第
１、第２のサンプル・ホールド回路、前記マルチプレク
サ、前記Ａ／Ｄコンバータを介して一周期以上取り込
み、第１、第２のコンパレートレベルを計算するＣＰＵ
と、それぞれ第１、第２のコンパレートレベルをディジ
タル／アナログ変換し、第１、第２のコンパレータに出
力する第１、第２のＤ／Ａコンバータと、第１、第２の
コンパレータの出力信号を入力し、該出力信号を所定の
倍数逓倍したパルス信号を出力する逓倍回路とを有す
る。
【０００５】
【作用】一定時間ごとにエンコーダ出力信号をＣＰＵに
取り込み、コンパレートレベルを計算し、コンパレータ
に与えることにより、エンコーダ出力信号の温度ドリフ
トの影響を受けないパルス成形ができる。なお、第１、
第２のコンパレータをそれぞれ複数にし、ＣＰＵから複
数のコンパレートレベルを複数のコンパレータに与えて
やることにより、逓倍数を簡単に増やすことができる。
取り込み、コンパレートレベルを計算し、コンパレータ
に与えることにより、エンコーダ出力信号の温度ドリフ
トの影響を受けないパルス成形ができる。なお、第１、
第２のコンパレータをそれぞれ複数にし、ＣＰＵから複
数のコンパレートレベルを複数のコンパレータに与えて
やることにより、逓倍数を簡単に増やすことができる。
【０００６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の第１の実施例のエンコーダ
信号処理回路のブロック図、図２はその各部の信号の波
形図である。差動増幅器１０１，１０２はそれぞれエン
コーダのＡ相、Ｂ相の出力信号を入力し、コモンモード
ノイズを除去し、増幅する。差動増幅器１０１，１０２
の出力信号（図２（１））はサンプル・ホールド（Ｓ・
Ｈ）回路１０５，１０６でそれぞれ一周期以上サンプル
・ホールドされた後、マルチプレクサ１０７、Ａ／Ｄコ
ンバータ１０８を経てＣＰＵ１０９に入力される。ＣＰ
Ｕ１０９は差動増幅器１０１の出力信号の正側と負側の
ピーク値＋ＶAPEAK 、−ＶAPEAK 、差動増幅器１０２の
出力信号の正側と負側のピーク値＋ＶBPEAK 、−Ｖ
BPEAK を知り、ピーク値＋ＶAPEAK と−ＶAPEAK の中点
ＶAhalf 、ピーク値＋ＶBPEAK と−ＶBPEAKの中点Ｖ
Bhalf を計算し、それぞれＤ／Ａコンバータ１１０，１
１１を経てコンパレータ１０３，１０４にコンパレート
レベルとして与える。したがって、コンパレータ１０
３，１０４からそれぞれ図２（２），（３）に示すよう
な、温度ドリフトの影響を受けないＡ相パルス、Ｂ相パ
ルスが得られる。後段の逓倍回路１１２はＡ相パルス、
Ｂ相パルスを入力し、それぞれの立上り、立下りでイン
クリメンタルパルスを生成することにより、図２（４）
に示すような４逓倍パルスを出力する。図３は本発明の
第２の実施例のエンコーダ信号処理回路のブロック図、
図４はその各部の信号の波形図である。
て説明する。図１は本発明の第１の実施例のエンコーダ
信号処理回路のブロック図、図２はその各部の信号の波
形図である。差動増幅器１０１，１０２はそれぞれエン
コーダのＡ相、Ｂ相の出力信号を入力し、コモンモード
ノイズを除去し、増幅する。差動増幅器１０１，１０２
の出力信号（図２（１））はサンプル・ホールド（Ｓ・
Ｈ）回路１０５，１０６でそれぞれ一周期以上サンプル
・ホールドされた後、マルチプレクサ１０７、Ａ／Ｄコ
ンバータ１０８を経てＣＰＵ１０９に入力される。ＣＰ
Ｕ１０９は差動増幅器１０１の出力信号の正側と負側の
ピーク値＋ＶAPEAK 、−ＶAPEAK 、差動増幅器１０２の
出力信号の正側と負側のピーク値＋ＶBPEAK 、−Ｖ
BPEAK を知り、ピーク値＋ＶAPEAK と−ＶAPEAK の中点
ＶAhalf 、ピーク値＋ＶBPEAK と−ＶBPEAKの中点Ｖ
Bhalf を計算し、それぞれＤ／Ａコンバータ１１０，１
１１を経てコンパレータ１０３，１０４にコンパレート
レベルとして与える。したがって、コンパレータ１０
３，１０４からそれぞれ図２（２），（３）に示すよう
な、温度ドリフトの影響を受けないＡ相パルス、Ｂ相パ
ルスが得られる。後段の逓倍回路１１２はＡ相パルス、
Ｂ相パルスを入力し、それぞれの立上り、立下りでイン
クリメンタルパルスを生成することにより、図２（４）
に示すような４逓倍パルスを出力する。図３は本発明の
第２の実施例のエンコーダ信号処理回路のブロック図、
図４はその各部の信号の波形図である。
【０００７】本実施例が第１の実施例と異なる点は、Ａ
相、Ｂ相のコンパレータとしてコンパレータ１１３，１
１４を追加し、これに合わせてＤ／Ａコンバータ１１
５，１１６を追加したことと、逓倍回路１１７が８逓倍
パルスを出力することである。
相、Ｂ相のコンパレータとしてコンパレータ１１３，１
１４を追加し、これに合わせてＤ／Ａコンバータ１１
５，１１６を追加したことと、逓倍回路１１７が８逓倍
パルスを出力することである。
【０００８】Ａ相パルスまたはＢ相パルス（図４（２）
または（５））を８逓倍する場合は第１の実施例と同様
にしてエンコーダのＡ相、Ｂ相の出力信号をＳ・Ｈ回路
１０５，１０６、マルチプレクサ１０７、Ａ／Ｄコンバ
ータ１０８を経てＣＰＵ１０９に取り込み、それらの信
号が完全な正弦波であるとするならば、Ａ相またはＢ相
信号の一方のピーク値（正のピーク値と負のピーク値）
の１／２1/2を新たに求め、それらの値をコンパレート
レベルとして、ＣＰＵ１０９からＤ／Ａコンバータ１１
５，１１６を介してそれぞれコンパレータ１１３，１１
４に与えてやることにより、図４（３），（４）に示す
ような３６０°周期、４５°幅の一定デューティのパル
スＡ１，Ａ２が得られる。これらのパルスＡ１，Ａ２と
Ａ相、Ｂ相パルス（図４（２），（５））は逓倍回路１
１７に入力される。逓倍回路１１７はそれぞれのパルス
の立上がり、立下がりでインクリメンタルパルスを生成
し、図４（６）に示すような８逓倍パルスを出力する。
または（５））を８逓倍する場合は第１の実施例と同様
にしてエンコーダのＡ相、Ｂ相の出力信号をＳ・Ｈ回路
１０５，１０６、マルチプレクサ１０７、Ａ／Ｄコンバ
ータ１０８を経てＣＰＵ１０９に取り込み、それらの信
号が完全な正弦波であるとするならば、Ａ相またはＢ相
信号の一方のピーク値（正のピーク値と負のピーク値）
の１／２1/2を新たに求め、それらの値をコンパレート
レベルとして、ＣＰＵ１０９からＤ／Ａコンバータ１１
５，１１６を介してそれぞれコンパレータ１１３，１１
４に与えてやることにより、図４（３），（４）に示す
ような３６０°周期、４５°幅の一定デューティのパル
スＡ１，Ａ２が得られる。これらのパルスＡ１，Ａ２と
Ａ相、Ｂ相パルス（図４（２），（５））は逓倍回路１
１７に入力される。逓倍回路１１７はそれぞれのパルス
の立上がり、立下がりでインクリメンタルパルスを生成
し、図４（６）に示すような８逓倍パルスを出力する。
【０００９】なお、更に逓倍する場合も上記と同様の方
法でＣＰＵでコンパレートレベルを決定し（例えば２
２．５°、１１．２５°おきとなるようなコンパレート
レベルを計算）、複数チャンネルのＤ／Ａコンバータを
介し、複数個のコンパレータに与え、上記と同様の逓倍
回路により実現できる。
法でＣＰＵでコンパレートレベルを決定し（例えば２
２．５°、１１．２５°おきとなるようなコンパレート
レベルを計算）、複数チャンネルのＤ／Ａコンバータを
介し、複数個のコンパレータに与え、上記と同様の逓倍
回路により実現できる。
【００１０】
【発明の効果】以上説明したように本発明は、以下のよ
うな効果がある。 （１）請求項１の発明は、サンプル・ホールド回路とマ
ルチプレクサとＡ／ＤコンバータとＣＰＵとＤ／Ａコン
バータを備え、エンコーダのＡ相、Ｂ相の出力信号を一
周期以上入力し、該出力信号からコンパレートレベルを
計算し、Ｄ／Ａコンバータを介してコンパレータに与え
ることにより、エンコーダ出力信号の温度ドリフトに影
響されず、一定デューティのパルスを得ることができ
る。 （２）請求項２の発明は、請求項１と同じ構成で、コン
パレータとＤ／Ａコンバータを追加することにより、エ
ンコーダ出力信号の温度ドリフトに影響されず、一定デ
ューティのパルスを得ることができ、かつ逓倍数を簡単
に増やせる。
うな効果がある。 （１）請求項１の発明は、サンプル・ホールド回路とマ
ルチプレクサとＡ／ＤコンバータとＣＰＵとＤ／Ａコン
バータを備え、エンコーダのＡ相、Ｂ相の出力信号を一
周期以上入力し、該出力信号からコンパレートレベルを
計算し、Ｄ／Ａコンバータを介してコンパレータに与え
ることにより、エンコーダ出力信号の温度ドリフトに影
響されず、一定デューティのパルスを得ることができ
る。 （２）請求項２の発明は、請求項１と同じ構成で、コン
パレータとＤ／Ａコンバータを追加することにより、エ
ンコーダ出力信号の温度ドリフトに影響されず、一定デ
ューティのパルスを得ることができ、かつ逓倍数を簡単
に増やせる。
【図１】本発明の第１の実施例のエンコーダ信号処理回
路のブロック図である。
路のブロック図である。
【図２】図１のエンコーダ信号処理回路の各部の信号の
波形図である。
波形図である。
【図３】本発明の第２の実施例のエンコーダ信号処理回
路のブロック図である。
路のブロック図である。
【図４】図３のエンコーダ信号処理回路の各部の信号の
波形図である。
波形図である。
【図５】エンコーダ信号処理回路の従来例のブロック図
である。
である。
１０１，１０２ 差動増幅器 １０３，１０４，１１３，１１４ コンパレータ １０５，１０６ サンプル・ホールド回路 １０７ マルチプレクサ １０８ Ａ／Ｄコンバータ １０９ ＣＰＵ １１０，１１１，１１５，１１６ Ｄ／Ａコンバータ １１２，１１７ 逓倍回路
Claims (2)
- 【請求項１】 それぞれエンコーダのＡ相、Ｂ相の出力
信号を差動増幅する第１、第２の差動増幅器と、 第１の差動増幅器の出力信号を第１のコンパレートレベ
ルと比較する第１のコンパレータと、 第２の差動増幅器の出力信号を第２のコンパレートレベ
ルと比較する第２のコンパレータと、 それぞれ第１、第２の差動増幅器の出力信号をサンプル
・ホールドする第１、第２のサンプル・ホールド回路
と、 第１、第２のサンプル・ホールド回路の出力信号を切換
出力するマルチプレクサと、 該マルチプレクサの出力信号をアナログ／ディジタル変
換するＡ／Ｄコンバータと、 第１、第２の差動増幅器の出力信号を第１、第２のサン
プル・ホールド回路、前記マルチプレクサ、前記Ａ／Ｄ
コンバータを介して一周期以上取り込み、第１、第２の
コンパレートレベルを計算するＣＰＵと、 それぞれ第１、第２のコンパレートレベルをディジタル
／アナログ変換し、第１、第２のコンパレータに出力す
る第１、第２のＤ／Ａコンバータと、 第１、第２のコンパレータの出力信号を入力し、該出力
信号を所定の倍数逓倍したパルス信号を出力する逓倍回
路とを有するエンコーダ信号処理回路。 - 【請求項２】 第１、第２のコンパレータは複数であ
り、したがって第１、第２のＤ／Ａコンバータも複数で
ある請求項１記載のエンコーダ信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4211697A JPH0658772A (ja) | 1992-08-07 | 1992-08-07 | エンコーダ信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4211697A JPH0658772A (ja) | 1992-08-07 | 1992-08-07 | エンコーダ信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0658772A true JPH0658772A (ja) | 1994-03-04 |
Family
ID=16610096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4211697A Pending JPH0658772A (ja) | 1992-08-07 | 1992-08-07 | エンコーダ信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0658772A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000019282A3 (de) * | 1998-09-29 | 2000-06-08 | Siemens Ag | Schaltungsanordnung und verfahren zum einstellen von schaltpunkten eines entscheiders |
| DE19544948C2 (de) * | 1995-12-01 | 2002-09-26 | Gemac Ges Fuer Mikroelektronik | Digitale Interpolationseinrichtung mit Amplituden- und Nullageregelung der Eingangssignale |
| WO2005121809A3 (de) * | 2004-06-08 | 2006-09-28 | Schaeffler Kg | Verfahren und computerprogramm zur ermittlung von betriebsparametern in einem wälzlager sowie hiermit auswertbares wälzlager |
| JP2010019676A (ja) * | 2008-07-10 | 2010-01-28 | Ono Sokki Co Ltd | コンパレータ回路、エンコーダ、燃焼解析システム、及び、コンパレータ回路の制御方法 |
| JP2013036828A (ja) * | 2011-08-08 | 2013-02-21 | Actron Technology Corp | 交流発電機の位相検出装置及びその方法 |
-
1992
- 1992-08-07 JP JP4211697A patent/JPH0658772A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19544948C2 (de) * | 1995-12-01 | 2002-09-26 | Gemac Ges Fuer Mikroelektronik | Digitale Interpolationseinrichtung mit Amplituden- und Nullageregelung der Eingangssignale |
| WO2000019282A3 (de) * | 1998-09-29 | 2000-06-08 | Siemens Ag | Schaltungsanordnung und verfahren zum einstellen von schaltpunkten eines entscheiders |
| US6462683B2 (en) | 1998-09-29 | 2002-10-08 | Infineon Technologies Ag | Circuit configuration and method for setting the switching points of a decision maker |
| WO2005121809A3 (de) * | 2004-06-08 | 2006-09-28 | Schaeffler Kg | Verfahren und computerprogramm zur ermittlung von betriebsparametern in einem wälzlager sowie hiermit auswertbares wälzlager |
| US7716018B2 (en) | 2004-06-08 | 2010-05-11 | Schaeffler Kg | Method and computer program for determining operating parameters in a roller bearing and a roller bearing which may be analyzed |
| JP2010019676A (ja) * | 2008-07-10 | 2010-01-28 | Ono Sokki Co Ltd | コンパレータ回路、エンコーダ、燃焼解析システム、及び、コンパレータ回路の制御方法 |
| JP2013036828A (ja) * | 2011-08-08 | 2013-02-21 | Actron Technology Corp | 交流発電機の位相検出装置及びその方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| LAPS | Cancellation because of no payment of annual fees |