JPH0656601B2

JPH0656601B2 - データ転送制御用インタフェース回路

Info

Publication number: JPH0656601B2
Application number: JP3337995A
Authority: JP
Inventors: 昌之村上; 博史斎藤; 博之岩佐
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1991-11-28
Filing date: 1991-11-28
Publication date: 1994-07-27
Anticipated expiration: 2009-07-27
Also published as: JPH05233513A; US5459870A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ転送制御用インタ
フェース回路に係り、特にハード・ディスク・ドライブ
（ＨＤＤ）のような周辺装置からホストに割込みをかけ
て、それらの間でデータ転送を行うインタフェース回路
に係る。

【０００２】

【従来の技術】パーソナル・コンピュータ・システムに
おいて、ホストとその周辺装置を接続するのにいわゆる
ＡＴインタフェースが広く採用されている。ＨＤＤは代
表的な周辺装置の一つである。周辺装置のメーカーから
すれば、ＡＴインタフェースを介するホストとのやりと
りは統一されているのが望ましいが、コマンドによって
は幾つかの動作シーケンスが可能になっているものがあ
る。例えば、ＨＤＤに対する読取りコマンドは、ホスト
がＨＤＤの状況レジスタをいつ読むかに応じて、２つの
動作シーケンスの何れかで実行される。その第１の動作
シーケンスは次のようになっている。

【０００３】１．ＨＤＤは、ホストに転送するデータ
（通常は１セクタ分のデータ）が準備できた時、状況レ
ジスタのデータ要求（ＤＲＱ）ビットをハイにし、同時
にホストに対して割込み要求ＩＲＱをアサートする。

【０００４】２．ＨＤＤからＩＲＱを受け取ると、ホス
トはまず、ＨＤＤの状況レジスタを読み（この時ＩＲＱ
はリセットすなわち落される。ＩＲＱは、ホストが状況
レジスタを読むと必ずリセットされる）、それからデー
タ転送を始める。

【０００５】３．１セクタ分のデータの転送が終ると、
ＨＤＤは一度ＤＲＱビットをリセットする。

【０００６】４．ステップ１〜３を必要なセクタ数だけ
繰り返す。

【０００７】上述のシーケンスでは、データ転送を始め
る前にホストが状況レジスタを読んでいるので、以下こ
のシーケンスを「前読み」ということにする。しかし、
ホストによっては次のように読取りコマンドを処理して
いるものもある。

【０００８】１．前読みのステップ１と同じ。

【０００９】２．ＨＤＤからＩＲＱを受け取ると、ホス
トはまずデータ転送を始め、そのセクタの終りまで転送
する。

【００１０】３．前読みのステップ３と同じ。

【００１１】４．ホストはＨＤＤの状況レジスタを読む
（これによりＩＲＱがリセットされる）。

【００１２】５．ステップ１〜４を必要なセクタ数だけ
繰り返す。

【００１３】この２番目のシーケンスでは、１セクタ分
のデータの転送が終った後でホストが状況レジスタを読
んでいるので、以下これを「後読み」ということにす
る。ホストが後読みモードで動作する場合、次のような
時に誤動作が生じることがあった。すなわち、ホストが
現在のセクタの状況を知ろうとしてＨＤＤの状況レジス
タを読むタイミング（後読みのステップ４）が、ＨＤＤ
において次のセクタの準備ができるタイミング（ステッ
プ４の後のステップ１）より遅い時である。この場合に
は、前のセクタ転送に対する状況レジスタ読取りによっ
て次のセクタのＩＲＱがリセットされてしまい、その結
果ホストは次のセクタのＩＲＱを待ち続け、ＨＤＤはデ
ータ転送を待ち続けるという異常事態が生じる。実際、
次のセクタのＩＲＱはセクタ・データの準備ができ次第
ハードウェアによってアサートされるので、このような
事態が発生した。

【００１４】上述のような異常事態を避けるためには、
ホストが状況レジスタを読んだ後に、次のセクタのＩＲ
Ｑをアサートするようにする必要がある。しかし、ホス
トが前読みモードの場合は上のような異常事態は発生し
ないので、単純にＩＲＱを遅らせる方法をとると、ホス
トが前読みモードのときにデータ転送のパフォーマンス
が悪くなるという問題がある。従って従来は、ホストが
前読みモードか後読みモードかに応じてスイッチを設定
し、後読みの場合は、ＩＲＱを遅らせるのではなく、状
況レジスタが読まれた時に直ちにＩＲＱを再度アサート
するという方式をとっていた。これは、後読みの場合で
もパフォーマンスを悪くしないためである。しかし、最
近のホストには、オペレーティング・システム（ＯＳ）
によって前読みになったり後読みになったりする場合が
多々あり（例えば、ＯＳ／２では前読みになり、通常の
ＤＯＳでは後読みになる）、その場合はモードが変わる
度にスイッチを設定し直さなければならない。

【００１５】ＩＲＱの制御をすべてマイクロコードで行
うようにした方式もある。この方式によると、ＩＲＱが
アサートされるタイミングがいつも遅いため、前読み及
び後読みの両モードとも正常に動作するが、ハードウェ
アでの制御に比べてパフォーマンスが悪い。

【００１６】

【発明が解決しようとする課題】以上のように、スイッ
チで切り替える方法は前読み及び後読みが混在する場合
に問題があり、マイクロコードで制御する方法はパフォ
ーマンスが悪いという問題があった。

【００１７】従って本発明の目的は、同一のハードウェ
アで前読み及び後読みの何れにも誤りなく対応できるイ
ンタフェース回路を提供することにある。

【００１８】本発明の他の目的は、ホストが前読みモー
ドか後読みモードかを自動的に判断する回路を含むその
ようなインタフェース回路を提供することにある。

【００１９】本発明の他の目的は、ホストが後読みモー
ドの場合にのみホストへの割込みを所定の時間だけ遅ら
せるインタフェース回路を提供することにある。

【００２０】

【課題を解決するための手段】本発明は、割込みに基づ
いて周辺装置とホストとの間でデータを転送するコンピ
ュータ・システムにおいて、ホストが何れのモードであ
っても誤りなくデータ転送を実行するインタフェース回
路に係る。このようなコンピュータ・システムでは、周
辺装置は１ブロックのデータの転送準備ができた時にデ
ータ要求を発生してホストに割込み要求を送る。ホスト
は、この割込み要求に応答して周辺装置の状況を読み取
ってからブロック・データ転送を開始する第１のモー
ド、又はブロック・データ転送が終了してから周辺装置
の状況を読み取る第２のモードで動作する。本発明に従
うインタフェース回路は、ホストが第１のモード及び第
２のモードの何れで動作しているかを検出するモード検
出手段と、このモード検出手段が第２のモードを検出し
た時にデータ要求を所定時間だけ遅らせる遅延手段と、
この遅延手段の出力に応答してホストに割込み要求を送
る割込み手段と、を具備している。

【００２１】

【実施例】本発明に従うインタフェース回路を含む全体
のシステム構成を図１に示す。本実施例では、周辺装置
としてＨＤＤを想定しているが、本発明は前述のような
前読み及び後読みの問題がある周辺装置であればどのよ
うなものにも適用できる。

【００２２】図１において、破線で囲んだＨＤＤ１０は
インタフェース回路１４及びシステム・バス（ＡＴバ
ス）１６を介してホスト１２に接続される。ホスト１２
はｉ８０３８６等のマイクロプロセッサを含んでおり、
ＨＤＤ１０及び図示していない他の周辺装置（キーボー
ドやディスプレイ等）と共に、本出願人のパーソナル・
コンピュータＡＴシステム或はその互換システムを構成
している。

【００２３】ＨＤＤ１０は、ＨＤＤ全体の制御を司るマ
イクロプロセッサ制御のデバイス・コントローラ１８を
含む。デバイス・コントローラ１８の主な機能は３つあ
る。すなわち、ヘッド２０を用いる読取り及び書込みの
制御、ヘッド２０を移動させるためのボイス・コイル・
モータ（ＶＣＭ）２２の制御、並びにディスク（図示せ
ず）を回転させるためのスピンドル・モータ２４の制御
である。ヘッド２０による読取り及び書込みは、セクタ
・バッファ２６及び読取り／書込み（Ｒ／Ｗ）回路２８
を用いて行われる。セクタ・バッファ２６は、本実施例
では６４セクタ分のデータ（３２Ｋバイト）を記憶する
ことができる。Ｒ／Ｗ回路２８は周知の構成であって、
読取り及び書込みに必要な各種回路、すなわち増幅器、
ピーク検出器、可変周波数発振器（ＶＦＯ）、符号器、
復号器、サーボ論理、アナログ・ディジタル変換器、デ
ィジタル・アナログ変換器などを含んでいる。ＶＣＭ２
２及びスピンドル・モータ２４の制御は、それぞれＶＣ
Ｍドライバ３０及びスピンドル・ドライバ３２を介して
行われる。図１に示した各システム要素は、インタフェ
ース回路１４を除くと通常のものでよく、またそれらの
構成は既に周知であるから、それらの詳細については省
略する。

【００２４】インタフェース回路１４の入出力部の構成
を図２に示す。これは、レジスタ選択器４０によって選
択される複数のレジスタ、すなわちセクタ・カウント・
レジスタ４２、アドレス・レジスタ４４、コマンド・レ
ジスタ４６、データ・レジスタ４８及び状況レジスタ５
０を含む。アドレス・レジスタ４４は、実際には４つの
レジスタ（２つのシリンダ・アドレス・レジスタ、１つ
のセクタ・アドレス・レジスタ及び１つのドライブ／ヘ
ッド・アドレス・レジスタ）から成っているが、ここで
は便宜上、それらを１つのレジスタにまとめて取り扱う
ことにする。

【００２５】セクタ・カウント・レジスタ４２は読取り
又は書込みが行われるセクタの数を保持し、アドレス・
レジスタ４４はその開始アドレスを保持し、コマンド・
レジスタ４６はコマンド・コードを保持し、データ・レ
ジスタはホスト１２からＨＤＤ１０に書込むデータ又は
ＨＤＤ１０からホスト１２に読み出すデータを保持し、
状況レジスタ５０はＨＤＤの状況を示す複数のビットを
含む（詳細については、ＡＴインタフェースの規格案で
あるＡＴアタッチメントを参照されたい）。これらのレ
ジスタは、ホスト１２からシステム・バス１６を介して
レジスタ選択器４０に供給される情報により選択され
る。その時レジスタ選択器４０は、特定のレジスタを選
択する信号Ｓｉ（ｉ＝１、２、３・・）を発生する。図
２には、本発明の理解に必要な５つのレジスタしか示し
ていないが、実際にはもっと多くのレジスタが設けられ
ている。

【００２６】ホスト１２は、インタフェース回路１４に
コマンドを送る場合、特定のレジスタを選択するアドレ
ス及び入出力書込み信号（−ＩＯＷ）をバス１６Ａに乗
せ、そして選択したレジスタに書込むべき情報をバス１
６Ｂに乗せる。バス１６Ａおよび１６Ｂはシステム・バ
ス１６の一部である。読取りコマンドを例にとると、ホ
スト１２はまず、セクタ・カウント・レジスタ４２への
書込みを指示する信号、すなわちセクタ・カウント・レ
ジスタ４２のアドレス及び入出力書込み信号をバス１６
Ａに乗せ、そしてセクタ・カウントをバス１６Ｂに乗せ
る。レジスタ選択器４０は、バス１６Ａ上の信号に応答
して、セクタ・カウント・レジスタ４２を選択する信号
Ｓ１を発生し、バス１６Ｂ上のセクタ・カウントをレジ
スタ４２にロードさせる。次にホスト１２は、アドレス
・レジスタ４４への書込みを指示する信号及び開始アド
レスをそれぞれバス１６Ａ及び１６Ｂに乗せる。レジス
タ選択器４０はこれにより信号Ｓ２を発生してアドレス
・レジスタ４４を選択し、バス１６Ｂ上の開始アドレス
をレジスタ４４にロードさせる。最後にホスト１２は、
コマンド・レジスタ４６への書込みを指示する信号及び
読取りコマンド・コードをそれぞれバス１６Ａ及び１６
Ｂに乗せ、かくして読取りコマンド・コードがコマンド
・レジスタ４６にロードされる。レジスタ４２、４４及
び４６のロードが終ると、コントローラ１８はそれらの
内容によって指定された読取り動作を実行し、ディスク
（図示せず）から読み取ったデータをセクタ・バッファ
２６に書込む。書込みコマンドの場合は、上述に加え
て、ディスクに書込むべきデータがバス１６Ｂからデー
タ・レジスタ４８に送られる。なお、書込み動作におい
ては、前述の前読み及び後読みの問題が生じないので、
ここでは書込みについては触れないことにする。

【００２７】読取り動作中のＨＤＤ１０からホスト１２
へのデータ転送は割込みに基づいて行われる。前述のよ
うに、ＨＤＤ１０は、所定数のセクタのデータ（例えば
１セクタ分のデータ）がディスクからセクタ・バッファ
２６に書込まれて、ホストへのデータ転送の準備ができ
ると、インタフェース回路１４にデータ要求信号ＤＲＱ
を送る。インタフェース回路１４はそれに応答して、セ
クタ・バッファ２６からホスト１２へのデータ転送を開
始させるため、ホスト１２に割込みをかける。ホスト１
２が前読みモード及び後読みモードの何れであっても、
割込みによるデータ転送を効率よく行えるようにしたイ
ンタフェース回路の割込み制御部の構成を図３に示す。

【００２８】図３の割込み制御部は、コントローラ１８
からのデータ要求信号ＤＲＱ及びホスト１２へ送られる
割込み要求信号ＩＲＱの状態に応じて、ホスト１２のモ
ードを自動的に検出するモード検出回路６０、ホスト１
２が後読みモードの場合にＤＲＱを所定時間だけ遅らせ
る遅延回路６２、及び遅延回路６２の出力（以下、被制
御ＤＲＱという）に応答して割込み要求信号ＩＲＱを発
生する割込み要求発生回路６４を含む。ホスト１２が前
読みモードであることをモード検出回路６０が検出した
場合は、遅延回路６２は働かず、ＤＲＱは遅延なしに被
制御ＤＲＱとして割込み要求発生回路６４へ供給され
る。

【００２９】図４は、割込み制御部の詳細な回路図を示
したものである。割込み制御部は、割込み要求発生回路
６４として働く第１フリップフロップ７０、及びモード
検出回路６０として働く第２フリップフロップ７２を含
む。残りのＮＯＲゲート７４、カウンタ７６、遅延値レ
ジスタ７８及び比較器８０は図３の遅延回路６２を構成
している。第１フリップフロップ７０のデータ端子Ｄは
常時ハイに保たれ、クロック端子ＣＫはＮＯＲゲート７
４の出力に接続されている。第１フリップフロップ７０
のＱ出力は第２フリップフロップ７２のデータ端子Ｄに
供給され、更にホスト１２にも供給される。第２フリッ
プフロップ７２は、そのクロック端子ＣＫに、コントロ
ーラ１８からのデータ要求信号ＤＲＱを反転器８２を介
して受け取る。反転器８２の出力はＮＯＲゲート７４の
第１入力にも供給される。第２フリップフロップ７２の
Ｑ出力はＮＯＲゲート７４の第２入力及びカウンタ７６
の負リセット端子−Ｒに接続される。カウンタ７６は、
負リセット端子への負入力によってリセット状態を解除
されると、クロックに応答してカウントを始め、そのカ
ウント値を比較器８０の第１入力に供給する。比較器８
０の第２入力には、遅延値レジスタ７８に設定されてい
る遅延値ＤＬが供給される。遅延値レジスタ７８は、パ
ワーオンの度にコントローラ１８のマイクロプロセッサ
（図しせず）から所定の遅延値ＤＬをロードされる。比
較器８０は、両方の入力が等しくなると、第２フリップ
フロップ７２をリセットする。第１フリップフロップ７
０は、状況レジスタ５０の読取りがホスト１２によって
指示された時、すなわちレジスタ選択器４０から状況レ
ジスタ選択信号Ｓ５が発生され、且つホスト１２から入
出力読取り信号−ＩＯＲを受け取った時に、ＮＡＮＤゲ
ート８４の出力によってリセットされる。

【００３０】次に、前読みのタイミング・チャートを示
す図５及び後読みのタイミング・チャートを示す図６を
参照しながら、本発明に従うインタフェース回路の動作
の詳細を説明する。

【００３１】１．前読み前述のように、読取りコマンドは、読み取るべきセクタ
の数を指定するセクタ・カウント、開始アドレス、及び
コマンド・コードを含んでおり、これらが図２のレジス
タ４２、４４及び４６にそれぞれ受け取られると、コン
トローラ１８はディスクからセクタ・バッファ２６への
読取りを開始する。セクタ・バッファ２６に１セクタ分
のデータが書込まれると、コントローラ１８はデータ要
求信号ＤＲＱを発生して、インタフェース回路１４の割
込み制御部（図３）に送る。このＤＲＱは反転器８２で
反転された後、フリップフロップ７２のクロック端子Ｃ
Ｋ及びＮＯＲゲート７４の第１入力に供給される。ＮＯ
Ｒゲート７４の第２入力、すなわちフリップフロップ７
２のＱ出力はローに保たれているので、ＮＯＲゲート７
４の出力はハイになり、それが被制御ＤＲＱ信号として
第１フリップフロップ７０のクロック端子ＣＫに印加さ
れる。フリップフロップ７０のデータ端子Ｄは常時ハイ
であり、従って被制御ＤＲＱの印加によりフリップフロ
ップ７０はセットされて、そのＱ出力すなわち割込み要
求ＩＲＱがハイになり、ホスト１２に割込みをかける。
ＩＲＱはフリップフロップ７２のデータ端子Ｄにも印加
されるが、その時フリップフロップ７２のクロック端子
ＣＫはローのため、フリップフロップ７２はリセットさ
れたままである。

【００３２】前読みモードのホスト１２は、データ転送
を開始する前にＨＤＤ１０の状況を知るため、ＨＤＤ１
０からの割込み要求ＩＲＱに応答して、インタフェース
回路１４にある状況レジスタ５０を読む。そのため、ホ
スト１２は状況レジスタ５０の読取りを指示する信号、
すなわち状況レジスタ５０のアドレス及び入出力読取り
信号−ＩＯＲをバス１６Ａに乗せる。レジスタ選択器４
０はこの信号に応答して、状況レジスタ５０を選択する
信号Ｓ５を発生し、その内容をバス１６Ｂの方へゲート
する。状況レジスタ５０は、前述のＤＲＱビットの他
に、ＨＤＤ１０がビジーであることを示すビジー・ビッ
ト、コマンド実行中にエラーが生じたことを示すエラー
・ビットなどの、ＨＤＤ１０の状況を示す複数の状況ビ
ットを含んでいる。

【００３３】状況レジスタ選択信号Ｓ５はＮＡＮＤゲー
ト８４の第１入力にも印加される。ＮＡＮＤゲート８４
の第２入力には、ホスト１２からの入出力読取り信号−
ＩＯＲが印加される。この信号は、インタフェース回路
１４にある各種入出力レジスタ（図２参照）の読取りを
示す信号であり、ＡＴインタフェースにおいては、ロー
レベルが活動状態を表すように決められている。ＮＡＮ
Ｄゲート８４は活動状態のＳ５及び−ＩＯＲにより条件
付けられ、フリップフロップ７０をリセットする。この
結果、ホスト１２への割込み要求ＩＲＱは落される（図
５のＩＲＱの波形参照）。

【００３４】ホスト１２はセクタ・バッファ２６に書き
込まれたデータを読み取るため、状況レジスタ５０の読
取りに続いてデータ・レジスタ４８の読取りを指示する
信号をバス１６Ａに乗せる。データ・レジスタ４８のビ
ット幅を１６ビット、１セクタを５１２バイトとする
と、ホスト１２は１セクタにつきデータ・レジスタ４８
の読取りを２５６回行う必要がある。データ・レジスタ
４８はラッチ型及びゲート型の何れでもよい。データ・
レジスタ４８がラッチ型の場合、コントローラ１８は、
最初の１６ビット・ワードをセクタ・バッファ２６から
データ・レジスタ４８にロードした後データ要求信号Ｄ
ＲＱを発生し、以後ホスト１２がデータ・レジスタ４８
を読み取る度に、セクタ・バッファ２６から１６ビット
・ワードを順次に取り出してデータ・レジスタ４８にロ
ードする。データ・レジスタ４８がゲート型の場合は、
コントローラ１８は１セクタ分のデータをセクタ・バッ
ファ２６に書込んだ時点でＤＲＱを発生し、以後ホスト
１２がデータ・レジスタ４８の読取りを指示する度に、
セクタ・バッファ２６から１６ビット・ワードを順次に
取り出して、バス１６Ｂの方へゲートする。何れの場合
も、コントローラ１８はホスト１２からの読取り信号−
ＩＯＲをカウントしており、それが２５６に達するとＤ
ＲＱを落す。

【００３５】ＤＲＱがローになると、反転器８２の出力
がハイになり、従ってＮＯＲゲート７４の出力、すなわ
ち被制御ＤＲＱがローになる。この後、次のセクタ・デ
ータの転送準備ができると、コントローラ１８は再びＤ
ＲＱをハイにし、上述の動作を繰り返す。このように、
前読みモードにおいては、ＤＲＱ及び被制御ＤＲＱは、
反転器８２及びＮＯＲゲート７４での遅延を無視する
と、同じタイミングを持っている。なお、ホスト１２が
最初のセクタ・データを読み取ってから、次のセクタ・
データをディスクから読み出してセクタ・バッファ２６
に書込むようにすると、読取りコマンドの実行完了まで
の時間が長くなるので、セクタ・バッファ２６からホス
ト１２への読出しと、ディスクからセクタ・バッファ２
６への書込みを並行して行うのが好ましい。その場合、
セクタ・バッファ２６から読み出したデータをホスト１
２へ転送している間に、すなわちセクタ・バッファ２６
の読取りが行われていない間に、ディスクからのデータ
がセクタ・バッファ２６に書込まれる。これは、次の後
読みモードの場合も同じである。セクタ・カウント・レ
ジスタ４２にロードされたセクタ・カウントの数だけセ
クタ・データがホスト１２へ転送されると、読取りコマ
ンドの実行が完了する。

【００３６】２．後読みホスト１２が後読みモードの場合の動作は、割込み要求
ＩＲＱが発生される迄は前読みモードの時と同じであ
る。後読みモードにおいては、ホスト１２は割込み要求
ＩＲＱに応答して、まずデータ・レジスタ４８の読取り
を指示することによって、セクタ・バッファ２６からホ
スト１２へのデータ転送を開始する。そして１セクタ分
のデータを読み取った後、状況レジスタ５０の読取りを
指示する。インタフェース回路１４においては、前読み
の場合と同様に、ホスト１２が５１２バイトのセクタ・
データを読み取るとＤＲＱがローになり、それに伴って
被制御ＤＲＱもローになる。しかし図６に示すように、
ＤＲＱ及び被制御ＤＲＱがローになった時点では、状況
レジスタ５０はまだ読み取られていないので、フリップ
フロップ７０はリセットされず、割込み要求ＩＲＱはハ
イのままである。従って、ＤＲＱがローになって、フリ
ップフロップ７２のクロック端子ＣＫが反転器８２によ
り付勢されると、フリップフロップ７２はセットされ
る。フリップフロップ７２がセットされるのはこの時だ
け、すなわちＤＲＱがローで且つＩＲＱがハイの時だけ
である。これは、ホスト１２が後読みモードであること
を示す。従って、フリップフロップ７２はモード検出器
として働くことが判る。ＮＯＲゲート７４はフリップフ
ロップ７２のＱ出力を受け取るので、その出力である被
制御ＤＲＱは、フリップフロップ７２がセットされてい
る限りローに保たれる。

【００３７】ハイのＱ出力はまたカウンタ７６のリセッ
ト状態を解除する。カウンタ７６は、フリップフロップ
７２がリセットされていて、負リセット端子−Ｒがロー
に保たれている限り、リセット状態にある。カウンタ７
６は、リセット状態を解除されるとカウントを開始し、
クロック・パルスの印加の度に１ずつ増分する。カウン
タ７６の内容は比較器８０に供給され、そこで遅延値レ
ジスタ７８の内容と比較される。遅延値レジスタ７８に
は、パワーオンの時に所定の遅延値ＤＬがコントローラ
１８のマイクロプロセッサ（図示せず）からロードされ
ている。この遅延値ＤＬはプログラマブルであり、ホス
ト１２の状況レジスタ読取りによってＩＲＱがリセット
されるタイミングを考慮して、被制御ＤＲＱの立上りが
それよりも遅れるように、予め設定される（図６参
照）。カウンタ７６のカウント値が遅延値レジスタ７８
の内容に等しくなると、比較器８０の出力がローになっ
て、フリップフロップ７２をリセットする。仮に、フリ
ップフロップ７２がリセットされるまでの間に、次のセ
クタ・データの転送準備ができて、コントローラ１８が
ＤＲＱを再びハイにしても、ＮＯＲゲート７４の出力で
ある被制御ＤＲＱは、フリップフロップ７２がリセット
されるまではローのままである。フリップフロップ７２
がリセットされるまでに状況レジスタ５０が読み取られ
ると、ＮＡＮＤゲート８４の出力によってフリップフロ
ップ７０がリセットされる。

【００３８】フリップフロップ７２がリセットされた時
ＤＲＱが再びハイになっていると、ＮＯＲゲート７４が
条件付けられて、その出力をハイにする。その結果フリ
ップフロップ７０が再びセットされ、それにより割込み
要求ＩＲＱがホスト１２に対して再びアサートされる。
このように、本発明によれば、２回目以降のセクタ・デ
ータ転送においてＤＲＱが立ち上がった時にＩＲＱがま
だリセットされていなくても、次のセクタ・データ転送
に対するＩＲＱを確実に発生することができる。指定さ
れた数のセクタ・データがホスト１２に読み取られる
と、読取りコマンドの実行が完了する。

【００３９】以上、本発明の良好な実施例を説明してき
たが、本発明はそれらに限定されることなく様々な変更
が可能である。例えば、実施例では５１２バイトのセク
タを単位ブロックとしてＤＲＱ及びＩＲＱを制御してい
たが、単位ブロックの大きさは５１２バイトに限らず、
適当な範囲で任意に決めることができる。また、後読み
モードの場合、ＩＲＱは状況レジスタの読取りによって
リセットされていたが、最終セクタ・データの読取りの
時を除いて、ＤＲＱがローになった直後にリセットする
ようにしてもよい。図６中の点線はこの様子を示してい
る。その場合、ＤＲＱがローになったこと及び最終セク
タ・データの読取りでないことを条件としてフリップフ
ロップ７０をリセットする回路を追加すればよい。

【００４０】

【発明の効果】本発明によれば、ホストが前読みモード
か後読みモードかを自動的に検出することによって、同
じハードウェアで何れのホストにも誤りなく対処するこ
とができる。

【図面の簡単な説明】

【図１】本発明に従うインタフェース回路を含むコンピ
ュータ・システムの一構成例を示すブロック図。

【図２】インタフェース回路におけるホストに対する入
出力部の構成を示すブロック図。

【図３】インタフェース回路における割込み制御部の構
成を示すブロック図。

【図４】図３に示した割込み制御部の詳細な回路図。

【図５】ホストが前読みモードの場合の動作のタイミン
グ・チャート。

【図６】ホストが後読みモードの場合の動作のタイミン
グ・チャート。

【符号の説明】

１０ハード・ディスク・ドライブ（ＨＤＤ）１２ホスト１４インタフェース回路１８デバイス・コントローラ２６セクタ・バッファ６０モード検出回路６２遅延回路６４割込み要求発生回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者岩佐博之神奈川県藤沢市桐原町１番地日本アイ・ビー・エム株式会社藤沢事業所内

Claims

【特許請求の範囲】

【請求項１】周辺装置でブロック・データの転送準備が
できた時にデータ要求を発生してホストに割込み要求を
送り、該ホストは、前記割込み要求に応答して前記周辺
装置の状況を読み取ってからブロック・データ転送を開
始する第１のモード、又は前記ブロック・データ転送が
終了してから前記状況を読み取る第２のモードで動作す
るコンピュータ・システムにおいて、前記ホストが前記第１のモード及び前記第２のモードの
何れで動作しているかを検出するモード検出手段と、前記モード検出手段が前記第２のモードを検出した時に
前記データ要求を所定時間だけ遅らせる遅延手段と、前記遅延手段の出力に応答して前記ホストに割込み要求
を送る割込み手段と、を具備するデータ転送制御用イン
タフェース回路。
【請求項２】前記割込み要求は前記状況の読取りによっ
てリセットされる、請求項１に記載のインタフェース回
路。
【請求項３】前記データ要求は前記ブロック・データの
読取りが終るとリセットされ、次のブロック・データの
転送準備ができると再び発生される、請求項２に記載の
インタフェース回路。
【請求項４】前記モード検出手段は前記データ要求及び
前記割込み要求に応答して前記ホストのモードを検出す
る、請求項３に記載のインタフェース回路。
【請求項５】前記モード検出手段は前記データ要求がリ
セットされたこと及び前記割込み要求がリセットされて
いないことを条件としてセットされるフリップフロップ
を含む、請求項４に記載のインタフェース回路。
【請求項６】前記遅延手段は、前記フリップフロップが
セットされたことに応答してカウントを開始するカウン
タ、所定の遅延値をロードされるレジスタ、前記カウン
タ及び前記レジスタの内容を比較してそれらが一致した
時に前記フリップフロップをリセットする比較器、並び
に前記フリップフロップがリセットされたことに応答し
て遅延されたデータ要求を発生するゲート回路を含む、
請求項５に記載のインタフェース回路。
【請求項７】前記ゲート回路は、前記フリップフロップ
の出力及び反転されたデータ要求を受け取るＮＯＲゲー
トである、請求項６に記載のインタフェース回路。
【請求項８】前記割込み手段は、前記ゲート回路の出力
が付勢された時にセットされる第２のフリップフロップ
を含む、請求項６又は７に記載のインタフェース回路。
【請求項９】前記第２のフリップフロップは前記状況の
読取りによってリセットされる、請求項８に記載のイン
タフェース回路。