JPH0656045A - 電動パワーステアリング装置 - Google Patents
電動パワーステアリング装置Info
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- JPH0656045A JPH0656045A JP22214492A JP22214492A JPH0656045A JP H0656045 A JPH0656045 A JP H0656045A JP 22214492 A JP22214492 A JP 22214492A JP 22214492 A JP22214492 A JP 22214492A JP H0656045 A JPH0656045 A JP H0656045A
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- Power Steering Mechanism (AREA)
Abstract
可能とする。 【構成】 メインCPU 1とサブCPU 2とは共通の電源で
ある定電源回路10からの給電によって動作するようにな
っている。また、定電源回路10には、電源電圧の過電圧
を監視する過大監視回路11が接続されており、過大監視
回路11にて過電圧が検出されると、フェイルリレー18が
離脱して操舵補助用のモータ8が停止させられるように
なっている。さらに、メインCPU 1,サブCPU 2の夫々
には、第1パワーオンリセット回路23,第2パワーオン
リセット回路26が接続されており、夫々のCPU の起動後
の所定時間内はその動作がリセットされるようになって
いる。このような構成により、メインCPU 1とサブCPU
2とは安定した動作を行う。
Description
動力にて補助するようにした電動パワーステアリング装
置に関する。
トルク検出器にて舵輪に加えられた操舵トルクを検出
し、この検出トルクが所定の不感帯を超える場合に検出
トルク及び検出車速に応じて定めた駆動電流を操舵補助
用のモータに通流させて該モータを駆動し、その回転力
により自動車の操舵に要する力を補助せしめ、運転者に
軽快な操舵感覚を提供する電動パワーステアリング装置
が開発されている。
算処理結果に基づいて行われるが、制御部の暴走等の異
常動作に対するシステムの安全性を保証するために、例
えばCPU を、各別の電源回路を有するメインCPU とサブ
CPU との2重系とする技術が従来提案されている。
グ装置では、メインCPU が検出トルク及び検出車速に基
づいてモータの駆動電流値を求め、これにて操舵補助力
の制御を行い、一方サブCPU はメインCPU と同等の演算
処理を行い、この演算処理結果と、メインCPU の演算処
理結果とを比較することによって、メインCPU の入出力
を監視し、メインCPU の異常を検出するようになってい
る。サブCPU がメインCPU の異常を検出すると、サブCP
U が前記モータの停止制御,システムの安全性を確保す
るためのフェイルセーフ制御等を行うようになってい
る。
ステアリング装置では、基本的には、メインCPU が操舵
補助力の制御を行うと共にサブCPU がメインCPU の監視
を行うが、この他に、メインCPU とサブCPU との間でウ
ォッチドッグパルスの通信を行い、一方のCPU が他方の
CPU のウォッチドッグパルスを監視することによって、
夫々のCPU が相互に動作状態を監視することが行われて
いる。
従来の電動パワーステアリング装置では、ウォッチドッ
グパルスの通信を行うメインCPU とサブCPU とが各別の
電源回路を有しているため、電源電圧が異なる場合には
一方のCPU が他方のCPU のラッチアップを引き起こす虞
があった。このため、各別に電源回路を有するCPU の2
重系を備えた従来の電動パワーステアリング装置は、動
作が不安定になるという問題があった。
であり、2重系の制御部が安定した動作を行うことを可
能とする電動パワーステアリング装置を提供することを
目的とする。
ステアリング装置は、相互に通信を行う操舵補助制御用
の2つの制御部を備えた電動パワーステアリング装置に
おいて、前記2つの制御部の共通の電源と、前記電源の
過電圧を検出する手段と、前記2つの制御部に各別に接
続され、夫々の制御部の起動後の所定時間だけ制御部の
動作をリセットする手段とを備えたことを特徴とする。
となっており、2つの制御部の電源電圧が等しくなるた
め、制御部間の通信に関連して一方の制御部が他方の制
御部にラッチアップを生じさせる虞がない。また、その
電源の電圧が過大になった場合は、それが検出されるの
でその検出結果に基づいてフェイルセーフ制御等の所定
の制御を行うことが可能である。さらに、制御部の起動
後の所定時間だけ制御部の動作をリセットする手段が2
つの制御部に各別に接続されているので、1つのリセッ
ト回路の故障で2つのCPU が同時暴走する虞がない。こ
のような構成により、2つの制御部は安定に動作する。
置(以下本発明装置という)を、その実施例を示す図面
に基づいて具体的に説明する。
グ装置の操舵補助用のモータ及びその動力を舵輪に伝達
するクラッチの制御系を示すブロック図である。図中1
は操舵補助制御を行う第1の制御部たるメインCPU ,2
は同じく第2の制御部たるサブCPU 、3はトルク検出
器、4は車速検出器、7は操舵補助用のモータ、8は前
記モータ7と舵輪との間を継,断するクラッチを夫々示
している。
は定電源回路10から駆動用の電源電圧VCCが供給される
ようにしてある。またメインCPU 1,サブCPU 2は夫々
トルク検出器3からインターフェイス5を介して検出ト
ルクを、車速検出器4からインターフェイス6を介して
検出車速を読み込み、これらに基づいて演算処理を行
い、図示しない制御ラインを通じてモータ駆動回路19に
モータ7の駆動電流, モータ7の正, 逆回転方向等の制
御を行わせるようになっている。
トである。アンドゲート13の一方の入力端には過大監視
回路11の出力が反転素子12を介在させて入力され、また
他方の入力端にはアンドゲート14の出力信号が入力さ
れ、アンドゲート13の出力端はフェイルセーフリレー18
に接続されている。
メインCPU 1からの信号が、また各他方の入力端にはサ
ブCPU 2からの信号が夫々入力されるようになってい
る。アンドゲート14の出力端はアンドゲート13の一方の
入力端に接続され、またアンドゲート15の出力端はモー
タ7のモータ駆動回路19に、更にアンドゲート16の出力
端はクラッチ8のクラッチ駆動回路21に夫々接続されて
いる。
のウォッチドッグパルス信号WDP を監視し、正常である
と判断した場合には各アンドゲート14,15,16に対し夫々
ハイレベルの信号を出力し、この結果、過大監視回路11
において定電源回路10から供給される電圧が過大でない
と判断されると、フェイルセーフリレー18がオン状態と
なり、モータ駆動回路19, クラッチ駆動回路21に対して
電源17から電力が供給されることとなる。またアンドゲ
ート15がオン状態となってモータ駆動回路19が動作状態
となり、メインCPU 1, サブCPU 2からの制御信号に基
づきモータ7を駆動制御し、更にアンドゲート16がオン
状態となってクラッチ駆動回路21が動作状態となり、ク
ラッチ8が係合される。
及びサブCPU 2、メインCPU 1のパワーオンリセットを
行う第1パワーオンリセット回路23、サブCPU 2のパワ
ーオンリセットを行う第2パワーオンリセット回路26の
他に、定電源回路10からメインCPU 1及びサブCPU 2へ
の過大な電圧の印加を監視する過大監視回路11とに与え
るようになっている。
が所定値を超えない場合はローレベルの、また定電源回
路10の電圧値が所定値を超えた場合はハイレベルの信号
を出力するようになっている。
は、夫々フェイルセーフリレー18を介して電源17に並列
的に接続されている。前記モータ駆動回路19には、モー
タ7の駆動電流を検出する電流検出回路20が接続されて
おり、検出した駆動電流をメインCPU 1, サブCPU 2へ
与えるようになっている。
の端子電圧(又はクラッチ8の駆動電流)を検出してク
ラッチ8の動作状態を監視するクラッチ監視回路22が接
続されており、該クラッチ監視回路22では、前記端子電
圧(又は駆動電流)の値に基づいてクラッチ8の係合,
離脱状態を判別し、その判別結果をメインCPU 1, サブ
CPU 2へ与えるようになっている。
の如く相互の間でその動作状態を互いに監視するための
ウォッチドッグパルス信号WDP が交信される他、このウ
ォッチドッグパルス信号WDP を各メインCPU 1, サブCP
U 2から外部回路である第1,第2ウォッチドッグタイ
マ24,25 へ出力するようになっている。第1パワーオン
リセット回路23, 第1ウォッチドッグタイマ24からアン
ドゲート27を介してメインCPU 1へ、また第2パワーオ
ンリセット回路26, 第2ウォッチドッグタイマ25からア
ンドゲート28を介してサブCPU 2へ夫々これらをリセッ
トするためのリセット信号RES バーが入力されるように
なっている。
U 1から所定周期で出力されるウォッチドッグパルス信
号WDP の周波数を計測し、その周波数の計測値と、予め
定められたその基準値とを比較し、これらが略一致する
場合にその出力信号がハイレベルに、また一致しない場
合、即ち異常状態が発生するとローレベルとなるように
してあり、第1パワーオンリセット回路23の出力と共に
アンドゲート27の各入力端に接続され、またアンドゲー
ト27の出力端はメインCPU 1の端子に接続され、ここに
リセット信号RES バーを与えるようになっている。
CPU 1の起動時にメインCPU 1の発振子が正常な動作を
開始するまで、メインCPU 1の動作をリセットすること
により、メインCPU 1の起動時の異常動作を防ぐことを
目的とする回路であって、定電源回路10の電圧が定格値
まで立ち上がった後、所定時間経過する迄の間はその出
力信号がローレベルとなり、前記所定時間経過後はその
出力信号がハイレベルとなるようにしてある。
CPU 2から所定周期で出力されるウォッチドッグパルス
信号WDP の周波数を計測し、その周波数の計測値と、予
め定められたその基準値とを比較し、これらが略一致す
る場合にその出力信号がハイレベルに、また一致しない
場合、即ち異常状態が発生するとローレベルとなるよう
にしてあり、第2パワーオンリセット回路26の出力と共
にアンドゲート28の各入力端に接続され、またアンドゲ
ート28の出力端はサブCPU 2の端子に接続され、ここに
リセット信号RES バーを与えるようになっている。
U 2の起動時にサブCPU 2の発振子が正常な動作を開始
するまで、サブCPU 2の動作をリセットすることによ
り、サブCPU 2の起動時の異常動作を防ぐことを目的と
する回路であって、定電源回路10の電圧が定格値まで立
ち上がった後所定時間経過する迄の間はその出力信号が
ローレベルとなり、前記所定時間経過後にその出力信号
がハイレベルとなるようにしてある。
ォッチドッグタイマ24又は第1パワーオンリセット回路
23から与えられる信号のいずれかがローレベルとなった
場合にローレベルとなり、メインCPU 1の端子にリセッ
ト信号RES バーを与えることとなり、これによってメイ
ンCPU 1はメインCPU 1の起動時又はメインCPU 1のウ
ォッチドッグパルス信号WDP の異常時にリセットされ、
アンドゲート14〜16に与える信号がローレベルとなる。
ォッチドッグタイマ25又は第2パワーオンリセット回路
26から与えられる信号のいずれかがローレベルとなった
場合にローレベルとなり、サブCPU 2の端子にリセット
信号RES バーを与えることとなり、これによってサブCP
U 2はサブCPU 2の起動時又はサブCPU 2のウォッチド
ッグパルス信号WDP の異常時にリセットされ、アンドゲ
ート14〜16に与える信号がローレベルとなる。
装置にあっては、第1ウォッチドッグタイマ24, 第2ウ
ォッチドッグタイマ25がメインCPU 1, サブCPU 2夫々
が出力するウォッチドッグパルス信号WDP を夫々取り込
み、このウォッチドッグパルス信号WDP に異常が生じた
場合にはローレベルの信号を出力し、また第1パワーオ
ンリセット回路23, 第2パワーオンリセット回路26はメ
インCPU 1, サブCPU2の立上り時に定電源回路10から
の電圧が定格値まで立ち上って安定する迄の間ローレベ
ルの信号を出力し、夫々アンドゲート27,28 を介してメ
インCPU 1, サブCPU 2の端子にリセット信号RES バー
を入力し、メインCPU 1, サブCPU 2をリセットする。
らアンドゲート14〜16への出力はローレべルとなり、こ
の結果フェイルセーフリレー18はオフ状態に、またモー
タ駆動回路19, クラッチ駆動回路21が非動作状態とな
り、モータ7が停止し、クラッチ8が離脱せしめられ
て、操舵補助力が出力されない、即ち操舵補助が禁止さ
れた状態となる。
の電圧が過大と判断された場合には、過大監視回路11か
らの出力がハイレベルとなる結果、前述の場合と同様に
フェイルセーフリレー18がオフ状態となり、同様にモー
タ7が停止せしめられ、またクラッチ8が離脱状態とな
る。
ー18がオフ状態に、またモータ駆動回路19, クラッチ駆
動回路21が夫々非動作状態に同時的になる場合を説明し
たが、モータ駆動回路19のみを非動作状態としてモータ
7のみを停止させ、またクラッチ駆動回路21のみを非動
作状態としてクラッチ8のみを離脱させ、またフェイル
セーフリレー18のみをオフ状態にしてモータ7の停止,
クラッチ8の離脱を同時的に行うこととしてもよいこと
は勿論である。
成部分は、メインCPU 1及びサブCPU 2の電源 (定電源
回路10)が共通化されていることと、メインCPU 1及び
サブCPU 2の夫々にパワーオンリセット回路(第1パワ
ーオンリセット回路23,第2パワーオンリセット回路2
6)が接続されていることと、メインCPU 1及びサブCPU
2の電源である定電源回路10に過大監視回路11が接続
されていることである。
下に示すような利点がある。メインCPU 1及びサブCPU
2の電源が共通化されていることにより、電源電圧の相
異により一方のCPU が他方のCPU のラッチアップを引き
起こす現象がなくなり、また、従来よりも電源回路数を
削減でき、製造コストを低減できる。メインCPU 1及び
サブCPU 2の夫々にパワーオンリセット回路が接続され
ていることにより、1つのリセット回路が故障した場合
においても、2つのCPU が同時暴走する事がなく安全性
を確保することができる。定電源回路10に過大監視回路
11が設けられていることにより、電源故障によりメイン
CPU 1及びサブCPU 2が同時暴走した場合においても、
フェイルセーフリレーをオフしてシステムを安全にする
ことができる。
つの制御部の電源が共通となっており、2つの制御部の
電源電圧が等しくなるため、制御部間の通信に関連して
一方の制御部が他方の制御部にラッチアップを生じさせ
る虞がなくなり、また、その電源の電圧が過大になった
場合は、その状態が検出されるのでその検出結果に基づ
いてフェイルセーフ制御等の所定の制御を行うことが可
能であり、さらに、制御部の起動後の所定時間だけ制御
部の動作をリセットする手段が2つの制御部に各別に接
続されているので、1 つのリセット回路が故障した場合
においても2つのCPU が同時暴走する事がなく安全性を
確保することが可能となる等、本発明は優れた効果を奏
する。
成を示すブロック図である。
Claims (1)
- 【請求項1】 相互に通信を行う操舵補助制御用の2つ
の制御部を備えた電動パワーステアリング装置におい
て、 前記2つの制御部の共通の電源と、 前記電源の過電圧を検出する手段と、 前記2つの制御部に各別に接続され、夫々の制御部の起
動後の所定時間だけ制御部の動作をリセットする手段と
を備えたことを特徴とする電動パワーステアリング装
置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22214492A JP3096793B2 (ja) | 1992-07-28 | 1992-07-28 | 電動パワーステアリング装置 |
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-
1992
- 1992-07-28 JP JP22214492A patent/JP3096793B2/ja not_active Expired - Lifetime
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KR20200005623A (ko) | 2017-06-14 | 2020-01-15 | 히다치 오토모티브 시스템즈 가부시키가이샤 | 차량 탑재 기기의 제어 장치 |
JPWO2018230197A1 (ja) * | 2017-06-14 | 2020-04-09 | 日立オートモティブシステムズ株式会社 | 車両搭載機器の制御装置 |
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