JPH0654868B2 - リセツト回路 - Google Patents
リセツト回路Info
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- JPH0654868B2 JPH0654868B2 JP62055798A JP5579887A JPH0654868B2 JP H0654868 B2 JPH0654868 B2 JP H0654868B2 JP 62055798 A JP62055798 A JP 62055798A JP 5579887 A JP5579887 A JP 5579887A JP H0654868 B2 JPH0654868 B2 JP H0654868B2
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Description
【発明の詳細な説明】 [産業上の利用分野] 本発明は半導体装置のリセット回路に関し、特にMOS
集積回路に内蔵されるリセット回路に関する。本発明は
たとえば表示素子を駆動するMOS集積回路素子に使用
される。
集積回路に内蔵されるリセット回路に関する。本発明は
たとえば表示素子を駆動するMOS集積回路素子に使用
される。
[従来技術] 電源電圧が立上がる時に発生する電子回路の誤動作を防
ぐパワー・オン・リセット回路は知られている。上記パ
ワー・オン・リセット回路は電源電圧の立ち上がりより
も遅れて、制御信号を発生し、上記制御信号は表示用ド
ライバー段等の出力段を制御して誤表示または誤動作を
防止する。
ぐパワー・オン・リセット回路は知られている。上記パ
ワー・オン・リセット回路は電源電圧の立ち上がりより
も遅れて、制御信号を発生し、上記制御信号は表示用ド
ライバー段等の出力段を制御して誤表示または誤動作を
防止する。
上記説明からわかるようにパワー・オン・リセット回路
は電源電圧の立ち上がり波形を所定時間遅延する遅延回
路機能と、そして上記立ち上がり波形を所定のレベルの
2値化制御信号に変換する非直線回路機能の両方を備え
る。
は電源電圧の立ち上がり波形を所定時間遅延する遅延回
路機能と、そして上記立ち上がり波形を所定のレベルの
2値化制御信号に変換する非直線回路機能の両方を備え
る。
上記回路機能を達成するために、エンハンスメント形M
OSトランジスタをドライバーとして使用するソース接
地回路によって構成されるパワー・オン・リセット回路
が既に提案されている。
OSトランジスタをドライバーとして使用するソース接
地回路によって構成されるパワー・オン・リセット回路
が既に提案されている。
例えば、特開昭和59年208621号は初段ソース接
地回路の負荷素子としてコンデンサを使用するMOSパ
ワー・オン・リセット回路を提案する。
地回路の負荷素子としてコンデンサを使用するMOSパ
ワー・オン・リセット回路を提案する。
上記初段ソース接地回路段の出力接点は第2のコンデン
サを負荷とするCMOSインバータ段に出力信号電圧を
送り、上記CMOSインバータ段の出力電圧はさらにコ
ンパレータであるインバータによって2値化され、出力
用制御電圧となる。
サを負荷とするCMOSインバータ段に出力信号電圧を
送り、上記CMOSインバータ段の出力電圧はさらにコ
ンパレータであるインバータによって2値化され、出力
用制御電圧となる。
上記従来技術において、上記MOSトランジスタとその
負荷コンデンサの時定数によって制限されるので初段ソ
ース接地回路の出力電圧の立ち上がりは遅れる。
負荷コンデンサの時定数によって制限されるので初段ソ
ース接地回路の出力電圧の立ち上がりは遅れる。
容量負荷を有する第2段CMOSインバータ回路の動作
も基本的に上記初段ソース接地回路と基本的に同じであ
る。従って上記先行技術に開始されるMOSパワー・オ
ン・リセット回路は本質的に負荷容量とMOSトランジ
スタを備える多段のソース接地充放電回路である事が理
解される。
も基本的に上記初段ソース接地回路と基本的に同じであ
る。従って上記先行技術に開始されるMOSパワー・オ
ン・リセット回路は本質的に負荷容量とMOSトランジ
スタを備える多段のソース接地充放電回路である事が理
解される。
本出願人によって以前に出願された他のMOSパワー・
オン・リセット回路の初段ソース接地回路は、駆動用M
OSトランジスタとその負荷抵抗から成る。
オン・リセット回路の初段ソース接地回路は、駆動用M
OSトランジスタとその負荷抵抗から成る。
上記MOSトランジスタはエンハンスメント形であり、
さらにそのゲートとドレインは接続されている。そして
第2段ソース接地回路は同様に駆動用MOSトランジス
タとその負荷抵抗から成る。
さらにそのゲートとドレインは接続されている。そして
第2段ソース接地回路は同様に駆動用MOSトランジス
タとその負荷抵抗から成る。
上記初段ソース接地回路のMOSトランジスタは第2段
ソース接地回路のMOSトランジスタと逆導電形であ
る。そして上記第2段ソース接地回路の出力電圧は2値
回路を介して出力され、出力用制御電圧となる。
ソース接地回路のMOSトランジスタと逆導電形であ
る。そして上記第2段ソース接地回路の出力電圧は2値
回路を介して出力され、出力用制御電圧となる。
上記説明から本出願人の前に提案したMOSパワー・オ
ン・リセット回路は本質的に負荷抵抗とMOSトランジ
スタを備える多段ソース接地回路である事がわかる。
ン・リセット回路は本質的に負荷抵抗とMOSトランジ
スタを備える多段ソース接地回路である事がわかる。
上記先行技術の説明が以下に整理される。
第1のMOSパワー・オン・リセット回路はそれぞれ容
量負荷を有する多段ソース接地回路を含む。従って、そ
れは以下において容量負荷形MOSパワー・オン・リセ
ット回路と略称される。
量負荷を有する多段ソース接地回路を含む。従って、そ
れは以下において容量負荷形MOSパワー・オン・リセ
ット回路と略称される。
第2のMOSパワー・オン・リセット回路はそれぞれ抵
抗負荷を有する多段ソース接地回路を含む。従ってそれ
は以下において抵抗負荷形MOSパワー・オン・リセッ
ト回路と略称される。
抗負荷を有する多段ソース接地回路を含む。従ってそれ
は以下において抵抗負荷形MOSパワー・オン・リセッ
ト回路と略称される。
[発明が解決しようとする問題点] 上記容量負荷形MOSパワー・オン・リセット回路は出
力電圧の立ち上がり特性がCR時定数に依存するので、
電源電圧の立ち上がりが遅い時には電源電圧が確立され
る前に制御信号を出力する危険がある。
力電圧の立ち上がり特性がCR時定数に依存するので、
電源電圧の立ち上がりが遅い時には電源電圧が確立され
る前に制御信号を出力する危険がある。
C(容量)とR(抵抗)を増加すれば、上記問題は防止
可能である。しかし、大きなCとRをIC内部に集積す
る事は簡単ではなくかなりのコスト増加を招く。
可能である。しかし、大きなCとRをIC内部に集積す
る事は簡単ではなくかなりのコスト増加を招く。
CとRを外付けする方法も実装容積とコストのかなりの
増加を招く。更に、電源電圧が急速に確立された時には
ただちにパワー・オン・リセット回路から制御信号を発
生して回路を出力可能状態にする必要がある場合も多
い。しかし、上記容量負荷形MOSパワー・オン・リセ
ット回路の出力電圧立上がり特性は一定である。
増加を招く。更に、電源電圧が急速に確立された時には
ただちにパワー・オン・リセット回路から制御信号を発
生して回路を出力可能状態にする必要がある場合も多
い。しかし、上記容量負荷形MOSパワー・オン・リセ
ット回路の出力電圧立上がり特性は一定である。
上記抵抗負荷形MOSパワー・オン・リセット回路は容
量を使用しないので、出力される制御電圧は電源電圧の
急速な立ち上がり特性に十分追従できる。しかし、この
抵抗負荷形MOSパワー・オン・リセット回路の問題は
電力消費が大きい事である。
量を使用しないので、出力される制御電圧は電源電圧の
急速な立ち上がり特性に十分追従できる。しかし、この
抵抗負荷形MOSパワー・オン・リセット回路の問題は
電力消費が大きい事である。
従って本発明は上記問題点を改良する事を目的とする。
本発明の具体的な目的の一つは、電源電圧の立ち上がり
および立ち下がり時の誤動作を低減するMOSリセット
回路の開発である。本発明の他の目的はMOS集積回路
に内蔵できる低コストMOSパワー・オン・リセット回
路の開発である。
本発明の具体的な目的の一つは、電源電圧の立ち上がり
および立ち下がり時の誤動作を低減するMOSリセット
回路の開発である。本発明の他の目的はMOS集積回路
に内蔵できる低コストMOSパワー・オン・リセット回
路の開発である。
[問題点を解決するための手段及び作用] 本発明の基本的な構成は、 第1のしきい値電圧を有するとともにゲート電極及びド
レイン電極が接続される第1導電型のエンハンスメント
型MOSトランジスタと抵抗性負荷素子とを直列接続し
てなる第1のソース接地回路段と、第2のしきい値電圧
を有するとともに前記第1のソース接地回路段の出力電
圧がゲート電極に入力される第2導電型のエンハンスメ
ント型MOSトランジスタと抵抗性負荷素子とを直列接
続してなる第2のソース接地回路段とを少なくとも有す
る加算しきい値回路部と、 前記加算しきい値回路部の前記両MOSトランジスタの
少なくとも一方の導通により導通して容量性負荷素子を
充電するエンハンスメント型MOSトランジスタを有す
る積分回路部と、 少なくとも前記積分回路部の積分出力電圧が入力される
とともに、電源電圧に立ち上がり開始時点から前記加算
しきい値回路部の出力遅延及び前記積分回路部の出力遅
延の和に等しい時間だけ遅延してリセット信号を出力す
るリセット信号出力回路部とを備えることを特徴とする
リセット回路である。
レイン電極が接続される第1導電型のエンハンスメント
型MOSトランジスタと抵抗性負荷素子とを直列接続し
てなる第1のソース接地回路段と、第2のしきい値電圧
を有するとともに前記第1のソース接地回路段の出力電
圧がゲート電極に入力される第2導電型のエンハンスメ
ント型MOSトランジスタと抵抗性負荷素子とを直列接
続してなる第2のソース接地回路段とを少なくとも有す
る加算しきい値回路部と、 前記加算しきい値回路部の前記両MOSトランジスタの
少なくとも一方の導通により導通して容量性負荷素子を
充電するエンハンスメント型MOSトランジスタを有す
る積分回路部と、 少なくとも前記積分回路部の積分出力電圧が入力される
とともに、電源電圧に立ち上がり開始時点から前記加算
しきい値回路部の出力遅延及び前記積分回路部の出力遅
延の和に等しい時間だけ遅延してリセット信号を出力す
るリセット信号出力回路部とを備えることを特徴とする
リセット回路である。
すなわち、本発明は、(a)第1導電型のMOSTを駆
動素子とする初段の抵抗負荷ソース接地回路段(抵抗負
荷インバッタ回路)と、(b)第2導電型のMOSTを
駆動素子とする次段の抵抗負荷ソース接地回路段(抵抗
負荷インバータ回路)とにより加算しきい値回路部を構
成し、更に、(c)上記両MOSTの少なくとも一方の
導通により導通して容量性負荷素子を充電するMOST
を有する積分回路部と、(d)上記回路部から入力され
る遅延信号に基づき、電源電圧に立ち上がり開始時点か
ら加算しきい値回路部の出力遅延及び積分回路部の出力
遅延の和に等しい時間だけ遅延してリセット信号を出力
するリセット信号出力回路部とにより、リセット回路を
構成するものである。
動素子とする初段の抵抗負荷ソース接地回路段(抵抗負
荷インバッタ回路)と、(b)第2導電型のMOSTを
駆動素子とする次段の抵抗負荷ソース接地回路段(抵抗
負荷インバータ回路)とにより加算しきい値回路部を構
成し、更に、(c)上記両MOSTの少なくとも一方の
導通により導通して容量性負荷素子を充電するMOST
を有する積分回路部と、(d)上記回路部から入力され
る遅延信号に基づき、電源電圧に立ち上がり開始時点か
ら加算しきい値回路部の出力遅延及び積分回路部の出力
遅延の和に等しい時間だけ遅延してリセット信号を出力
するリセット信号出力回路部とにより、リセット回路を
構成するものである。
このようにすれば、加算しきい値回路部による等価的に
加算しきい値とみなせる大きなしきい値電圧により得ら
れる遅延(以下、加算しきい値遅延という)と、積分回
路部のCR時定数により得られる遅延(以下、積分遅延
という)の和に等しい遅延時間だけ、電源電圧Vddの
立ち上がり時点からリセット信号を遅延することができ
る。
加算しきい値とみなせる大きなしきい値電圧により得ら
れる遅延(以下、加算しきい値遅延という)と、積分回
路部のCR時定数により得られる遅延(以下、積分遅延
という)の和に等しい遅延時間だけ、電源電圧Vddの
立ち上がり時点からリセット信号を遅延することができ
る。
[実施例] 第1図は本発明の1実施例を表わす等価回路図である。
初段ソース接地回路(本発明でいう第1のソース接地回
路段)51は駆動用素子であるPMOSトランジスタ1
とその負荷抵抗6からなる。
路段)51は駆動用素子であるPMOSトランジスタ1
とその負荷抵抗6からなる。
上記PMOSトランジスタ1のソースは第1電源端Vd
dに接続され、ドレンは抵抗6を介して第2電源端Vs
sに接続される。
dに接続され、ドレンは抵抗6を介して第2電源端Vs
sに接続される。
また、ゲートとドレンとは接続されている。第2段ソー
ス接地回路(本発明でいう第2のソース接地回路段であ
って、初段ソース接地回路51とともに本発明でいう加
算しきい値回路部を構成する)52はNMOSトランジ
スタ3とその負荷抵抗7で構成される。該NMOSトラ
ンジスタ3のソースは第2電源端Vssに接続され、ド
レンは抵抗7を介して第1電源端Vddに接続される。
ス接地回路(本発明でいう第2のソース接地回路段であ
って、初段ソース接地回路51とともに本発明でいう加
算しきい値回路部を構成する)52はNMOSトランジ
スタ3とその負荷抵抗7で構成される。該NMOSトラ
ンジスタ3のソースは第2電源端Vssに接続され、ド
レンは抵抗7を介して第1電源端Vddに接続される。
第3段CMOSインバータ回路(本発明でいう積分回路
部)53はPMOSトランジスタ2と、NMOSトラン
ジスタ4と、その負荷素子であるコンデンサ8とによっ
て構成される。CMOSインバータ53の出力接点cは
コンデンサ8を介して、第2電源端Vssに接続され
る。
部)53はPMOSトランジスタ2と、NMOSトラン
ジスタ4と、その負荷素子であるコンデンサ8とによっ
て構成される。CMOSインバータ53の出力接点cは
コンデンサ8を介して、第2電源端Vssに接続され
る。
上記初段ソース接地回路51の出力接点aは第2段ソー
ス接地回路52の駆動用トランジスタ3のゲートに接続
される。また、第2段ソース接地回路52の出力接点b
は第3段CMOSインバータ53の駆動用トランジスタ
2と4のゲートに接続される。第3段CMOSインバー
タ53の出力接点cはシュミットトリガ(本発明でいう
リセット信号出力回路部)5の入力端子に接続される。
ス接地回路52の駆動用トランジスタ3のゲートに接続
される。また、第2段ソース接地回路52の出力接点b
は第3段CMOSインバータ53の駆動用トランジスタ
2と4のゲートに接続される。第3段CMOSインバー
タ53の出力接点cはシュミットトリガ(本発明でいう
リセット信号出力回路部)5の入力端子に接続される。
上記各段の駆動用トランジスタ1、2、3、4はそれぞ
れエンハンスメント形式であり、しきい値電圧をもつ。
トランジスタ1のドレンとソースを接続することによっ
てそのドレンの電圧がゲートにフィードバックされる。
その結果、このソース接地回路の出力接点電圧の立上が
りは電源電圧Vddの立上がりに比べて遅れる。又トラ
ンジスタ1がエンハンスメント形であるので、その出力
接点aは電源電圧がしきい値電圧を越えた後で電圧上昇
を開始する。
れエンハンスメント形式であり、しきい値電圧をもつ。
トランジスタ1のドレンとソースを接続することによっ
てそのドレンの電圧がゲートにフィードバックされる。
その結果、このソース接地回路の出力接点電圧の立上が
りは電源電圧Vddの立上がりに比べて遅れる。又トラ
ンジスタ1がエンハンスメント形であるので、その出力
接点aは電源電圧がしきい値電圧を越えた後で電圧上昇
を開始する。
同様に第2段ソース接地回路52の駆動用トランジスタ
3は第1段ソース接地回路51の出力電圧がトランジス
タ3のしきい値電圧を越えた後で、導通を開始する。従
って、第2段ソース接地回路52の出力接点bでは、ト
ランジスタ1とトランジスタ3のしきい値電圧分だけ立
上がりが遅れる。
3は第1段ソース接地回路51の出力電圧がトランジス
タ3のしきい値電圧を越えた後で、導通を開始する。従
って、第2段ソース接地回路52の出力接点bでは、ト
ランジスタ1とトランジスタ3のしきい値電圧分だけ立
上がりが遅れる。
第3段CMOSインバータ53はコンデンサ8を負荷と
して持つ積分回路である。
して持つ積分回路である。
トランジスタ3がターンオフしている時に、電源電圧V
ddがトランジスタ4のしきい値電圧以上であればトラ
ンジスタ4がターンオンし、コンデンサ8は放電され、
トランジスタ2はターンオフする。Vddが更に増加す
れば、トランジスタ3がターンオンし、出力接点bの電
圧Vbがトランジスタ4のしきい値電圧より低くなる。
その結果、トランジスタ4は遮断され、トランジスタ2
はターンオンされ、コンデンサ8が充電される。従っ
て、出力接点cから出力される出力電圧VcはVddの
立上がりに比較してトランジスタ1、3の各しきい値電
圧の遅れ分の和、及びトランジスタ2とコンデンサ8か
らなる積分回路の時定数の分だけ遅れる。
ddがトランジスタ4のしきい値電圧以上であればトラ
ンジスタ4がターンオンし、コンデンサ8は放電され、
トランジスタ2はターンオフする。Vddが更に増加す
れば、トランジスタ3がターンオンし、出力接点bの電
圧Vbがトランジスタ4のしきい値電圧より低くなる。
その結果、トランジスタ4は遮断され、トランジスタ2
はターンオンされ、コンデンサ8が充電される。従っ
て、出力接点cから出力される出力電圧VcはVddの
立上がりに比較してトランジスタ1、3の各しきい値電
圧の遅れ分の和、及びトランジスタ2とコンデンサ8か
らなる積分回路の時定数の分だけ遅れる。
第3段CMOSインバータ53の出力電圧Vcはシュミ
ットトリガ5に入力され、ヒシテリシスをもった2値情
報に変換される。なお、ここでシュミットトリガ5の代
わりにCMOSインバータ又はコンパレータ等の2値回
路を使用することも可能である。
ットトリガ5に入力され、ヒシテリシスをもった2値情
報に変換される。なお、ここでシュミットトリガ5の代
わりにCMOSインバータ又はコンパレータ等の2値回
路を使用することも可能である。
以下に上記回路の動作を説明する。
ただし、各エンハンスメントMOSトランジスタ1、
2、3のしきい値電圧の絶対値は等しく、|Vt|であ
るとし、また、低位電源Vssは0Vであるとする。な
お、抵抗6と7は必要十分に大きいとする。
2、3のしきい値電圧の絶対値は等しく、|Vt|であ
るとし、また、低位電源Vssは0Vであるとする。な
お、抵抗6と7は必要十分に大きいとする。
I)電源電圧Vddが立ち上がる条件において、第1段
ソース接地回路の出力電圧Vaは: Va=Vss=O[V] (Vdd<|Vt|;Tr1 OFF) また、 Va≒Vdd−|Vt| (Vdd>|Vt|;Tr1 ON) である。故にb点の電位Vbは、 Vb≒Vdd (Vdd<2|Vt|;Tr3 OFF) また、 Vb≒Vss=O[V] (Vdd>2|Vt|;Tr3 ON) である。
ソース接地回路の出力電圧Vaは: Va=Vss=O[V] (Vdd<|Vt|;Tr1 OFF) また、 Va≒Vdd−|Vt| (Vdd>|Vt|;Tr1 ON) である。故にb点の電位Vbは、 Vb≒Vdd (Vdd<2|Vt|;Tr3 OFF) また、 Vb≒Vss=O[V] (Vdd>2|Vt|;Tr3 ON) である。
故にC点の電位Vcは、 Vc=Vss=0[v] (Vdd<2|Vt|;Tr2 OFF、Tr4 O
N) である。故にこのとき、 V0=0[v] (V0はシュミットリガ5の出力電圧) 即ち、V0はローレベルである。
N) である。故にこのとき、 V0=0[v] (V0はシュミットリガ5の出力電圧) 即ち、V0はローレベルである。
また、Vddが上昇し、 Vdd>2|Vt|となると、Vr2がターンオンし、
Tr4がターンオフし、コンデンサ8が充電される。
Tr4がターンオフし、コンデンサ8が充電される。
該充電によりVcがVc>Vp (Vpはシュミットリガ5の出力電圧がHレベルに変化
する時のシュミットトリガ5の入力電圧)となると、V
0はハイレベルに反転する。
する時のシュミットトリガ5の入力電圧)となると、V
0はハイレベルに反転する。
以後、VcはVddに達し、シュミット5の出力電圧V
oはハイレベルを維持する。
oはハイレベルを維持する。
トランジスタ2の導通抵抗をRo、コンデンサ8の容量
をCoとする。Roは周知のMOSトランジスタの飽和
及び非飽和電流式から求められるチャンネル抵抗の関数
である。
をCoとする。Roは周知のMOSトランジスタの飽和
及び非飽和電流式から求められるチャンネル抵抗の関数
である。
第2図は電源電圧が遅く変革する時の電源電圧波形図で
あり、第3図は電源電圧が急激に立ち上がる時の電圧波
形図である。
あり、第3図は電源電圧が急激に立ち上がる時の電圧波
形図である。
Vddが2|Vt|に達する時間Toとし、そしてVc
がVpに達する時間をT1とする。
がVpに達する時間をT1とする。
T1は次の式で表わされる。
T1=To−Co・Ro・In(1−Vp/Vdd) 実際には、電源電圧が急激に立ち上がる時はToはほと
んど無視できる。即ち、第2図、第3図からわかるよう
に、ソース接地回路53の出力接点cの出力電圧Vcは
Vddが2|Vt|を越えた後で立ち上がりを開始す
る。
んど無視できる。即ち、第2図、第3図からわかるよう
に、ソース接地回路53の出力接点cの出力電圧Vcは
Vddが2|Vt|を越えた後で立ち上がりを開始す
る。
従って、シュミットリガ5の出力電圧Voは、電源電圧
の立ち上がり特性が異なっても、少なくとも時間To、
実際にはT1の間ローレベルを維持できる事がわかる。
の立ち上がり特性が異なっても、少なくとも時間To、
実際にはT1の間ローレベルを維持できる事がわかる。
その結果、Vddが必要十分に確立された後で、出力信
号電圧V0は反転を開始し、コンデンサ8の容量はソー
ス接地回路51、52による出力電圧遅れの分だけ小型
化できる。
号電圧V0は反転を開始し、コンデンサ8の容量はソー
ス接地回路51、52による出力電圧遅れの分だけ小型
化できる。
II)電源電圧Vddが立ち下がる時に、 第3段CMOSインバータ53の出力電圧VcはVdd
の下降と共に下降する。又、Vdd<2|Vt|の時
に、MOSトランジスタ2は遮断されMOSトランジス
タ4はターンオンする。従って、コンデンサ8の放電時
間はMOSトランジスタ4のチャンネル抵抗の設定によ
り、自由に変更できる。
の下降と共に下降する。又、Vdd<2|Vt|の時
に、MOSトランジスタ2は遮断されMOSトランジス
タ4はターンオンする。従って、コンデンサ8の放電時
間はMOSトランジスタ4のチャンネル抵抗の設定によ
り、自由に変更できる。
上記放電により、出力電圧VcはVss=0Vになり、
シュミット5の出力電圧Voもローレベルになる。
シュミット5の出力電圧Voもローレベルになる。
電源電圧Vddが2|Vt|以下にならず、再び上昇す
る時は、出力電圧Voはハイレベルを維持し続ける。即
ち、瞬時的な電源電圧変動があってもV0は安定してハ
イレベルを維持できる。
る時は、出力電圧Voはハイレベルを維持し続ける。即
ち、瞬時的な電源電圧変動があってもV0は安定してハ
イレベルを維持できる。
出力接点aの電位を変える例を第4図に示す。これはM
OSトランジスタ1のドレンと、出力接点a間にMOS
トランジスタ1と同じ構造のPMOSトランジスタ1′
を追加したものである。この場合、PMOSトランジス
タは必要に応じて2個、3個、……と増やす事も出来
る。また、PMOSトランジスタのゲート電圧を抵抗分
割等別の方法で入力し、トランジスタのON開始電圧を
変更する事も可能である。
OSトランジスタ1のドレンと、出力接点a間にMOS
トランジスタ1と同じ構造のPMOSトランジスタ1′
を追加したものである。この場合、PMOSトランジス
タは必要に応じて2個、3個、……と増やす事も出来
る。また、PMOSトランジスタのゲート電圧を抵抗分
割等別の方法で入力し、トランジスタのON開始電圧を
変更する事も可能である。
なお、抵抗6、7を各種の負荷用MOSトランジスタで
置換できる事も可能である。
置換できる事も可能である。
第5図は第1図の初段ソース接地回路のMOSトランジ
スタ3と出力接点b間にMOSトランジスタ3と同じ構
造のMOSトランジスタ3′を付加したものであり、第
4図と同様の議論が成り立つ。
スタ3と出力接点b間にMOSトランジスタ3と同じ構
造のMOSトランジスタ3′を付加したものであり、第
4図と同様の議論が成り立つ。
第6図は、PMOSトランジスタ1とNMOSトランジ
スタ3との接続位置を変えた例を示す。論理が逆転する
ため、インバータ50を追加して論理を合せてある。イ
ンバータ50の省略も可能である。
スタ3との接続位置を変えた例を示す。論理が逆転する
ため、インバータ50を追加して論理を合せてある。イ
ンバータ50の省略も可能である。
[効果] 上記説明したように本発明のリセット回路は、大きな加
算しきい値遅延と積分遅延という特性が異なる二種類の
遅延特性を組み合わせているので、次のような効果を奏
することができる。
算しきい値遅延と積分遅延という特性が異なる二種類の
遅延特性を組み合わせているので、次のような効果を奏
することができる。
すなわち、本発明のリセット信号遅延方式は、電源電圧
Vddの立ち上がりが相当遅い場合でも、電源電圧Vd
dが導電型が異なる2種類のエンハンスメント型MOS
トランジスタのしきい値電圧の和(例えば各しきい値電
圧が1Vであれば、合計2Vとなる)に達するまでは、
加算しきい値回路部の出力は反転せず、少なくともこの
時点以降から積分遅延がスタートするので、積分遅延だ
けの場合の欠点である充分に電源電圧Vddが確立する
前にリセット信号が出力されてしまうというの欠点を解
決することができる。
Vddの立ち上がりが相当遅い場合でも、電源電圧Vd
dが導電型が異なる2種類のエンハンスメント型MOS
トランジスタのしきい値電圧の和(例えば各しきい値電
圧が1Vであれば、合計2Vとなる)に達するまでは、
加算しきい値回路部の出力は反転せず、少なくともこの
時点以降から積分遅延がスタートするので、積分遅延だ
けの場合の欠点である充分に電源電圧Vddが確立する
前にリセット信号が出力されてしまうというの欠点を解
決することができる。
また、本発明のリセット信号遅延方式は、しきい値によ
る遅延だけでリセット信号の遅延を発生する場合に比べ
て、電源電圧Vddの立ち上がりが極めて速い場合で
も、積分遅延の存在により、電源電圧Vddの立ち上が
り開始とほとんど同時にリセット信号が出力されてしま
うということがない。したがって、電源電圧の立上がり
および立ち下がり特性に左右されず、確実にパワー・オ
ン・リセット信号を発生する事が可能になる。また、充
電時定数を大きくとることにより、瞬時的な電源電圧変
動があっても誤動作しない。
る遅延だけでリセット信号の遅延を発生する場合に比べ
て、電源電圧Vddの立ち上がりが極めて速い場合で
も、積分遅延の存在により、電源電圧Vddの立ち上が
り開始とほとんど同時にリセット信号が出力されてしま
うということがない。したがって、電源電圧の立上がり
および立ち下がり特性に左右されず、確実にパワー・オ
ン・リセット信号を発生する事が可能になる。また、充
電時定数を大きくとることにより、瞬時的な電源電圧変
動があっても誤動作しない。
第1図は本発明のMOSリセット回路の1実施例等価回
路図である。第2図と第3図は第1図のパワー・オン・
リセット回路の立ち上がり波形図である。第4図は第1
図の初段ソース接地回路の変形実施例の等価回路図であ
る。第5図は第1図の初段ソース接地回路の変形実施例
の等価回路図である。第6図は第1図のMOSリセット
回路の変形実施例の等価回路図である。 6……負荷抵抗 7……負荷抵抗、8……負荷コンデンサ 51……初段ソース接地回路 52……第2段ソース接地回路 53……第3段CMOSインバータ
路図である。第2図と第3図は第1図のパワー・オン・
リセット回路の立ち上がり波形図である。第4図は第1
図の初段ソース接地回路の変形実施例の等価回路図であ
る。第5図は第1図の初段ソース接地回路の変形実施例
の等価回路図である。第6図は第1図のMOSリセット
回路の変形実施例の等価回路図である。 6……負荷抵抗 7……負荷抵抗、8……負荷コンデンサ 51……初段ソース接地回路 52……第2段ソース接地回路 53……第3段CMOSインバータ
Claims (1)
- 【請求項1】第1のしきい値電圧を有するとともにゲー
ト電極及びドレイン電極が接続される第1導電型のエン
ハンスメント型MOSトランジスタと抵抗性負荷素子と
を直列接続してなる第1のソース接地回路段と、第2の
しきい値電圧を有するとともに前記第1のソース接地回
路段の出力電圧がゲート電極に入力される第2導電型の
エンハンスメント型MOSトランジスタと抵抗性負荷素
子とを直列接続してなる第2のソース接地回路段とを少
なくとも有する加算しきい値回路部と、 前記加算しきい値回路部の前記両MOSトランジスタの
少なくとも一方の導通により導通して容量性負荷素子を
充電するエンハンスメント型MOSトランジスタを有す
る積分回路部と、 少なくとも前記積分回路部の積分出力電圧が入力される
とともに、電源電圧に立ち上がり開始時点から前記加算
しきい値回路部の出力遅延及び前記積分回路部の出力遅
延の和に等しい時間だけ遅延してリセット信号を出力す
るリセット信号出力回路部とを備えることを特徴とする
リセット回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62055798A JPH0654868B2 (ja) | 1987-03-11 | 1987-03-11 | リセツト回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62055798A JPH0654868B2 (ja) | 1987-03-11 | 1987-03-11 | リセツト回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63221711A JPS63221711A (ja) | 1988-09-14 |
JPH0654868B2 true JPH0654868B2 (ja) | 1994-07-20 |
Family
ID=13008932
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62055798A Expired - Lifetime JPH0654868B2 (ja) | 1987-03-11 | 1987-03-11 | リセツト回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0654868B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018067806A (ja) * | 2016-10-19 | 2018-04-26 | ローム株式会社 | パワーオンリセット回路、半導体デバイス、電子機器 |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4443606C1 (de) * | 1994-12-07 | 1996-08-01 | Siemens Ag | Schaltungsanordnung zur Erzeugung eines Rücksetzsignals |
US6744291B2 (en) * | 2002-08-30 | 2004-06-01 | Atmel Corporation | Power-on reset circuit |
CN111463744A (zh) * | 2020-04-10 | 2020-07-28 | 中国科学院西安光学精密机械研究所 | 一种具备迟滞效应的自恢复欠电压保护电路 |
CN112671392A (zh) * | 2020-12-24 | 2021-04-16 | 中国人民解放军国防科技大学 | 一种用于高电平复位电路的抗单粒子瞬态缓冲器 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57103532U (ja) * | 1980-12-16 | 1982-06-25 | ||
JPS6075123A (ja) * | 1983-09-30 | 1985-04-27 | Nec Corp | 半導体回路 |
JPS61165664A (ja) * | 1985-01-18 | 1986-07-26 | Matsushita Electric Ind Co Ltd | 電源電圧検出回路 |
JPS63144619A (ja) * | 1986-12-09 | 1988-06-16 | Mitsubishi Electric Corp | 電源投入検出信号発生回路 |
-
1987
- 1987-03-11 JP JP62055798A patent/JPH0654868B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018067806A (ja) * | 2016-10-19 | 2018-04-26 | ローム株式会社 | パワーオンリセット回路、半導体デバイス、電子機器 |
Also Published As
Publication number | Publication date |
---|---|
JPS63221711A (ja) | 1988-09-14 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |