JPH0653420A - Bicmos transistor and its manufacture - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明はＢｉＣＭＯＳトランジ
スタ及びその製造方法に関し、さらに詳しくは静電気に
脆弱なＢｉＣＭＯＳトランジスタ内ｎＭＯＳトランジス
タのゲート絶縁膜あるいはドレインゲート間が静電気に
より破壊されることを防止するための静電気保護構造を
持つＢｉＣＭＯＳトランジスタ及びその製造方法に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a BiCMOS transistor and a method of manufacturing the same, and more particularly, to prevent static electricity from destroying a gate insulating film or a drain gate between nMOS transistors in a BiCMOS transistor vulnerable to static electricity. The present invention relates to a BiCMOS transistor having an electrostatic protection structure and a method for manufacturing the BiCMOS transistor.
【０００２】[0002]
【従来の技術】半導体装置の高集積化及び小形化の趨勢
により、ＭＯＳ構造ではゲート電極の縮小、ゲート絶縁
膜の薄形化、浅い接合化がなされてきていることによ
り、接合の耐圧が減少することになっている。2. Description of the Related Art With the trend toward higher integration and miniaturization of semiconductor devices, the breakdown voltage of the junction is reduced due to the shrinking of the gate electrode, thinning of the gate insulating film, and shallow junction in the MOS structure. Is supposed to do.
【０００３】一方で半導体装置は、製造工程中や取扱中
に発生する静電気により瞬間的に半導体装置に高電圧が
印加されて破壊されることがある。On the other hand, a semiconductor device may be destroyed by instantaneously applying a high voltage to the semiconductor device due to static electricity generated during the manufacturing process or handling.
【０００４】静電気放電により半導体装置が破壊される
例としては、（１）ゲート−ドレイン／ソース間のゲー
ト絶縁膜の絶縁破壊、（２）ドレイン−基板間のバルク
における接合絶縁破壊（junction breakdown）、（３）
ドレイン表面のゲート電極からの電界集中による接合絶
縁破壊、（４）ソース−ドレイン間のパンチスルーがあ
る。前記（２）または（４）項の接合絶縁破壊、及びパ
ンチスルーは静電気が除去されると接合が再び復元され
るが、（１）項の場合であるゲート絶縁膜の破壊と
（３）項の場合であるドレインとゲート間の接合絶縁破
壊は復元が不可能で半導体装置の動作が不可能になる。
通常、上記のような静電気による半導体装置の破壊を防
止するために半導体装置に別の抵抗を形成して信号遅延
回路を備えたり、ダイオードやバイポーラトランジスタ
を備えるなどの方法が利用されている。また、ゲート絶
縁膜の絶縁破壊やドレイン−ゲート間の接合絶縁破壊が
起こる前に復元が可能な（２）項の接合絶縁破壊や
（３）項のバンチスルーが起こるようにすることも一方
法である。Examples of breakdown of a semiconductor device due to electrostatic discharge include (1) dielectric breakdown of a gate insulating film between a gate and a drain / source, and (2) junction breakdown in a bulk between a drain and a substrate. , (3)
There are junction breakdown due to electric field concentration from the gate electrode on the drain surface, and (4) punch-through between source and drain. In the junction dielectric breakdown and punch-through of item (2) or (4), the junction is restored again when static electricity is removed. However, in the case of item (1), breakdown of the gate insulating film and item (3). In this case, the junction dielectric breakdown between the drain and the gate cannot be restored and the semiconductor device cannot operate.
Usually, in order to prevent the semiconductor device from being damaged by the static electricity as described above, a method of forming another resistance in the semiconductor device to include a signal delay circuit, a diode, or a bipolar transistor is used. Another method is to allow the junction dielectric breakdown in (2) or the bunch-through in (3) that can be restored before the dielectric breakdown of the gate insulating film or the junction dielectric breakdown between the drain and the gate occurs. Is.
【０００５】一般に、半導体装置にて論理を構成する能
動素子は、バイポーラトランジスタとＣＭＯＳトランジ
スタの２種に区別される。ＣＭＯＳトランジスタは消費
電力が少なく、集積度が高い。バイポーラトランジスタ
は動作速度が速く、高負荷駆動能力が大きい特性を持っ
ている。最近システムの高性能化が要求されることによ
り、論理素子において低消費電力及び高集積度を持ち高
速動作及び高負荷駆動能力を持つ半導体が要求されてい
る。このような要求を充足させるためにＣＭＯＳトラン
ジスタとバイポーラトランジスタを同一チップ上に集積
し、ＣＭＯＳトランジスタを内部論理回路で、バイポー
ラトランジスタを周辺回路で利用するＢｉＣＭＯＳ集積
回路が開発されている。ＢｉＣＭＯＳトランジスタにお
いて、ｎＭＯＳトランジスタが熱電子（Hot electron）
により絶縁破壊電圧が低くなって容易に破壊されること
を防止するために、ＬＤＤ（Lightly Doped Drain ）構
造が採用されている。すなわち、ｎ及びｐＭＯＳトラン
ジスタにゲート電極を形成したあと、ｎＭＯＳトランジ
スタのソース及びドレイン領域に低濃度の不純物イオン
を注入し、その後の全表面に２０００〜３０００Å程度
の厚さの酸化膜を形成する。続いてＲＩＥ（Reactive I
on Etching）のような乾式エッチング方法で半導体基板
が露出されるまで前記酸化膜をエッチングしてゲート電
極の側壁にスペーサを形成したあと、ソース及びドレイ
ン領域に高濃度の不純物イオンを注入する。従って、前
記スペーサの下部には低濃度の不純物領域が形成される
ので、絶縁破壊電圧が低くなることが防止される。In general, active elements forming a logic in a semiconductor device are classified into two types, a bipolar transistor and a CMOS transistor. CMOS transistors have low power consumption and high integration. The bipolar transistor has characteristics that the operating speed is fast and the high load driving capability is large. Due to recent demands for higher system performance, semiconductors having low power consumption, high integration, and high speed operation and high load driving capability are required for logic elements. In order to satisfy such requirements, a BiCMOS integrated circuit has been developed in which a CMOS transistor and a bipolar transistor are integrated on the same chip, the CMOS transistor is used as an internal logic circuit, and the bipolar transistor is used as a peripheral circuit. In the BiCMOS transistor, the nMOS transistor is a hot electron.
Therefore, an LDD (Lightly Doped Drain) structure is adopted in order to prevent the breakdown voltage from being lowered and being easily broken. That is, after forming gate electrodes in the n and pMOS transistors, low concentration impurity ions are implanted into the source and drain regions of the nMOS transistor, and thereafter an oxide film having a thickness of about 2000 to 3000 Å is formed on the entire surface. Then RIE (Reactive I
The oxide film is etched by a dry etching method such as on etching to form a spacer on the sidewall of the gate electrode until the semiconductor substrate is exposed, and then high-concentration impurity ions are implanted into the source and drain regions. Therefore, since a low-concentration impurity region is formed under the spacer, the dielectric breakdown voltage is prevented from being lowered.
【０００６】図６は従来技術によるＢｉＣＭＯＳトラン
ジスタのｎＭＯＳトランジスタ部分の一部断面図であ
る。ｐ形Ｓｉ半導体基板１１上に高濃度のｐ形埋没層１
２が形成されており、前記ｐ形埋没層１２上にエピタキ
シャル層１３が形成されている。このエピタキシャル層
１３に低濃度のｐウェル１４が形成されている。このウ
ェル１４が形成されたエピタキシャル層１３上にＳｉＯ
2 （酸化ケイ素）のゲート絶縁膜１５が形成されてお
り、このゲート絶縁膜１５上の所定部分に多結晶Ｓｉ
（多結晶ケイ素）のゲート１６が形成されている。ま
た、このゲート１６の側壁にＳｉＯ2 のスペーサ１７が
形成されている。また、前記ゲート１６両側のエピタキ
シャル層１３に、ｎ形不純物を用いた通常のＬＤＤ構造
でソース１８及びドレイン１９が形成されている。FIG. 6 is a partial sectional view of an nMOS transistor portion of a BiCMOS transistor according to the prior art. High-concentration p-type buried layer 1 on p-type Si semiconductor substrate 11
2 is formed, and the epitaxial layer 13 is formed on the p-type buried layer 12. A low concentration p well 14 is formed in the epitaxial layer 13. SiO is formed on the epitaxial layer 13 in which the well 14 is formed.
A gate insulating film 15 of 2 (silicon oxide) is formed, and polycrystalline Si is formed on a predetermined portion of the gate insulating film 15.
A (polycrystalline silicon) gate 16 is formed. Further, a SiO 2 spacer 17 is formed on the side wall of the gate 16. Further, a source 18 and a drain 19 are formed in the epitaxial layer 13 on both sides of the gate 16 in a normal LDD structure using n-type impurities.
【０００７】上述したような従来のＢｉＣＭＯＳトラン
ジスタのｎＭＯＳトランジスタにおいては、静電気放電
により出力端と連結されたドレイン１９とｐウェル１４
とのｐｎ接合の絶縁破壊現象が起ったり、ゲート絶縁膜
が破壊されたり、ソース−ドレイン間に貫通及びドレイ
ン表面部の接合絶縁破壊が起ることがある。従って、半
導体基板の所定部分に別に静電気放電のためのｎウェル
を形成し、ドレインと電気的に連結して静電気を放電す
る。すなわち、前述した従来の方法による静電破壊（Ｅ
ＳＤ）防護は、別途のｎウェルを半導体基板上に形成し
たあとＭＯＳトランジスタのドレインと連結しなければ
ならないので、半導体基板の面積をたくさん占めて半導
体装置の集積度を落とし、また、工程が複雑になるとい
う問題点がある。In the nMOS transistor of the conventional BiCMOS transistor as described above, the drain 19 and the p well 14 connected to the output end by electrostatic discharge.
In some cases, a dielectric breakdown phenomenon of the pn junction with the gate dielectric layer may occur, the gate insulating film may be destroyed, or a junction dielectric breakdown may occur between the source and the drain and at the surface portion of the drain. Therefore, an n-well for electrostatic discharge is separately formed at a predetermined portion of the semiconductor substrate and electrically connected to the drain to discharge static electricity. That is, the electrostatic breakdown (E
For SD) protection, a separate n-well must be formed on the semiconductor substrate and then connected to the drain of the MOS transistor, so that the semiconductor substrate occupies a large area to reduce the integration degree of the semiconductor device and the process is complicated. There is a problem that becomes.
【０００８】[0008]
【発明が解決しようとする課題】従ってこの発明の目的
は、静電気放電のための別途の面積を占めなくて半導体
装置の集積度を向上させることができ、工程追加なしで
工程及び構造が簡単な静電気保護構造を形成して信頼性
を向上させることのできるＢｉＣＭＯＳトランジスタ及
びその製造方法を提供することにある。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to improve the degree of integration of a semiconductor device without occupying a separate area for electrostatic discharge, and to simplify the process and structure without adding steps. An object of the present invention is to provide a BiCMOS transistor capable of forming an electrostatic protection structure and improving reliability, and a manufacturing method thereof.
【０００９】[0009]
【課題を解決するための手段】上記目的を達成するため
にこの発明においては、半導体基板内に第１導電形の不
純物で形成される埋没層と、この埋没層上に形成される
エピタキシャル層に第１導電形の不純物で形成される第
１導電形ウェルと、前記エピタキシャル層の表面に形成
されるゲート絶縁膜と、このゲート絶縁膜上の所定部分
に形成されるゲートと、このゲートの側壁に形成される
スペーサと、前記ゲートの一方の側のエピタキシャル層
上に第２導電形の不純物によりＬＤＤ構造に形成される
ソースと、前記ゲートの他側のエピタキシャル層上に第
２導電形の不純物により形成されるドレインとを備える
ＢｉＣＭＯＳトランジスタにおいて、前記ドレイン下部
のエピタキシャル層に前記ドレインの下部と接するよう
に第２導電形の不純物で形成される深いドレインを備え
ること、あるいは前記ゲートの他側のエピタキシャル層
に前記ドレインを包みかくすように第２導電形の不純物
で形成されている深いドレインを備えることを特徴とす
る。In order to achieve the above object, according to the present invention, a buried layer formed of impurities of the first conductivity type in a semiconductor substrate and an epitaxial layer formed on the buried layer are provided. A first conductivity type well formed of impurities of the first conductivity type, a gate insulating film formed on the surface of the epitaxial layer, a gate formed at a predetermined portion on the gate insulating film, and a sidewall of the gate. A spacer formed on the epitaxial layer on one side of the gate, a source formed in the LDD structure by an impurity of the second conductivity type on the epitaxial layer on one side of the gate, and an impurity of the second conductivity type on the epitaxial layer on the other side of the gate. In a BiCMOS transistor having a drain formed by the above, the epitaxial layer below the drain has a second conductivity type non-contact with the epitaxial layer below the drain. It comprises a deep drain formed in the object, or characterized in that it comprises the other side deep drain the formed drain in a wrapped concealed as in the second conductivity type impurity into the epitaxial layer of the gate.
【００１０】また、上記構成を有するＢｉＣＭＯＳトラ
ンジスタにおいては、前記第１導電形がｐ形、第２導電
形がｎ形であることができ、また、前記深いドレイン
は、ドレインより高濃度の不純物がドーピングされるこ
とができる。In the BiCMOS transistor having the above structure, the first conductivity type may be p-type and the second conductivity type may be n-type, and the deep drain may have a higher concentration of impurities than the drain. Can be doped.
【００１１】また、前記ゲートの他側のエピタキシャル
層に前記ドレインを包みかくすように第２導電形の不純
物で形成されている深いドレインを備える場合には、前
記ドレイン上のゲート絶縁膜は、他の部分より厚く形成
されることを特徴とする。When the epitaxial layer on the other side of the gate is provided with a deep drain formed of impurities of the second conductivity type so as to cover the drain, the gate insulating film on the drain is It is characterized in that it is formed thicker than the portion.
【００１２】また、上記目的を達成するためにこの発明
においては、第１導電形の半導体基板の所定部分に互い
に離隔されるように第２導電形の不純物で第１及び第２
埋没層を形成する工程と、これら第１及び第２埋没層間
の半導体基板に第１導電形の第３埋没層を形成する工程
と、前記第１埋没層，第２埋没層及び第３埋没層の表面
にエピタキシャル層を形成する工程と、前記第１埋没層
及び第２埋没層上のエピタキシャル層に第２導電形の不
純物で第１ウェル及び第２ウェルを形成し前記第３埋没
層上のエピタキシャル層に第１導電形の不純物で第３ウ
ェルを形成する工程と、各第１ウェル及び第２ウェルと
の間の表面と第２ウェル表面の所定部分とに素子分離の
ためのフィールド酸化膜を形成する工程と、前記第２ウ
ェルの一側に第２導電形の不純物でコレクタシンカーを
形成する工程と、前記第１ウェル及び第３ウェルの所定
部分にゲート絶縁膜及びゲートを形成する工程と、前記
第３ウェル上に形成されているゲートの両側に低濃度の
第２導電形の不純物でＬＤＤ構造を形成するための低濃
度の不純物領域を形成する工程と、前記ゲートの側壁に
スペーサを形成する工程と、前記第１ウェルと第２ウェ
ルの表面に第１導電形の不純物でソース，ドレイン及び
ベースを形成する工程と、前記第３ウェルの表面に第２
導電形の不純物でソース及びドレインを形成する工程
と、前記ベース領域の一部に第２導電形の不純物でエミ
ッタ領域を形成する工程と、前述した工程により形成さ
れる構造の全表面に第１中間絶縁膜を形成してからエミ
ッタの所定部分を露出させたあとこの露出されたエミッ
タ上に多結晶シリコン層を形成してエミッタ接続層を形
成する工程と、前述した工程により形成される構造の全
表面に第２中間絶縁膜と保護層を順次的に形成したあと
電気的連結のための接触口を形成して金属導電膜を形成
する工程とを含むＢｉＣＭＯＳトランジスタの製造方法
において、前記コレクタシンカーを形成する工程時に第
２導電形の不純物で前記第３ウェルのドレインの下部に
深いドレインを形成する工程、あるいは、前記コレクタ
シンカーを形成する工程時に第２導電形の不純物で前記
第３ウェルのドレインを包みかくすように深いドレイン
を形成する工程を備えることを特徴とする。In order to achieve the above object, according to the present invention, first and second impurities of the second conductivity type are formed so as to be separated from each other in a predetermined portion of the semiconductor substrate of the first conductivity type.
Forming a buried layer, forming a third buried layer of the first conductivity type on the semiconductor substrate between the first and second buried layers, the first buried layer, the second buried layer and the third buried layer Forming an epitaxial layer on the surface of the first buried layer and the second buried layer, and forming an epitaxial layer on the surface of the first buried layer and the second buried layer with impurities of the second conductivity type to form a first well and a second well on the third buried layer. A step of forming a third well in the epitaxial layer with an impurity of the first conductivity type, and a field oxide film for device isolation on a surface between the first well and the second well and a predetermined portion of the surface of the second well. Forming a collector sinker with impurities of the second conductivity type on one side of the second well, and forming a gate insulating film and a gate on predetermined portions of the first well and the third well. And form on the third well Forming a low-concentration impurity region for forming an LDD structure with a low-concentration second-conductivity type impurity on both sides of the gate, forming a spacer on a side wall of the gate, and Forming a source, a drain and a base with impurities of the first conductivity type on the surfaces of the well and the second well;
Forming a source and a drain with impurities of a conductivity type; forming an emitter region with impurities of a second conductivity type in a part of the base region; and forming a first surface on the entire surface of the structure formed by the steps described above. A step of forming an intermediate insulating film and then exposing a predetermined portion of the emitter, and then forming a polycrystalline silicon layer on the exposed emitter to form an emitter connection layer; A method of manufacturing a BiCMOS transistor, comprising the steps of sequentially forming a second intermediate insulating film and a protective layer on the entire surface and then forming a contact hole for electrical connection to form a metal conductive film. Forming a deep drain below the drain of the third well at the step of forming a drain, or forming the collector sinker. Characterized in that it comprises a step of forming a deep drain to hide wrapped drain of the third well in the second conductivity type impurity at degree.
【００１３】ここで、前記コレクタシンカーを形成する
工程時に第２導電形の不純物で前記第３ウェルのドレイ
ンを包みかくすように深いドレインを形成する工程を備
える場合には、前記ゲート絶縁膜を熱酸化方法で形成し
て前記第３ウェルの深いドレイン上に他の部分より厚く
形成するとよい。In the case where a step of forming a deep drain so as to cover the drain of the third well with impurities of the second conductivity type is performed at the step of forming the collector sinker, the gate insulating film is heated. It may be formed by an oxidation method and formed thicker than other portions on the deep drain of the third well.
【００１４】[0014]
【実施例】以下、添付した図面を参照してこの発明によ
るＢｉＣＭＯＳトランジスタとその製造方法を詳細に説
明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A BiCMOS transistor and a method of manufacturing the same according to the present invention will be described in detail below with reference to the accompanying drawings.
【００１５】図１はこの発明の一実施例に係るＢｉＣＭ
ＯＳトランジスタの一部断面図として、ｎＭＯＳトラン
ジスタ部分の断面を示したものである。ｐ形Ｓｉの半導
体基板２１の表面には、Ｂ（ホウ素）などのｐ形不純物
が１Ｅ１３〜５Ｅ１３ions／cm2 程度のドース量で注入
されたｐ形の埋没層２２が形成されており、この埋没層
２２が形成された半導体基板２１上にエピタキシャル層
２３が形成されている。この埋没層２２はｎＭＯＳトラ
ンジスタのラッチアップを防止するためのものである。
また、前記エピタキシャル層２３に、Ｂなどのｐ形不純
物が１Ｅ１２〜３Ｅ１２ions／cm2 程度のドーズ量で注
入されたｐウェル２４が形成されており、このｐウェル
２４が形成されているエピタキシャル層２３上にＳｉＯ
2 （酸化ケイ素）またはＳｉ3 Ｎ4 （窒化ケイ素）の絶
縁物質でゲート絶縁膜２５が形成されている。また、前
記ゲート絶縁膜２５上に多結晶Ｓｉ（多結晶ケイ素）で
ゲート２６が形成されており、このゲート２６の側壁に
スペーサ２７が形成されている。FIG. 1 shows a BiCM according to an embodiment of the present invention.
As a partial cross-sectional view of an OS transistor, a cross section of an nMOS transistor portion is shown. A p-type buried layer 22 in which a p-type impurity such as B (boron) is implanted at a dose of about 1E13 to 5E13ions / cm 2 is formed on the surface of the semiconductor substrate 21 of p-type Si. An epitaxial layer 23 is formed on the semiconductor substrate 21 on which the layer 22 is formed. The buried layer 22 is for preventing latch-up of the nMOS transistor.
In addition, a p-well 24 in which a p-type impurity such as B is injected at a dose amount of about 1E12 to 3E12ions / cm 2 is formed in the epitaxial layer 23. The epitaxial layer 23 in which the p-well 24 is formed is formed. SiO on top
The gate insulating film 25 is formed of an insulating material of 2 (silicon oxide) or Si 3 N 4 (silicon nitride). A gate 26 is formed of polycrystalline Si (polycrystalline silicon) on the gate insulating film 25, and a spacer 27 is formed on the side wall of the gate 26.
【００１６】また、前記ゲート２６両側のｐウェル２４
上にＰ（リン）及びＡｓ（ヒ素）などのｎ形不純物がそ
れぞれ１Ｅ１３〜５Ｅ１３ions／cm2 と５Ｅ１５〜８Ｅ
１５ions／cm2 程度のドーズ量で注入され低濃度及び高
濃度の不純物層になされたＬＤＤ構造のソース２８及び
ドレイン２９が形成されている。また、前記ドレイン２
９下部のｐウェル２４にＰなどのｎ形不純物が３Ｅ１５
〜５Ｅ１５ions／cm2程度のドーズ量で注入された深い
ドレイン３０が形成されている。この深いドレイン３０
は、ＬＤＤ構造のドレイン２９とｐウェル２４との接合
面積を増加させ、ドレイン２９からｐウェル２４への静
電気放電路を形成する。従って、ｎＭＯＳトランジスタ
の静電気に対する耐圧が増加する。また、前記ゲート絶
縁膜２５の絶縁破壊が発生する電圧（以下ＶＧという）
より前記深いドレイン３０を備えるｎＭＯＳトランジス
タのドレイン２９−バルク間の接合絶縁破壊電圧または
ソース２８、ドレイン２９間のパンチスルー電圧が低け
れば、静電気によるゲート絶縁膜２５の破壊は起らない
ので素子は再び動作可である。また、前記深いドレイン
３０は、別途の工程の追加なしでＢｉＣＭＯＳトランジ
スタのバイポーラトランジスタの中でコレクタシンカー
（collector sinker）を形成するときに共に形成され
る。The p well 24 on both sides of the gate 26 is also provided.
N-type impurities such as P (phosphorus) and As (arsenic) are added on the top of 1E13-5E13ions / cm 2 and 5E15-8E, respectively.
A source 28 and a drain 29 having an LDD structure, which are implanted at a dose of about 15 ions / cm 2 and are formed into a low-concentration and high-concentration impurity layer, are formed. Also, the drain 2
9 n-type impurities such as P are 3E15 in the lower p-well 24.
A deep drain 30 is formed with a dose of about 5E15 ions / cm 2 . This deep drain 30
Increases the junction area between the drain 29 having the LDD structure and the p-well 24 to form an electrostatic discharge path from the drain 29 to the p-well 24. Therefore, the breakdown voltage of the nMOS transistor against static electricity increases. In addition, the voltage at which the dielectric breakdown of the gate insulating film 25 occurs (hereinafter referred to as VG)
If the junction breakdown voltage between the drain 29 and the bulk of the nMOS transistor having the deeper drain 30 or the punch-through voltage between the source 28 and the drain 29 is low, the breakdown of the gate insulating film 25 due to static electricity does not occur, so the device is It is possible to operate again. Also, the deep drain 30 is formed together when a collector sinker is formed in the bipolar transistor of the BiCMOS transistor without adding a separate process.
【００１７】図２はこの発明の他の実施例によるＢｉＣ
ＭＯＳトランジスタの一部断面図として、ｎＭＯＳトラ
ンジスタ部分の断面を示すものである。ｐ形Ｓｉの半導
体基板３１の表面にＢなどのｐ形不純物でｐ形の埋没層
３２が形成されており、このｐ形の埋没層３２が形成さ
れている半導体基板３１上にエピタキシャル層３３が形
成されている。また、前記エピタキシャル層３３内にｐ
形の不純物でｐウェル３４が形成されており、このｐウ
ェル３４が形成されているエピタキシャル層３３上に、
熱酸化方法によりゲート絶縁膜３５が形成されている。
このゲート絶縁膜３５は、ドレイン３９が形成される部
分において他の部分より厚く形成されている。すなわ
ち、深いドレイン４０に高濃度の不純物がドーピングさ
れてあるために、前記ゲート絶縁膜３５を熱酸化方法で
形成するとき、深いドレイン４０の上部にて酸化膜が他
の部分より速く成長することにより、他の部分より厚い
ゲート絶縁膜３５が形成されるものである。FIG. 2 shows a BiC according to another embodiment of the present invention.
As a partial cross-sectional view of a MOS transistor, a cross section of an nMOS transistor portion is shown. A p-type buried layer 32 is formed of p-type impurities such as B on the surface of a p-type Si semiconductor substrate 31, and an epitaxial layer 33 is formed on the semiconductor substrate 31 on which the p-type buried layer 32 is formed. Has been formed. In addition, in the epitaxial layer 33, p
P-well 34 is formed of a p-type impurity, and on the epitaxial layer 33 in which the p-well 34 is formed,
The gate insulating film 35 is formed by the thermal oxidation method.
The gate insulating film 35 is formed thicker in the portion where the drain 39 is formed than in other portions. That is, since the deep drain 40 is doped with a high concentration of impurities, when the gate insulating film 35 is formed by the thermal oxidation method, the oxide film grows faster on the deep drain 40 than other parts. As a result, the gate insulating film 35 thicker than other portions is formed.
【００１８】また、ゲート絶縁膜３５上に多結晶Ｓｉの
ゲート３６が形成されており、このゲート３６はゲート
絶縁膜３５の厚い部分と所定の範囲だけ重なり合ってい
る。また、前記ゲート３６の側壁にスペーサ３７が形成
されており、前記ゲート絶縁膜３５が薄い側のゲート３
６下部のｐウェル３４に、Ｐ及びＡｓなどのｎ形不純物
でそれぞれに低濃度及び高濃度の不純物層を持つＬＤＤ
構造でソース３８が形成されている。A polycrystalline Si gate 36 is formed on the gate insulating film 35, and the gate 36 overlaps a thick portion of the gate insulating film 35 by a predetermined range. Further, a spacer 37 is formed on the side wall of the gate 36, and the gate 3 on the side where the gate insulating film 35 is thin is formed.
LDD having n-type impurities such as P and As in the lower p-well 34 at low and high concentrations, respectively.
The source 38 is formed by the structure.
【００１９】一方、前記ゲート絶縁膜３５が厚い方のゲ
ート３６下部のｐウェル３４に、Ｐなどのｎ形不純物で
ドレイン３９が形成されている。なお、前記ソース３８
はＬＤＤ構造を持たないこともできる。また、前記ドレ
イン３９を包むようにｐウェル３４上に高濃度のｎ形不
純物で深いドレイン４０が形成されている。この深いド
レイン４０はドレイン３９の下側全体を覆うように形成
されていて、ｐウェル３４とドレイン３９の接合面積を
増加させている。また、図１のＬＤＤ構造で形成された
ドレイン２９より高濃度の不純物領域がゲート３６内へ
さらに深く浸透されており、静電気による接合絶縁破壊
電圧が低くなる。さらに、前記ドレイン３９上のゲート
絶縁膜３５が厚いため、ＶＧが増加する。On the other hand, a drain 39 is formed of an n-type impurity such as P in the p well 34 below the gate 36 having the thicker gate insulating film 35. The source 38
Can have no LDD structure. Further, a deep drain 40 is formed on the p-well 34 with a high concentration of n-type impurities so as to surround the drain 39. The deep drain 40 is formed so as to cover the entire lower side of the drain 39 and increases the junction area between the p well 34 and the drain 39. Further, the impurity region having a higher concentration than the drain 29 formed in the LDD structure of FIG. 1 penetrates deeper into the gate 36, and the junction dielectric breakdown voltage due to static electricity becomes low. Furthermore, since the gate insulating film 35 on the drain 39 is thick, VG increases.
【００２０】従って、ゲート絶縁膜３５の絶縁破壊が起
る前にドレイン３９−バルク間の接合絶縁破壊が先ず発
生して、ドレイン３９からｐウェル３４への静電気放電
をするので、ｎＭＯＳトランジスタは破壊されず、耐性
が向上する。また、前記深いドレイン４０は、図１の実
施例と同様に別途、工程の追加なしでＢｉＣＭＯＳトラ
ンジスタのバイポーラトランジスタ中にてコレクタシン
カーの形成工程のとき同時に形成される。Therefore, before the dielectric breakdown of the gate insulating film 35 occurs, the junction dielectric breakdown between the drain 39 and the bulk occurs first, and electrostatic discharge from the drain 39 to the p-well 34 occurs, so that the nMOS transistor is destroyed. If not, resistance is improved. Further, the deep drain 40 is formed at the same time as the collector sinker forming step in the bipolar transistor of the BiCMOS transistor without any additional steps as in the embodiment of FIG.
【００２１】図３（ａ）〜（ｄ）及び図４（ａ）〜
（ｄ）はこの発明の一実施例に係るＢｉＣＭＯＳトラン
ジスタの一製造工程を示すためのものであり、図３
（ａ）〜（ｄ）はその前半工程を図４（ａ）〜（ｄ）は
その後半工程を示し、図１に示したＢｉＣＭＯＳトラン
ジスタに関するものである。3A to 3D and 4A to 4D.
FIG. 3D shows one manufacturing process of the BiCMOS transistor according to the embodiment of the present invention.
4A to 4D show the first half of the process and FIGS. 4A to 4D show the second half of the process, which relate to the BiCMOS transistor shown in FIG.
【００２２】まず図３（ａ）に示すように、結晶面が＜
１００＞であり抵抗率が２〜２０Ω．cmであるｐ形Ｓｉ
の半導体基板５０の全表面に第１パッド酸化膜５１と窒
化膜５２を通常の気相成長法（chemical vapor deposit
ion ；以下ＣＶＤという）の方法で順次に形成する。次
に、通常のリソグラフィ及びエッチングによりバイポー
ラトランジスタ及びｐＭＯＳトランジスタを形成する部
分の窒化膜５２を除去し、前記第１パッド酸化膜５１を
露出させる。次に、第１パッド酸化膜５１の露出された
部分に高濃度のｎ形埋没層を形成するために、Ａｓなど
のｎ形不純物を１００KeV 程度のエネルギー、１Ｅ１５
〜５Ｅ１５ions／cm2 程度のドーズ量で注入して第１及
び第２埋没層５３，５４を形成する。First, as shown in FIG. 3A, the crystal plane is <
100> and the resistivity is 2 to 20 Ω. p-type Si that is cm
A first pad oxide film 51 and a nitride film 52 are formed on the entire surface of the semiconductor substrate 50 by a conventional chemical vapor deposition method.
ion; hereinafter referred to as CVD). Next, the first pad oxide film 51 is exposed by removing the nitride film 52 in the portion where the bipolar transistor and the pMOS transistor are formed by usual lithography and etching. Next, in order to form a high-concentration n-type buried layer in the exposed portion of the first pad oxide film 51, an n-type impurity such as As with an energy of about 100 KeV, 1E15.
The first and second buried layers 53 and 54 are formed by implanting at a dose of about 5E15 ions / cm 2 .
【００２３】次に図３（ｂ）に示すように、前記窒化膜
５２をマスクとして前記第１パッド酸化膜５１の露出さ
れた部分を熱酸化させ、熱酸化膜５５を形成する。次
に、前記窒化膜５２を除去したあと、前記熱酸化膜５５
をマスクとして第１パッド酸化膜５１下部の半導体基板
５０にＢなどのｐ形不純物を１００KeV 程度のエネルギ
ー、１Ｅ１３〜５Ｅ１３ions／cm2 程度のドーズ量で注
入して高濃度ｐ形の第３埋没層５６を形成する。次に、
前記窒化膜５２を除去する。Next, as shown in FIG. 3B, the exposed portion of the first pad oxide film 51 is thermally oxidized using the nitride film 52 as a mask to form a thermal oxide film 55. Next, after removing the nitride film 52, the thermal oxide film 55 is removed.
Is used as a mask to implant a p-type impurity such as B into the semiconductor substrate 50 below the first pad oxide film 51 at an energy of about 100 KeV and a dose of about 1E13 to 5E13ions / cm 2 to form a high-concentration p-type third buried layer. 56 is formed. next,
The nitride film 52 is removed.
【００２４】次に図３（ｃ）に示すように、前記第１酸
化膜５１及び熱酸化膜５５を除去したあと前記第１、第
２及び第３埋没層５３，５４，５６上に約１．５μm 程
度の厚さのエピタキシャル層５７を形成する。次に、前
記第１，第２及び第３埋没層５３，５４，５６上のエピ
タキシャル層５７にそれぞれ第１，第２及びウェル５
８，５９，６０を形成する。このとき、前記第１及び第
２ウェル５８，５９は、Ｐなどのｎ形不純物を、第３ウ
ェル６０は、Ｂなどのｐ形不純物を、適当なエネルギー
及び１Ｅ１２〜３Ｅ１２ions／cm2 程度のドーズ量でイ
オン注入したあと熱処理し、不純物を表面から埋没層上
面まで全体に拡散させて形成する。次に、前記第１、第
２及び第３ウェル５８，５９，６０の表面に通常のＣＶ
Ｄ方法で第２パッド酸化膜６１を形成する。Next, as shown in FIG. 3C, after removing the first oxide film 51 and the thermal oxide film 55, about 1 is formed on the first, second and third buried layers 53, 54 and 56. An epitaxial layer 57 having a thickness of about 0.5 μm is formed. Next, the epitaxial layer 57 on the first, second and third buried layers 53, 54 and 56 is provided with first, second and well 5, respectively.
8, 59, 60 are formed. At this time, the first and second wells 58 and 59 contain n-type impurities such as P, and the third well 60 contains p-type impurities such as B at an appropriate energy and a dose of about 1E12 to 3E12ions / cm 2. After ion-implanting a large amount of ions, heat treatment is performed to diffuse impurities throughout the surface from the surface to the upper surface of the buried layer. Then, a normal CV is formed on the surfaces of the first, second and third wells 58, 59 and 60.
The second pad oxide film 61 is formed by the D method.
【００２５】次に図３（ｄ）に示すように、通常のＬＯ
ＣＯＳ（Local Oxidation of Silicon）工程により、そ
れぞれ素子の活性領域を分離するためのフィールド酸化
膜６２を形成する。次に前記第２ウェル５９の一側にＰ
などのｎ形不純物を１００KeV 程度のエネルギー、３Ｅ
１５〜５Ｅ１５ions／cm2 程度のドーズ量でイオン注入
してコレクタシンカー６３を形成する。このとき、ｎＭ
ＯＳトランジスタの静電気放電のため、第３ウェル６０
のドレインを形成する部分にも共にｎ形不純物のイオン
注入を実施して深いドレイン６４を形成する。次に、前
記第２パッド酸化膜６１を除去する。Next, as shown in FIG. 3D, a normal LO
By a COS (Local Oxidation of Silicon) process, a field oxide film 62 for isolating the active region of each element is formed. Next, P is formed on one side of the second well 59.
N-type impurities such as energy of about 100 KeV, 3E
Ion implantation is performed at a dose of about 15 to 5E15 ions / cm 2 to form a collector sinker 63. At this time, nM
Due to electrostatic discharge of the OS transistor, the third well 60
The deep drain 64 is formed by ion-implanting n-type impurities into the portion where the drain is formed. Next, the second pad oxide film 61 is removed.
【００２６】次に図４（ｅ）に示すように、前記第１及
び第３ウェル５８，６０の上部に、通常の方法でＳｉＯ
2 またはＳｉ3 Ｎ4 で２００〜５００Å程度の厚さのゲ
ート絶縁膜６５と、多結晶Ｓｉまたは多結晶Ｓｉ及び金
属シリサイドを用いて２０００〜３０００Å程度の厚さ
のゲート６６とを形成する。次に、前記第３ウェル６０
のＭＭＯＳトランジスタをＬＤＤ構造に形成するため
に、第３ウェル６０のゲート６６をマスクに使用してｎ
形不純物を適当なエネルギー及び１Ｅ１３〜５Ｅ１３io
ns／cm2 程度の低濃度ドーズ量でイオン注入してｎＭＯ
Ｓトランジスタの低濃度不純物領域６７を形成する。次
に、前述したような工程により形成された構造の全表面
にＣＶＤまたはＬＴＯ（Low Temperature Oxide ）の方
法により２０００〜３０００Å程度の酸化膜を形成した
あと、前記第１、第２及び第３ウェル５８，５９，６０
の表面が露出されるように乾式エッチング方法で除去し
て前記ゲート６６の側壁にスペーサ６８を形成する。Next, as shown in FIG. 4E, SiO is formed on the upper portions of the first and third wells 58 and 60 by a usual method.
2 or Si 3 N 4 to form a gate insulating film 65 having a thickness of about 200 to 500 Å and a gate 66 having a thickness of about 2000 to 3000 Å using polycrystalline Si or polycrystalline Si and metal silicide. Next, the third well 60
Of the third well 60 is used as a mask to form the MMOS transistor of FIG.
Form impurities with appropriate energy and 1E13-5E13io
nMO is obtained by ion implantation at a low concentration dose of about ns / cm 2.
A low concentration impurity region 67 of the S transistor is formed. Next, an oxide film of about 2000 to 3000 Å is formed on the entire surface of the structure formed by the above-mentioned process by a CVD or LTO (Low Temperature Oxide) method, and then the first, second and third wells are formed. 58, 59, 60
Then, a spacer 68 is formed on the sidewall of the gate 66 by removing the surface of the gate 66 by a dry etching method.
【００２７】次に図４（ｂ）に示すように、前述した工
程により形成された構造の全表面にＣＶＤまたはＬＴＯ
方法により５００〜１５００Å程度厚さのＳｉＯ2 また
はＳｉ3 Ｎ4 の絶縁物質で第１層間絶縁膜６９を形成す
る。次に、前記第３ウェル６０にｎ形不純物を３Ｅ１５
〜５Ｅ１５ions／cm2 程度のドーズ量でイオン注入して
低濃度及び高濃度の不純物層を持つＬＤＤ構造となった
ｎＭＯＳトランジスタのソース７０及びドレイン７１を
形成する。このとき、前記ｎＭＯＳトランジスタのドレ
イン７１は深いドレイン６４とその底面が触れ合ってい
る。次に、前記第１ウェル５８に前記ゲート６６をマス
クとして用いてｐ形不純物を適宜のエネルギーと３Ｅ１
５〜５Ｅ１５ions／cm2 程度のドーズ量でイオン注入し
て、ｐＭＯＳトランジスタのソース７２及びドレイン７
３を形成する。前記ｐＭＯＳトランジスタのソース７２
及びドレイン７３を形成するとき、バイポーラトランジ
スタが形成される第２ウェル５９の一方側にベース接触
領域７４が同時に形成される。次に、前記第２ウェル５
９上にＢなどのｐ形不純物を８０KeV 程度のエネルギー
と１Ｅ１３〜２Ｅ１３ions／cm2 程度のドーズ量でイオ
ン注入してベース７５を形成する。Next, as shown in FIG. 4B, CVD or LTO is formed on the entire surface of the structure formed by the above-mentioned process.
According to the method, the first interlayer insulating film 69 is formed of an insulating material of SiO 2 or Si 3 N 4 having a thickness of about 500 to 1500Å. Then, 3E15 is added to the third well 60.
Ions are implanted at a dose of about 5E15 ions / cm 2 to form the source 70 and the drain 71 of the nMOS transistor having the LDD structure having the low-concentration and high-concentration impurity layers. At this time, the drain 71 of the nMOS transistor is in contact with the deep drain 64 at its bottom surface. Next, using the gate 66 as a mask in the first well 58, p-type impurities are supplied to the first well 58 with appropriate energy and 3E1.
Ions are implanted with a dose amount of about 5 to 5E15 ions / cm 2 to form the source 72 and drain 7 of the pMOS transistor.
3 is formed. Source 72 of the pMOS transistor
When forming the drain 73 and the drain 73, the base contact region 74 is simultaneously formed on one side of the second well 59 in which the bipolar transistor is formed. Next, the second well 5
A p-type impurity such as B is ion-implanted on the substrate 9 at an energy of about 80 KeV and a dose of about 1E13 to 2E13 ions / cm 2 to form a base 75.
【００２８】次に図４（ｃ）に示すように、通常のリソ
グラフィにより前記第２ウェル５９他方側のバイポーラ
トランジスタのエミッタが形成される部分の第１層間絶
縁膜６９を除去して第２ウェル５９の一方側を露出させ
る。次に、前記第１層間絶縁膜６９の上部に多結晶シリ
コン層を形成した後、全面にエミッタソースになるＡｓ
のｎ形不純物を５Ｅ１５〜８Ｅ１５ions／cm2 程度のド
ーズ量でイオン注入する。次に、前記多結晶Ｓｉ層をパ
ターニングして、前記第１層間絶縁膜６９が除去されて
露出された第２ウェル５９上にエミッタ接続層７６を形
成する。このとき、このエミッタ形接続層７６にドーピ
ングされてあったｎ形不純物が前記ベース７５へ拡散さ
れてエミッタ７７を形成する。Next, as shown in FIG. 4C, the first interlayer insulating film 69 in the portion where the emitter of the bipolar transistor on the other side of the second well 59 is formed is removed by ordinary lithography to remove the second well. One side of 59 is exposed. Next, a polycrystalline silicon layer is formed on the first interlayer insulating film 69, and then As is used as an emitter source on the entire surface.
Of the n-type impurity is ion-implanted at a dose of about 5E15 to 8E15 ions / cm 2 . Then, the polycrystalline Si layer is patterned to form an emitter connection layer 76 on the second well 59 exposed by removing the first interlayer insulating film 69. At this time, the n-type impurities doped in the emitter-type connection layer 76 are diffused into the base 75 to form the emitter 77.
【００２９】次に図４（ｄ）に示すように、前述した工
程により形成された構造の全表面にＣＶＤまたはＨＴＯ
（high temperature oxidation）方法でＳｉＯ2 または
Ｓｉ3 Ｎ4 で第２層間絶縁膜７８を形成する。続いて、
前記第２層間絶縁膜７８の全表面に流れ性が良いＰＳＧ
（Phospho Silicate Glass）またはＢＰＳＧ（Boro-Pho
spho Silicate Glass ）を塗布して保護層７９を形成し
たあと、通常のリソグラフィにより電気的接続のための
接触口を形成する。次に、前記接触口を通って金属導電
層８０を形成する。Next, as shown in FIG. 4D, CVD or HTO is formed on the entire surface of the structure formed by the above-mentioned process.
The second interlayer insulating film 78 is formed of SiO 2 or Si 3 N 4 by (high temperature oxidation) method. continue,
PSG having good flowability over the entire surface of the second interlayer insulating film 78.
(Phospho Silicate Glass) or BPSG (Boro-Pho
After forming a protective layer 79 by applying a spho Silicate Glass), a contact hole for electrical connection is formed by ordinary lithography. Next, the metal conductive layer 80 is formed through the contact hole.
【００３０】図５（ａ）〜（ｅ）はこの発明の他の実施
例、すなわち図２に示したＢｉＣＭＯＳトランジスタの
製造工程を示すための断面図である。この図５（ａ）〜
（ｅ）においては、前出の図３（ａ）〜（ｄ）及び図４
（ａ）〜（ｄ）と類似な工程が用いられるため、同一部
分は同一の参照番号を付してある。FIGS. 5A to 5E are sectional views showing another embodiment of the present invention, that is, a manufacturing process of the BiCMOS transistor shown in FIG. From this FIG.
In (e), FIG. 3 (a) to (d) and FIG.
Since the steps similar to those in (a) to (d) are used, the same portions are denoted by the same reference numerals.
【００３１】まず図５（ａ）に示すように、ｐ形Ｓｉの
半導体基板５０の所定部分に第１，第３及び第２埋没層
５３，５６，５４をそれぞれｐ及びｎ形不純物で通常の
方法により形成したあと、これら第１、第２及び第３埋
没層５３，５４，５６上に１．５μm 程度の厚さのエピ
タキシャル層５７を形成する。次に、第１，第２及び第
３埋没層５３，５４，５６上のエピタキシャル層にそれ
ぞれ第１，第２及び第３ウェル５８，５９，６０を、第
１及び第２ウェル５８，５９はｎ形不純物で、第３ウェ
ル６０はｐ形不純物でそれぞれ形成する。次に、通常の
ＬＯＣＯＳ工程により、それぞれの素子の活性領域を分
離するためのフィールド酸化膜６２を、第１ウェル５
８，第３ウェル６０間、第３ウェル６０，第２ウェル５
９間、及び第２ウェル５９の所定の部位上に形成する。First, as shown in FIG. 5A, first, third and second buried layers 53, 56 and 54 are formed on a predetermined portion of a semiconductor substrate 50 of p-type Si by p-type and n-type impurities respectively. After the formation by the method, an epitaxial layer 57 having a thickness of about 1.5 μm is formed on the first, second and third buried layers 53, 54 and 56. Next, the first, second and third wells 58, 59 and 60 are formed in the epitaxial layers on the first, second and third buried layers 53, 54 and 56, and the first and second wells 58 and 59 are formed. The third well 60 is formed of n-type impurities and p-type impurities. Next, the field oxide film 62 for separating the active regions of the respective elements is formed by the normal LOCOS process, and the first well 5 is formed.
8, between third well 60, third well 60, second well 5
It is formed between 9 and a predetermined part of the second well 59.
【００３２】次に図５（ｂ）に示すように、バイポーラ
トランジスタのコレクタになる第２ウェル５９の一方側
に、ｎ形不純物を高濃度でイオン注入してコレクタシン
カー６３を形成する。このとき、ｎＭＯＳトランジスタ
の静電気放電のため、第３ウェル６０のドレインを形成
する部分を包みかくす程度の大きさにｎ形不純物をイオ
ンを注入して深いドレイン８１を形成する。次に、全表
面に熱酸化方法でゲート絶縁膜６５を形成する。このと
き、前記深いドレイン８１の不純物のドーピング濃度が
非常に高く、他の部分に比べてゲート絶縁膜６５の成長
速度が約２倍くらい速いため、前記深いドレイン８１上
にはゲート絶縁膜６５が厚く形成される。前記深いドレ
イン８１は図３（ｄ）にて形成された深いドレイン６４
よりゲート６６の下部へさらに多く浸透しているため静
電気によるドレイン−ソース接合絶縁破壊電圧がさらに
低くなり、静電気の第３ウェル６０への放電もさらに容
易となる。また、深いドレイン８１上のゲート絶縁膜６
５が厚いため、静電気によるゲート絶縁膜６５の破壊に
対する耐性が向上される。Next, as shown in FIG. 5B, n-type impurities are ion-implanted at a high concentration into one side of the second well 59 which becomes the collector of the bipolar transistor to form a collector sinker 63. At this time, due to electrostatic discharge of the nMOS transistor, the deep drain 81 is formed by implanting ions of an n-type impurity in a size enough to cover the drain forming portion of the third well 60. Next, the gate insulating film 65 is formed on the entire surface by the thermal oxidation method. At this time, since the doping concentration of impurities in the deep drain 81 is very high and the growth rate of the gate insulating film 65 is about twice as fast as that in other portions, the gate insulating film 65 is formed on the deep drain 81. It is formed thick. The deep drain 81 is the deep drain 64 formed in FIG.
Since it penetrates more into the lower portion of the gate 66, the dielectric breakdown voltage of the drain-source junction due to static electricity becomes lower, and the discharge of static electricity to the third well 60 becomes easier. In addition, the gate insulating film 6 on the deep drain 81
Since 5 is thick, the resistance to the breakdown of the gate insulating film 65 due to static electricity is improved.
【００３３】次に図５（ｃ）に示すように、前記第１及
び第３ウェル５８，６０の上部に通常の方法によりゲー
ト絶縁膜６５及びゲート６６を形成する。次に、前記第
３ウェル６０に形成されるｎＭＯＳトランジスタのソー
スをＬＤＤの構造に形成するために、ｎ形不純物で低濃
度の不純物領域８２を形成する。次に、前述した構造の
全表面に酸化膜を形成したあと、乾式エッチング方法で
除去して前記ゲート６６の側壁を包みかくすスペーサ６
５を形成する。Next, as shown in FIG. 5C, a gate insulating film 65 and a gate 66 are formed on the first and third wells 58 and 60 by a conventional method. Next, in order to form the LDD structure of the source of the nMOS transistor formed in the third well 60, a low concentration impurity region 82 of n-type impurities is formed. Next, after the oxide film is formed on the entire surface of the structure described above, it is removed by a dry etching method to cover the side wall of the gate 66.
5 is formed.
【００３４】次に図５（ｄ）に示すように、前記第３ウ
ェル６０にｎ形不純物をイオン注入して低濃度及び高濃
度の不純物層を持つＬＤＤ構造となったｎＭＯＳトラン
ジスタのソース７０と深いドレイン８１に包みかくされ
たドレイン８２を形成する。次に、前記第１ウェル５８
に前記ゲート６６をマスクに利用してｐ形の不純物イオ
ンをイオン注入してｐＭＯＳトランジスタのソース７２
及びドレイン７３を形成する。ここで前記ｐＭＯＳトラ
ンジスタのソース７２及びドレイン７３を形成すると
き、バイポーラトランジスタが形成される第２ウェル５
９の一方側にベース接触領域７４を同時に形成する。次
に、前記第２ウェル５９上にｐ形不純物イオンをイオン
注入してベース７５を形成する。Next, as shown in FIG. 5D, an nMOS transistor source 70 having an LDD structure having a low concentration and a high concentration impurity layer is formed by ion-implanting n-type impurities into the third well 60. Form a drain 82 encased in a deep drain 81. Next, the first well 58
P-type impurity ions are implanted into the source 72 of the pMOS transistor by using the gate 66 as a mask.
And a drain 73 are formed. Here, when the source 72 and the drain 73 of the pMOS transistor are formed, the second well 5 in which a bipolar transistor is formed is formed.
A base contact region 74 is simultaneously formed on one side of the substrate 9. Then, p-type impurity ions are implanted into the second well 59 to form the base 75.
【００３５】次に図５（ｅ）に示すように、前記第２ウ
ェル５９他方側のバイポーラトランジスタのエミッタが
形成される部分上の第１層間絶縁膜６９を除去して第２
ウェル５９の一方側を露出させる。次に、前記第１層間
絶縁膜６９の上部に多結晶Ｓｉ層を形成したあと、全面
にエミッタソースになるｎ形不純物イオンをイオン注入
し、前記多結晶Ｓｉ層をパターニングして前記第１層間
絶縁膜６９が除去されて露出された第２ウェル５９上に
エミッタ接続層７６を形成する。このとき、前記エミッ
タ接続層７６にドーピングされていたｎ形不純物が前記
ベース７５へ拡散されてエミッタ７７を形成する。次
に、前述した構造の全表面に第２層間絶縁膜７８と保護
層７９を順次に形成し、電気的接続のための接触口を形
成し、この接触口を通る金属導電層８０を形成する。Next, as shown in FIG. 5E, the first interlayer insulating film 69 on the other side of the second well 59 where the emitter of the bipolar transistor is formed is removed to remove the second interlayer insulating film 69.
One side of well 59 is exposed. Next, a polycrystalline Si layer is formed on the first interlayer insulating film 69, and then n-type impurity ions serving as an emitter source are ion-implanted on the entire surface to pattern the polycrystalline Si layer to form the first interlayer insulating film. The emitter connection layer 76 is formed on the second well 59 exposed by removing the insulating film 69. At this time, the n-type impurities doped in the emitter connection layer 76 are diffused into the base 75 to form the emitter 77. Next, a second interlayer insulating film 78 and a protective layer 79 are sequentially formed on the entire surface of the structure described above to form a contact hole for electrical connection, and a metal conductive layer 80 passing through this contact hole is formed. .
【００３６】上述したように、この発明によるＢｉＣＭ
ＯＳトランジスタ及びその製造方法においては、ＢｉＣ
ＭＯＳトランジスタの静電気放電のための別途のウェル
や装置を備えずとも、静電気に特に脆弱なｎＭＯＳトラ
ンジスタのドレインの下部またはドレインを包みかくす
ように形成されている深いドレインを具備させており、
この深いドレインをバイポーラトランジスタのコレクタ
堀下がりの製造工程のときに共に形成するようにしてい
るため、別途の追加工程を必要としない。As described above, the BiCM according to the present invention
In the OS transistor and the manufacturing method thereof, the BiC
Even if a separate well or device for electrostatic discharge of the MOS transistor is not provided, it is provided with a deep drain formed so as to cover the lower part or the drain of the nMOS transistor which is particularly vulnerable to static electricity.
Since this deep drain is formed at the same time as the manufacturing process of the collector digging of the bipolar transistor, no additional process is required.
【００３７】[0037]
【発明の効果】従って、この発明においては、製造工程
中や使用時にＢｉＣＭＯＳトランジスタに静電気が印加
される場合、ｎＭＯＳトランジスタのゲート絶縁膜が破
壊される前にドレインからバルクへの静電気放電を容易
にし、ドレイン−ソースの接合絶縁破壊が起るようにし
ているため、ｎＭＯＳトランジスタのゲート絶縁膜の破
壊を防止して静電気に対する耐性を向上させることがで
きる。また、この発明においては、静電気放電のための
ウェルや装置を別に形成しないので別の追加工程なしで
ＭＯＳトランジスタの静電気防護構造を形成することが
できるとともに、ＢｉＣＭＯＳトランジスタの構造が簡
単で半導体装置の集積度を向上させることができ、製造
工程が簡単な利点がある。Therefore, according to the present invention, when static electricity is applied to the BiCMOS transistor during the manufacturing process or during use, electrostatic discharge from the drain to the bulk is facilitated before the gate insulating film of the nMOS transistor is destroyed. Since the drain-source junction breakdown is caused to occur, it is possible to prevent breakdown of the gate insulating film of the nMOS transistor and improve resistance to static electricity. Further, according to the present invention, since a well and a device for electrostatic discharge are not separately formed, an electrostatic protection structure of a MOS transistor can be formed without any additional process, and the structure of the BiCMOS transistor is simple and the semiconductor device There is an advantage that the degree of integration can be improved and the manufacturing process is simple.
【図１】この発明の一実施例に係るＢｉＣＭＯＳトラン
ジスタの一部断面図である。FIG. 1 is a partial cross-sectional view of a BiCMOS transistor according to an embodiment of the present invention.
【図２】この発明の一実施例に係るＢｉＣＭＯＳトラン
ジスタの一部断面図である。FIG. 2 is a partial cross-sectional view of a BiCMOS transistor according to an embodiment of the present invention.
【図３】図３（ａ）〜（ｄ）は、この発明の一実施例に
係るＢｉＣＭＯＳの製造工程の前半工程を示すための一
部断面図である。3 (a) to 3 (d) are partial cross-sectional views showing a first half of a manufacturing process of a BiCMOS according to an embodiment of the present invention.
【図４】図４（ａ）〜（ｄ）は、図３（ａ）〜（ｄ）に
示した工程に続いて行なわれる後半工程を示すための断
面図である。FIG. 4A to FIG. 4D are cross-sectional views showing a latter half process performed after the process shown in FIGS. 3A to 3D.
【図５】図５（ａ）〜（ｅ）は、この発明の他の一実施
例に係るＢｉＣＭＯＳの製造工程を示すための一部断面
図である。5 (a) to 5 (e) are partial cross-sectional views showing a manufacturing process of a BiCMOS according to another embodiment of the present invention.
【図６】従来の技術を用いたＢｉＣＭＯＳトランジスタ
の一部断面図である。FIG. 6 is a partial cross-sectional view of a BiCMOS transistor using a conventional technique.
２１，３１ 半導体基板 ２２，３２ 埋没層 ２３，３３ エピタキシャル層 ２４，３４ ｐウェル ２５，３５ ゲート絶縁膜 ２６，３６ ゲート ２７，３７ スペーサ ２８，３８ ソース ２９，３９ ドレイン ３０，４０ 深いドレイン ６４，８１ 深いドレイン 21, 31 Semiconductor substrate 22, 32 Buried layer 23, 33 Epitaxial layer 24, 34 P well 25, 35 Gate insulating film 26, 36 Gate 27, 37 Spacer 28, 38 Source 29, 39 Drain 30, 40 Deep drain 64, 81 Deep drain
Claims (8)
成される埋没層と、この埋没層上に形成されるエピタキ
シャル層に第１導電形の不純物で形成される第１導電形
ウェルと、前記エピタキシャル層の表面に形成されるゲ
ート絶縁膜と、このゲート絶縁膜上の所定部分に形成さ
れるゲートと、このゲートの側壁に形成されるスペーサ
と、前記ゲートの一方の側のエピタキシャル層上に第２
導電形の不純物によりＬＤＤ構造に形成されるソース
と、前記ゲートの他側のエピタキシャル層上に第２導電
形の不純物により形成されるドレインとを備えるＢｉＣ
ＭＯＳトランジスタにおいて、前記ドレイン下部のエピ
タキシャル層に前記ドレインの下部と接するように第２
導電形の不純物で形成される深いドレインを備えること
を特徴とするＢｉＣＭＯＳトランジスタ。1. A buried layer formed of impurities of the first conductivity type in a semiconductor substrate, and a first conductivity type well formed of impurities of the first conductivity type in an epitaxial layer formed on the buried layer. A gate insulating film formed on a surface of the epitaxial layer, a gate formed on a predetermined portion of the gate insulating film, a spacer formed on a sidewall of the gate, and an epitaxial layer on one side of the gate Second on top
BiC having a source formed of an impurity of a conductivity type in an LDD structure and a drain formed of an impurity of a second conductivity type on an epitaxial layer on the other side of the gate.
In the MOS transistor, the second epitaxial layer under the drain is in contact with the lower portion of the drain.
A BiCMOS transistor having a deep drain formed of conductivity type impurities.
成される埋没層と、この埋没層上に形成されるエピタキ
シャル層に第１導電形の不純物で形成される第１導電形
ウェルと、前記エピタキシャル層の表面に形成されるゲ
ート絶縁膜と、このゲート絶縁膜上の所定部分に形成さ
れるゲートと、このゲートの側壁に形成されるスペーサ
と、前記ゲートの一方の側のエピタキシャル層上に第２
導電形の不純物によりＬＤＤ構造に形成されるソース
と、前記ゲートの他側のエピタキシャル層上に第２導電
形の不純物により形成されるドレインとを備えるＢｉＣ
ＭＯＳトランジスタにおいて、前記ゲートの他側のエピ
タキシャル層に前記ドレインを包みかくすように第２導
電形の不純物で形成されている深いドレインを備えるこ
とを特徴とするＢｉＣＭＯＳトランジスタ。2. A buried layer formed of impurities of the first conductivity type in a semiconductor substrate, and a first conductivity type well formed of impurities of the first conductivity type in an epitaxial layer formed on the buried layer. A gate insulating film formed on a surface of the epitaxial layer, a gate formed on a predetermined portion of the gate insulating film, a spacer formed on a sidewall of the gate, and an epitaxial layer on one side of the gate Second on top
BiC having a source formed of an impurity of a conductivity type in an LDD structure and a drain formed of an impurity of a second conductivity type on an epitaxial layer on the other side of the gate.
A BiCMOS transistor, wherein in the MOS transistor, a deep drain formed of an impurity of the second conductivity type is provided in an epitaxial layer on the other side of the gate so as to cover the drain.
分より厚く形成されることを特徴とする請求項２記載の
ＢｉＣＭＯＳトランジスタ。3. The BiCMOS transistor according to claim 2, wherein the gate insulating film on the drain is formed thicker than other portions.
形であることを特徴とする請求項１乃至２記載のＢｉＣ
ＭＯＳトランジスタ。4. The first conductivity type is p-type and the second conductivity type is n-type.
The BiC according to claim 1, wherein the BiC has a shape.
MOS transistor.
度の不純物がドーピングされていることを特徴とする請
求項１乃至２記載のＢｉＣＭＯＳトランジスタ。5. The BiCMOS transistor according to claim 1, wherein the deep drain is doped with a higher concentration of impurities than the drain.
いに離隔されるように第２導電形の不純物で第１及び第
２埋没層を形成する工程と、これら第１及び第２埋没層
間の半導体基板に第１導電形の第３埋没層を形成する工
程と、前記第１埋没層，第２埋没層及び第３埋没層の表
面にエピタキシャル層を形成する工程と、前記第１埋没
層及び第２埋没層上のエピタキシャル層に第２導電形の
不純物で第１ウェル及び第２ウェルを形成し前記第３埋
没層上のエピタキシャル層に第１導電形の不純物で第３
ウェルを形成する工程と、各第１ウェル及び第２ウェル
との間の表面と第２ウェル表面の所定部分とに素子分離
のためのフィールド酸化膜を形成する工程と、前記第２
ウェルの一側に第２導電形の不純物でコレクタシンカー
を形成する工程と、前記第１ウェル及び第３ウェルの所
定部分にゲート絶縁膜及びゲートを形成する工程と、前
記第３ウェル上に形成されているゲートの両側に低濃度
の第２導電形の不純物でＬＤＤ構造を形成するための低
濃度の不純物領域を形成する工程と、前記ゲートの側壁
にスペーサを形成する工程と、前記第１ウェルと第２ウ
ェルの表面に第１導電形の不純物でソース，ドレイン及
びベースを形成する工程と、前記第３ウェルの表面に第
２導電形の不純物でソース及びドレインを形成する工程
と、前記ベース領域の一部に第２導電形の不純物でエミ
ッタ領域を形成する工程と、前述した工程により形成さ
れる構造の全表面に第１中間絶縁膜を形成してからエミ
ッタの所定部分を露出させたあとこの露出されたエミッ
タ上に多結晶シリコン層を形成してエミッタ接続層を形
成する工程と、前述した工程により形成される構造の全
表面に第２中間絶縁膜と保護層を順次的に形成したあと
電気的連結のための接触口を形成して金属導電膜を形成
する工程とを含むＢｉＣＭＯＳトランジスタの製造方法
において、前記コレクタシンカーを形成する工程時に第
２導電形の不純物で前記第３ウェルのドレインの下部に
深いドレインを形成する工程を備えることを特徴とする
ＢｉＣＭＯＳトランジスタの製造方法。6. A step of forming first and second buried layers with impurities of the second conductivity type so as to be separated from each other in a predetermined portion of a semiconductor substrate of the first conductivity type, and the first and second buried layers. Forming a third buried layer of the first conductivity type on the semiconductor substrate, forming an epitaxial layer on the surfaces of the first buried layer, the second buried layer and the third buried layer, and the first buried layer. And forming a first well and a second well with an impurity of the second conductivity type in the epitaxial layer on the second buried layer, and a third well with an impurity of the first conductivity type in the epitaxial layer on the third buried layer.
Forming a well, forming a field oxide film for element isolation on a surface between the first well and the second well and a predetermined portion of the surface of the second well;
Forming a collector sinker with impurities of the second conductivity type on one side of the well; forming a gate insulating film and a gate on predetermined portions of the first well and the third well; and forming on the third well Forming a low-concentration impurity region for forming an LDD structure with a low-concentration second-conductivity type impurity on both sides of the gate, forming a spacer on a side wall of the gate, and Forming a source, a drain and a base with impurities of the first conductivity type on the surfaces of the well and the second well; forming a source and a drain with impurities of the second conductivity type on the surface of the third well; A step of forming an emitter region with impurities of the second conductivity type in a part of the base region, and a step of forming a first intermediate insulating film on the entire surface of the structure formed by the above steps, Then, a step of forming a polycrystalline silicon layer on the exposed emitter to form an emitter connection layer, and a second intermediate insulating film and a protective layer are sequentially formed on the entire surface of the structure formed by the above steps. Forming a contact hole for electrical connection and then forming a metal conductive film, the method of manufacturing a BiCMOS transistor, wherein the impurity of the second conductivity type is added when the collector sinker is formed. A method for manufacturing a BiCMOS transistor, comprising the step of forming a deep drain below the drain of the third well.
いに離隔されるように第２導電形の不純物で第１及び第
２埋没層を形成する工程と、これら第１及び第２埋没層
間の半導体基板に第１導電形の第３埋没層を形成する工
程と、前記第１埋没層，第２埋没層及び第３埋没層の表
面にエピタキシャル層を形成する工程と、前記第１埋没
層及び第２埋没層上のエピタキシャル層に第２導電形の
不純物で第１ウェル及び第２ウェルを形成し前記第３埋
没層上のエピタキシャル層に第１導電形の不純物で第３
ウェルを形成する工程と、各第１ウェル及び第２ウェル
との間の表面と第２ウェル表面の所定部分とに素子分離
のためのフィールド酸化膜を形成する工程と、前記第２
ウェルの一側に第２導電形の不純物でコレクタシンカー
を形成する工程と、前記第１ウェル及び第３ウェルの所
定部分にゲート絶縁膜及びゲートを形成する工程と、前
記第３ウェル上に形成されているゲートの両側に低濃度
の第２導電形の不純物でＬＤＤ構造を形成するための低
濃度の不純物領域を形成する工程と、前記ゲートの側壁
にスペーサを形成する工程と、前記第１ウェルと第２ウ
ェルの表面に第１導電形の不純物でソース，ドレイン及
びベースを形成する工程と、前記第３ウェルの表面に第
２導電形の不純物でソース及びドレインを形成する工程
と、前記ベース領域の一部に第２導電形の不純物でエミ
ッタ領域を形成する工程と、前述した工程により形成さ
れる構造の全表面に第１中間絶縁膜を形成してからエミ
ッタの所定部分を露出させたあとこの露出されたエミッ
タ上に多結晶シリコン層を形成してエミッタ接続層を形
成する工程と、前述した工程により形成される構造の全
表面に第２中間絶縁膜と保護層を順次的に形成したあと
電気的連結のための接触口を形成して金属導電膜を形成
する工程とを含むＢｉＣＭＯＳトランジスタの製造方法
において、前記コレクタシンカーを形成する工程時に第
２導電形の不純物で前記第３ウェルのドレインを包みか
くすように深いドレインを形成する工程を備えることを
特徴とするＢｉＣＭＯＳトランジスタの製造方法。7. A step of forming first and second buried layers with impurities of the second conductivity type in predetermined portions of a semiconductor substrate of the first conductivity type, and a step of forming the first and second buried layers. Forming a third buried layer of the first conductivity type on the semiconductor substrate, forming an epitaxial layer on the surfaces of the first buried layer, the second buried layer and the third buried layer, and the first buried layer. And forming a first well and a second well with an impurity of the second conductivity type in the epitaxial layer on the second buried layer, and a third well with an impurity of the first conductivity type in the epitaxial layer on the third buried layer.
Forming a well, forming a field oxide film for element isolation on a surface between the first well and the second well and a predetermined portion of the surface of the second well;
Forming a collector sinker with impurities of the second conductivity type on one side of the well; forming a gate insulating film and a gate on predetermined portions of the first well and the third well; and forming on the third well Forming a low-concentration impurity region for forming an LDD structure with a low-concentration second-conductivity type impurity on both sides of the gate, forming a spacer on a side wall of the gate, and Forming a source, a drain and a base with impurities of the first conductivity type on the surfaces of the well and the second well; forming a source and a drain with impurities of the second conductivity type on the surface of the third well; A step of forming an emitter region with impurities of the second conductivity type in a part of the base region, and a step of forming a first intermediate insulating film on the entire surface of the structure formed by the above steps, Then, a step of forming a polycrystalline silicon layer on the exposed emitter to form an emitter connection layer, and a second intermediate insulating film and a protective layer are sequentially formed on the entire surface of the structure formed by the above steps. Forming a contact hole for electrical connection and then forming a metal conductive film, the method of manufacturing a BiCMOS transistor, wherein the impurity of the second conductivity type is added when the collector sinker is formed. A method of manufacturing a BiCMOS transistor, comprising the step of forming a deep drain so as to cover the drain of the third well.
て前記第３ウェルの深いドレイン上に他の部分より厚く
形成する請求項７記載のＢｉＣＭＯＳトランジスタの製
造方法。8. The method of manufacturing a BiCMOS transistor according to claim 7, wherein the gate insulating film is formed by a thermal oxidation method so as to be thicker than other portions on the deep drain of the third well.
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|---|---|---|---|
| KR1992-10402 | 1992-06-16 | ||
| KR1019920010402A KR930011223A (en) | 1992-06-16 | 1992-06-16 | BisMOS transistor and manufacturing method |
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| Publication Number | Publication Date |
|---|---|
| JPH0653420A true JPH0653420A (en) | 1994-02-25 |
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ID=19334731
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|---|---|---|---|
| JP5053836A Pending JPH0653420A (en) | 1992-06-16 | 1993-03-15 | Bicmos transistor and its manufacture |
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|---|---|
| JP (1) | JPH0653420A (en) |
| KR (1) | KR930011223A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100380768B1 (en) * | 1999-07-23 | 2003-04-18 | 엔이씨 일렉트로닉스 코포레이션 | Semiconductor device |
| US6670245B2 (en) * | 2001-08-08 | 2003-12-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for fabricating an ESD device |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5552266A (en) * | 1978-10-11 | 1980-04-16 | Seiko Epson Corp | Semiconductor integrated circuit |
| JPS567462A (en) * | 1979-06-29 | 1981-01-26 | Hitachi Ltd | Semiconductor device and its manufacture |
| JPS6151875A (en) * | 1984-08-22 | 1986-03-14 | Hitachi Micro Comput Eng Ltd | Semiconductor device |
| JPS62229976A (en) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | Semiconductor device and manufacture thereof |
| JPS6370555A (en) * | 1986-09-12 | 1988-03-30 | Hitachi Ltd | Manufacture of semiconductor integrated circuit device |
| JPH0480954A (en) * | 1990-07-24 | 1992-03-13 | Nec Corp | Manufacture of bicmos integrated circuit device |
| JPH04256355A (en) * | 1991-02-08 | 1992-09-11 | Nec Ic Microcomput Syst Ltd | Semiconductor device |
-
1992
- 1992-06-16 KR KR1019920010402A patent/KR930011223A/en not_active IP Right Cessation
-
1993
- 1993-03-15 JP JP5053836A patent/JPH0653420A/en active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5552266A (en) * | 1978-10-11 | 1980-04-16 | Seiko Epson Corp | Semiconductor integrated circuit |
| JPS567462A (en) * | 1979-06-29 | 1981-01-26 | Hitachi Ltd | Semiconductor device and its manufacture |
| JPS6151875A (en) * | 1984-08-22 | 1986-03-14 | Hitachi Micro Comput Eng Ltd | Semiconductor device |
| JPS62229976A (en) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | Semiconductor device and manufacture thereof |
| JPS6370555A (en) * | 1986-09-12 | 1988-03-30 | Hitachi Ltd | Manufacture of semiconductor integrated circuit device |
| JPH0480954A (en) * | 1990-07-24 | 1992-03-13 | Nec Corp | Manufacture of bicmos integrated circuit device |
| JPH04256355A (en) * | 1991-02-08 | 1992-09-11 | Nec Ic Microcomput Syst Ltd | Semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100380768B1 (en) * | 1999-07-23 | 2003-04-18 | 엔이씨 일렉트로닉스 코포레이션 | Semiconductor device |
| US7064392B1 (en) | 1999-07-23 | 2006-06-20 | Nec Electronics Corporation | Semiconductor device |
| US6670245B2 (en) * | 2001-08-08 | 2003-12-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for fabricating an ESD device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930011223A (en) | 1993-06-24 |
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