JPH0652055A - キャッシュ・メモリとその性能を改善する方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】ドレイン開放駆動形キャッシュ比較器の出力立
上り速度を早くする。 【構成】キャッシュ・メモリ２２はアドレス入力１６及
びデータ入力間の整合した出力を発生する比較器８８を
含み、出力駆動器９２は、整合に応答して、出力信号９
６を発生する。比較器８８が整合を判定する前に、ルッ
クアヘッド回路１４１が出力駆動器９２を予備充電す
る。ルックアヘッド回路１４１はアドレス入力１６の変
化に応答して、出力駆動器９２に対して予備充電信号を
送る。ルックアヘッド回路１４１は、アドレス入力の変
化を判定するアドレス変化検出回路１４２及び比較器８
８が整合信号９０を発生する時に、予備充電信号１４６
を取去るパルスを発生する遅延回路１４４を含む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は一般的に改良されたド
レイン開放駆動形キャッシュ・メモリ・システム及び方
法、更に具体的に云えば、ドレイン開放駆動形キャッシ
ュ比較器の出力立上り時間が遅いことに伴う問題を解決
する為の装置、システム及び方法に関する。

【０００２】

【従来の技術及び課題】多くのコンピュータは中央プロ
セッサ、主メモリ、及び１つ又は更に多くの一時データ
記憶メモリを含むのが典形であり、１つの記憶メモリが
キャッシュ・メモリとして知られている。普通、キャッ
シュ・メモリは中央プロセッサと主メモリの間にあっ
て、主メモリに比べてデータ記憶容量が小さい。アクセ
スが早い装置としてキャッシュ・メモリは主メモリから
の命令を受取って一時的に記憶する。プロセッサがデー
タを処理して命令を実行する時、プロセッサは更に命令
があるかどうか、キャッシュ・メモリに反復的に問合せ
る。

【０００３】従来のキャッシュ・メモリはアドレス及び
データ入力線、チップ選択回路、読取回路及び書込み回
路を含むのが典型的である。米国特許第４，８３１，６
２５号及び同第４，８８４，２７０号には、この他にキ
ャッシュ・アドレス及びデータ比較器及びＳＲＡＭを含
む改良されたＣＭＯＳキャッシュ・メモリ装置が示され
ている。キャッシュ比較器の目的は、各々のアドレス入
力線に命令が存在することを判定して、命令が存在する
ことを示す信号をプロセッサに送ることである。この両
方の米国特許のキャッシュ・メモリの設計により、キャ
ッシュ比較器をカスケード接続して、キャッシュ・メモ
リの一時記憶容量を増加すると共に、キャッシュ・メモ
リが応答するアドレスの範囲を拡大することができる。
この２つの米国特許に記載されたキャッシュ・メモリの
命令は、キャッシュ比較器からの整合信号として現われ
る。キャッシュ比較器メモリの整合信号が、データ信号
を中央プロセッサへ転送することをデータ入力線ができ
る様にする。

【０００４】上に記載した２つの米国特許と同様なキャ
ッシュ・メモリ装置を用いたコンピュータでは、キャッ
シュ比較器が出力信号を発生する速度が、システムの性
能及び速度の上限となる。従って、キャッシュ比較器の
速度を高めることが、コンピュータのデータ処理性能を
目立って改善するものとなる。従って、従来、整合信号
が存在することを選定する為に、キャッシュ・メモリ出
力を発生する速度を高める様な装置及びシステムに対す
る要望がある。

【０００５】キャッシュ比較器からの整合信号は高整合
信号であっても低整合信号であってもよい。キャッシュ
比較器が低整合信号を発生する時、それが低の出力信号
を発生する。同様に、高整合信号が比較器から高の出力
信号を発生する。上に引用した２つの米国特許の比較器
は、高及び低の出力信号を発生する為に、ドレイン開放
形出力駆動器を使っている。ドレイン開放形駆動器で高
の出力信号を発生する時の制約となるパラメータは比較
器回路の応答時間、即ち抵抗−静電容量（ＲＣ）回路の
応答時間である。出力静電容量の大きいキャッシュ比較
器回路では、ＲＣ時定数の為に、低の出力信号は高の出
力信号までゆっくりと上昇する。高の出力信号から低の
出力信号に変化する時は、比較器の出力回路のＲＣ時定
数はキャッシュ比較器の出力にそれ程重大な影響を与え
ない。

【０００６】上に引用した２つの米国特許のキャッシュ
・メモリが多数のドレイン開放駆動形キャッシュ比較器
をカスケード接続する場合、累算静電容量は、ＲＣ時定
数の大きい静電容量の大きい出力回路になることがあ
る。この様な回路は信号の発生に固有の遅延を持つの
で、コンピュータ・システムの性能に著しい制約を及ぼ
す。

【０００７】従って、動作速度が改善され、出力キャッ
シュ比較器回路の静電容量の影響を減少する様なキャッ
シュ回路に対する要望がある。

【０００８】

【課題を解決する為の手段及び作用】この発明では、上
に述べた従来の欠点を最小限に抑えると共に、ドレイン
開放駆動形キャッシュ比較器の性能を改善する為の装置
及びシステムとして、低の出力信号から高の出力信号へ
の立上り時間が遅いと云う問題を容易に且つ信頼性をも
って解決する装置及びシステムを提供する。

【０００９】この発明の一面では、この発明の装置及び
システムは、キャッシュ・アドレス及びデータ比較器で
構成されたキャッシュ・メモリと、ランダムアクセス・
メモリと、キャッシュ比較器の出力の値を予め決定する
回路とを有する。

【００１０】この発明の別の一面では、アドレス入力線
及び命令処理回路と、ドレイン開放出力信号駆動器を用
いる出力信号回路を含むキャッシュ・アドレス及びデー
タ比較器と、アドレス変化検出及び遅延回路とを含むキ
ャッシュ・メモリを提供する。アドレス入力線からの信
号に変化があった場合、アドレス変化及び遅延回路がキ
ャッシュ比較器の出力の値を予め決定する。アドレス変
化検出及び遅延回路が予備充電信号を発生して、高の出
力信号を発生する為に、ドレイン開放形駆動器を予備充
電する。遅延回路は、キャッシュ比較器がその出力をド
レイン開放形駆動器へ伝達するのと同時に、整合信号が
ドレイン開放形出力駆動器に達する様にする。

【００１１】ドレイン開放形駆動器がキャッシュ比較器
の高の整合信号を受取る様に予備充電することにより、
アドレス変化検出及び遅延回路はドレイン開放形駆動器
の遅い立上が時間をなくす。キャッシュ比較器が低整合
信号を発生した場合、キャッシュ比較器から低の出力信
号を発生する為の時間はごく僅かである。その結果、ド
レイン開放形駆動器の高の出力信号の立上り時間とドレ
イン開放形駆動器の低の出力信号の立下り時間の間の差
だけが、少なくとも時間的に節約される。

【００１２】この発明の技術的な利点は、キャッシュ比
較器の全体的なアクセス時間を短縮することである。

【００１３】動作について説明すると、キャッシュ・メ
モリが、キャッシュ比較器の出力の低の出力信号からの
差し迫った変化が存在することを予め判定し、キャッシ
ュ比較器にドレイン開放出力を上昇させ、その間他の時
間のかかる動作がコンピュータ回路内で行なわれる。こ
うすることにより、システムの性能を高める為に、キャ
ッシュ比較器の出力を予め決定する。

【００１４】従って、その性能を高める為に、キャッシ
ュ比較器に於ける低の出力信号から高の出力信号への変
化を予め決定する装置、システム及び方法を構成したこ
とが技術的な利点である。

【００１５】この発明の別の技術的な利点は、アドレス
変化検出及び遅延回路がキャッシュ比較器を、ドレイン
開放駆動形静電容量回路のＲＣ時定数とは無関係に動作
させることができる様にする為に、システム設計技術者
がキャッシュ・メモリに対する並列キャッシュ比較器の
数を増加することができる様にすることである。この結
果、追加の回路を必要とせずに、コンピュータが使うこ
とができるキャッシュ・メモリ装置の数が潜在的に増加
する。コンピュータが使うことができるキャッシュ・メ
モリ装置の数を増加することは、コンピュータの一時記
憶容量を増加し、それが応答し得るアドレス入力線の範
囲を拡大する。

【００１６】更に別の技術的な利点は、コンピュータの
一時記憶能力及びアドレス入力線の範囲を増大すること
により、この発明はシステム全体の性能を高めることで
ある。

【００１７】この発明に特有と考えられる新規な特徴は
特許請求の範囲に記載してあるが、この発明自体並びに
その使い方及びその他の利点は、以下図面について実施
例を説明する所から最もよく理解されよう。

【００１８】

【実施例】この発明の好ましい実施例が図面の図１乃至
９を参照すれば、最もよく理解されよう。種々の図面
で、同じ又は対応する部分には同じ参照数字を用いてい
る。

【００１９】図１はコンピュータ処理システム１０内に
於ける複数個のキャッシュ・メモリ装置の動作を示すブ
ロック図である。図１に示すコンピュータ・システム１
０がプロセッサ１２、複数個のキャッシュ・アドレス・
メモリ装置２２，２４，２６、複数個のキャッシュ・デ
ータ・メモリ装置３４，３６，３８、及び主メモリ４２
を含む。図１で、プロセッサ１２は任意の形式のプロセ
ッサであってよい。アドレス・バス１４がプロセッサ１
２からの情報を取込んで、命令を例えばアドレス入力線
１６，１８，２０を介してキャッシュ・タグ（又はアド
レス）メモリ２２，２４，２６に夫々送込む。アドレス
・バス１４は例えば線２８，３０，３２を介してキャッ
シュ・データ・メモリ３４，３６，３８にも接続され
る。アドレス・バス１４はアドレス線４０を介して、主
メモリ４２をも駆動する。データ・バス４３が例えばデ
ータ線４４，４５，４６を介してキャッシュ・データＲ
ＡＭ３４，３６，３８、主メモリ４２及びプロセッサ１
２に接続される。キャッシュ・タグＲＡＭ ２２，２
４，２６が出力信号線４７，４８，４９を介して整合信
号を線５２へ送る。線５２がこの整合入力をプロセッサ
待ち入力５４へ送る。待ち入力５４に対する整合入力
が、待ち信号に応答して待ち信号５６を発生する。線５
２は負荷電圧５８を負荷抵抗６０を介して印加し、整合
論理及び制御論理回路６２に対して整合信号を発生す
る。整合論理及び制御論理回路６２からの出力が、例え
ばデータＲＡＭ付能信号６４，６６，６８と、例えばデ
ータＲＡＭ読取／書込み信号７０，７２，７４と、主メ
モリ読取／書込み信号７６とを含む。

【００２０】図１の構造内で、この発明の装置、システ
ム及び方法は、プロセッサ１２が使う整合信号を発生す
る上で、システムの性能を著しく改善する。

【００２１】図２は図１の典型的なコンピュータ・シス
テムの整合論理及び制御論理回路と連絡する複数個のキ
ャッシュ・タグ・メモリのブロック図である。システム
が例えば複数個のキャッシュ・タグＲＡＭ ２２，２
４，２６を有する。プロセッサ１２からのアドレス入力
が各々のキャッシュ・タグＲＡＭ ２２，２４，２６に
入る。各々のキャッシュ・タグＲＡＭ ２２，２４，２
６はドレイン開放形駆動器、例えばキャッシュ・タグＲ
ＡＭ ２２のドレイン開放形駆動器９４を含む。

【００２２】組合さったキャッシュ・タグＲＡＭ装置の
出力が整合論理及び制御論理回路６２に送られて、負荷
電圧（ＶＣＣ）５８及び負荷抵抗（Ｒ）６０により、出
力整合信号を発生する。即ち、整合信号が整合論理及び
制御論理回路６２に達すると、データ・キャッシュＲＡ
Ｍ ３４，３６，３８からのデータを夫々プロセッサ１
２へ送ることができる様にする、信号６４，６６，６８
の様な付能信号を発生する。他方、整合がないと、キャ
ッシュ・タグＲＡＭが低に引張られ、線５２を介して整
合論理及び制御論理回路６２に低の信号を送る。これに
よってキャッシュ・データＲＡＭ ３４，３６，３８に
読取／書込み信号が送られ、例えばプロセッサ１２に命
令並びに／又はデータの為に主メモリ４２をアドレスさ
せる。

【００２３】図３は普通のキャッシュ・メモリ・システ
ムのアドレス入力の流れを示すブロック図である。図３
に示すキャッシュ・メモリ・システムは整合出力信号を
発生するキャッシュ比較器回路を含む。実質的に図３
は、入力点に於ける入力アドレスから整合比較器からの
整合出力まで、整合出力を発生する為に必要な時間を加
算するものである。アドレス入力が通る各々の部品の中
で、或る時間が経過する。こう云う経過時間の値は変わ
ることがあり、その為任意の定数、例えばＡ，Ｂ，Ｃ─
─等によってこう云う時間を示してある。

【００２４】この図で、アドレス入力は例えばプロセッ
サ１２のアドレス・バス１６からくる。キャッシュ・タ
グＲＡＭ ２２の中では、アドレス・バッファ８０がプ
ロセッサ１２からの入力を受取って復号する。アドレス
・バッファ８０が入力を受取り、Ｘ復号器８２に対して
それを処理する。この工程の間、Ａナノ秒（ns）の時間
が経過する。Ｘ復号器８２がこの出力を受取ってアドレ
ス入力の“Ｘ”成分を復号する。一般的に、Ｘ方向の復
号はＹ方向の復号よりも長くかかり、従って速度の制約
となる。この工程は例えばＢ nsの時間がかかる。復号
の後、Ｘ復号器８２からの出力がメモリ・セル８４へ移
るが、これはＣ nsかかる。メモリ・セル８４を出る
と、アドレス入力が列センスアンプ８６へ行くが、これ
はＤ nsの遅延を要する。従って、整合比較器８８に入
る前に、合計（Ａ＋Ｂ＋Ｃ＋Ｄ）（ns）が経過する。

【００２５】整合比較器８８は、Ａ点９０に整合信号を
発生するのにＥ nsを要する。出力駆動器９２がこの整
合信号を受取って、整合信号が高整合であるか低整合で
あるかに応じて、高の出力信号又は低の出力信号の何れ
かを発生する。この工程は合計Ｆ nsかかる。最後に、
出力駆動器９２からの出力信号を受取った後、ドレイン
開放形出力駆動器９４が高の出力信号を発生する。この
発明のキャッシュ比較器装置では、ドレイン開放形出力
駆動器９４は、バイポーラ接合トランジスタを用いたコ
レクタ開放形駆動器に置き換えてもよいことは注意され
たい。この信号を発生するには、ドレイン開放形駆動器
の静電容量のＲＣ時定数に伴う立上り時間を含む或る長
さの時間を要する。

【００２６】図４はアドレス入力に応答して整合信号を
発生する過程を説明する為の図である。図４は、この発
明で用いる比較器回路の回路図でもある。図４に複数個
の典形的なＣＭＯＳ比較器８８，１１２，１２６を示す
が、その各々がインバータ１０４，１０６と同一のイン
バータ、及びトランジスタ１０８，１０９，１１０，１
１１と同一のトランジスタを含む。各々の比較器がキャ
ッシュ・タグＲＡＭのアドレス入力から“Ｑ”入力及び
データ記憶装置から“Ｄ”入力を受取る。例えば、比較
器８８が、キャッシュ・タグＲＡＭのアドレス入力から
入力Ｑ₀ 及び記憶データからＤ₀ を受取る。Ｑ₀ をＤ₀
に、そして最後にＱ_n をＤ_n 入力に比較するインバータ
及びトランジスタ回路は、プロセッサ１２を制御する為
のアドレス及びデータ入力を発生する複数個のＸＯＲゲ
ートで構成される。例えば、キャッシュ比較器８８が、
アドレス入力Ｑ₀ を並列にトランジスタ１０８に、そし
てインバータ１０４とトランジスタ１０９に送り、デー
タ入力Ｄ₀ をインバータ１０６とトランジスタ１１０及
びトランジスタ１１１に送る。他の比較器１１２及び１
２６も同様なアドレス及びデータ入力通路を持ってい
る。

【００２７】Ｑ₀ 及びＤ₀ が整合すれば、比較器８８で
整合状態が発生する。全ての比較器回路が整合状態であ
れば、Ａの信号出力が整合出力信号を発生する。どれか
１つが整合しなければ、Ａの出力は整合出力を発生しな
い。

【００２８】比較器回路が高の出力整合信号を発生すべ
き場合、並列になっている比較器回路の数が、高の出力
信号の立上り時間に影響を与える。図５のグラフは、ド
レイン開放形駆動器の負荷静電容量がキャッシュ比較器
の高の出力信号の立上り時間に対して持つ影響を示すド
レイン開放形特性曲線のグラフである。ドレイン開放形
特性に対する所定のプルアップ供給電圧ＶＣＣに対し、
このグラフは、整合信号を発生してからの時間の関数と
して、出力信号電圧を示している。

【００２９】図５のグラフでは、ＶＣＣは４．５ボルト
であり、プルアップ負荷抵抗Ｒは２２０オームである。
出力電圧が０から２ボルトまで変化し、時間は０から１
０nsまで示されている。種々の静電容量の値が３０ピコ
ファラッド（pF）、５０ pF，７５ pF，１００ pF及
び１５０ pFを含む。図５は、静電容量が増加するに連
れて、１．５ボルトの基準電圧に達するまでの時間が、
３０ pFの静電容量では２ nsであり、５０ pFでは
３．４ nsであり、７５ pFでは５．１ nsであり、１
００ pFでは７ nsであり、１５０ pFでは１０ nsよ
り長いことを示している。図５は、開放ドレインの数が
増加するにつれて、１．５ボルトの基準電圧に達するま
での時間が長くなることを示している。これが、システ
ムの性能に重大な影響を与えずに、キャッシュ・メモリ
装置が使うことができるキャッシュ比較器の数を制限す
る。

【００３０】図６は、この発明の好ましい実施例による
アドレス変化検出及び遅延回路を含むキャッシュ・タグ
回路を示す。図３について既に説明した部品の他に、図
６の実施例は更にアドレス入力１６を節１４０へ送ると
共に、ドレイン開放形ルックアヘッド回路１４１へ送
る。ドレイン開放形ルックアヘッド回路１４１はアドレ
ス変化検出（ＡＴＤ）回路１４２及び遅延回路１４４で
構成される。遅延回路１４４からの出力が、整合比較器
２２の出力駆動器９２′に対する入力として、点Ｂ １
４６へ行く。出力駆動器９２′は図３に示す出力駆動器
９２と同じ作用をするが、改良された形の出力駆動器９
２′は遅延回路１４４からの出力に応答することができ
る点が異なる。

【００３１】然し、アドレス入力１６に変化があれば、
それに応答して、ＡＴＤ １４２が遅延回路１４４に対
する出力信号を発生する。これに応じて遅延回路１４４
が出力駆動器９２に対する点Ｂに遅延パルスを発生す
る。遅延回路１４４の設計により、遅延パルスが点Ｂに
達するのと、整合出力が出力駆動器９２の点Ａに達する
のとは同時である。遅延パルスの目的は、ドレイン開放
形駆動器を高状態に予備充電して、高の出力信号を発生
する時の遅い立上り時間をなくすことである。その為、
図６に示す様に、アドレス入力の変化が発生すると、ア
ドレス入力１６がＡＴＤ １４２に入るのと、遅延回路
１４４が点Ｂ １４６に遅延パルスを発生するのに要す
る時間が、アドレス入力１６がアドレス・バッファ８０
から点Ａ９０に於る比較器８８の出力へ行くのに要する
時間と等しい（即ち、ＡＴＤ＋遅延＝（Ａ＋Ｂ＋Ｃ＋Ｄ
＋Ｅ）ns）。これに対して、入力に変化がなければ、ド
レイン開放形ルックアヘッド回路１４１は遅延パルスを
発生しない。

【００３２】図７はこの発明の好ましい実施例のアドレ
ス変化検出及び遅延回路の流れを更に詳しく示す回路図
である。アドレス入力１６が節１４０に入り、ＡＴＤ
１４２に行く。ＡＴＤ １４２の入力がインバータ１５
０（１乃至ｎ）へ行くと共に節１５２よりインバータ１
５８（１乃至ｎ）へ行く。インバータ１５０からの反転
アドレス入力及び節１５２からの入力がナンド・ゲート
１５４に入る。ナンド・ゲート１５４の出力がインバー
タ１５６へ行く。インバータ１５８の出力が、節１５２
からの入力と共にノア・ゲート１６０に入る。ノア・ゲ
ート１６０及びインバータ１５６からの出力がノア・ゲ
ート１６２に入る。ノア・ゲート１６２からの出力が遅
延回路１４４のナンド・ゲート１６４で、他のＡＴＤ信
号出力と一緒になる。ナンド・ゲート１６４の出力は、
１個の遅延パルスΦ_PCで構成され、これがインバータ１
６６に入る。インバータ１６６の出力が、図６に示す様
に、キャッシュ比較器２２の点Ｂに於る遅延信号１４６
である。

【００３３】出力駆動器９２はインバータ１７０と共
に、トランジスタ９３及び１６８で構成される。これが
点Ａで整合比較器８８，１２２，１２６からの入力９０
を受取ると共に、ドレイン開放形ルックアヘッド回路１
４１からの遅延パルスΦ_PCを受取る。点Ａの信号９０が
高整合信号又は低整合信号の何れであるかに応じて、ト
ランジスタ９３がトランジスタ１６８に対し、高又は低
の出力信号を送る。トランジスタ９３から高の出力信号
が来る場合、トランジスタ１６８がターンオンになり、
負荷電圧ＶＣＣを伝達して、インバータ１７０に対する
出力電圧を発生する。インバータ１７０からの反転出力
電圧が低の出力信号を発生し、出力駆動器９４に高の出
力整合信号９６を発生させる。

【００３４】図８は、図３に示した従来のキャッシュ・
メモリ・システムで、アドレス入力比較器から出力を発
生すると共に、ドレイン開放形駆動器から整合信号出力
を発生するまでの回路の応答時間を示す。図８は３つの
グラフで構成されている。(1) アドレス入力１６のレベ
ル、(2) 整合比較器８８からの点Ａ ９０の信号レベル
及び(3) 整合比較器２２からの整合出力９６である。各
々のグラフで時間は横軸にとってある。

【００３５】アドレス入力１６のグラフはｔ₀ に２つの
信号を示す。即ち、高から低に変化し、その後高に変化
する１８０に示したアドレス入力と、低から高に変化
し、その後低に変化する１８２に示した信号とである。
これらが、アドレス・バッファ８０が受取るアドレス入
力信号の１６の典形である。

【００３６】点Ａと記したグラフは、キャッシュ・タグ
・メモリ２２の点Ａ ９０に達する時のアドレス信号の
遅延時間を示す。この遅延時間は、アドレス・バッフ
ァ、Ｘ復号器、メモリ・セル、列センスアンプ及び比較
器に於る遅延時間の和に等しい（即ち、（Ａ＋Ｂ＋Ｃ＋
Ｄ＋Ｅ）ns）。比較器８８から高の出力又は低の出力の
何れが出るにしても、それに関係なく、キャッシュ・タ
グＲＡＭ ２２ではこの時間が発生する。

【００３７】出力整合のグラフは、整合信号９０を受取
ってから出力駆動器９２及びドレイン開放形駆動器９４
を通るまでに生ずる追加の遅延を示している。ドレイン
開放形駆動器９６が高の出力信号９６を発生すべき場
合、ドレイン開放形駆動器のＲＣ時定数が、ドレイン開
放形駆動器９４が整合信号を発生するのに要する時間を
決定する。出力が高から低であれば、ＲＣ時定数はそれ
程重要ではなく、整合レベルのグラフに示す様に、出力
の変化は一層急速である。一旦整合信号が比較器８８か
ら出た後に整合出力を発生する合計の遅延時間は、出力
駆動器９２の遅延（即ち、Ｆ ns）にドレイン開放形駆
動器９４の立上り又は立下り時間を加えたものである。
図８に示す様に、これがキャッシュ・メモリ２２の全体
的なアクセス遅延の１／３になる程大きい。

【００３８】図９は、この発明のアドレス変化検出及び
遅延回路がキャッシュ・メモリにもたらすシステム性能
の改良を示す。図８と同じ時間軸に沿ってグラフを示し
てあるが、図９は点Ｂ １４６の信号の線１９２と、線
９６の整合出力のグラフを示す。ルックアヘッド回路１
４１が、出力駆動器９２に対する入力として、点Ｂ１４
６に信号を送る。ＡＴＤ １４２がアドレス入力１６の
変化を検出すると、ルックアヘッド回路が遅延パルスΦ
_PCを発生して、図９に示す様に、信号１９２を高の値か
ら低の値に変える。点Ｂが高から低に変わることによ
り、線９６に示す様に、出力駆動器９２によってドレイ
ン開放形駆動器９４を予備充電させる。

【００３９】アドレス・バッファと、比較器回路を含め
た他の部品の処理時間に等しい時間（即ち、（Ａ＋Ｂ＋
Ｃ＋Ｄ＋Ｅ）ns）の後、遅延パルスが点Ｂに達し、出力
駆動器９２に、比較器８８からの整合信号出力９０に応
答させる。比較器８８が、出力駆動器９２に指示して、
ドレイン開放形駆動器９４から高の出力信号９６を発生
させる場合、ドレイン開放形駆動器は予備充電されてい
て、高の整合信号を伝達する。ドレイン開放形駆動器９
４が低の整合信号９６を発生すべき場合、出力駆動器
は、従来の場合と同じ様に、ドレイン開放形駆動器９４
にこの変化を伝える。

【００４０】図９に示す様に、この発明の形式では、高
の整合出力状態を発生する時、ドレイン開放形駆動器９
４が予備充電されていて、ルックアヘッド回路１４１が
処理順序からドレイン開放形駆動器９４のＲＣ時定数の
遅延を取去るので、システム性能が１／３も高められ
る。

【００４１】この発明を特定の実施例について説明した
が、この説明はこの発明を制約するものと解してはなら
ない。以上の説明から、当業者には、ここで説明した実
施例の種々の変更並びにこの発明のその他の実施例が容
易に考えられよう。従って、特許請求の範囲はこの発明
の範囲内に含まれるこの様な変更を包括するものである
ことを承知されたい。

【００４２】以上の説明に関連して、更に下記の項を開
示する。 (1) アドレス及びデータ入力と、該アドレス及びデー
タ入力の信号の間の整合を判定する比較器と、アドレス
及びデータ信号の整合が判定されたことに応答して信号
を発生する出力信号発生器と、アドレス入力信号の変化
に応答して前記出力信号発生器に予備充電信号を供給す
るルックアヘッド回路とを有するキャッシュ・メモリ。

【００４３】(2) (1) 項に記載したキャッシュ・メモ
リに於て、出力信号発生器が、比較器の出力に結合され
たゲート及び開放ドレイン電極を持つドレイン開放形駆
動器で構成されるキャッシュ・メモリ。

【００４４】(3) (2) 項に記載したキャッシュ・メモ
リに於て、ドレイン開放形駆動器が基準電圧に接続され
ているキャッシュ・メモリ。

【００４５】(4) (1) 項に記載したキャッシュ・メモ
リに於て、ルックアヘッド回路が、アドレス入力の変化
を判定するアドレス変化検出回路と、比較器が信号の整
合を判定した時、出力信号発生器から予備充電信号を取
去るパルスを発生する遅延回路とを有するキャッシュ・
メモリ。

【００４６】(5) (4) 項に記載したキャッシュ・メモ
リに於て、アドレス変化検出回路が、複数個の信号イン
バータ、複数個のノア・ゲート、及びナンド・ゲートを
含む論理回路で構成されていて、アドレス入力の変化に
応答して、遅延回路に対する信号を発生するキャッシュ
・メモリ。

【００４７】(6) (5) 項に記載したキャッシュ・メモ
リに於て、遅延回路が出力信号発生器に対する１個のパ
ルス発生して、予備充電信号を取去るキャッシュ・メモ
リ。

【００４８】(7) (1) 項に記載したキャッシュ・メモ
リに於て、出力信号発生器が、比較器の出力に結合され
たゲート及び開放コレクタ電極を持つコレクタ開放形駆
動器で構成されるキャッシュ・メモリ。

【００４９】(8) (7) 項に記載したキャッシュ・メモ
リに於て、コレクタ開放形駆動器が基準電圧に接続され
ているキャッシュ・メモリ。

【００５０】(9) アドレス及びデータ入力、比較器、
出力信号発生器及びルックアヘッド回路で構成されるキ
ャッシュ・メモリのキャッシュ・メモリ性能を改善する
方法に於て、前記アドレス及びデータ入の信号の間の整
合を判定し、アドレス及びデータ信号の整合が判定され
たことに応答して前記出力信号発生器から信号を発生
し、アドレス入力信号の変化に対し、前記ルックアヘッ
ド回路によって、前記出力信号発生器に予備充電信号を
供給することによって応答する工程を含む方法。

【００５１】(10) (9) 項に記載した方法に於て、信号
を発生する工程が、比較器の出力に結合されたゲート及
び開放ドレイン電極を持つドレイン開放形駆動器を用い
て前記信号を発生する工程を含む方法。

【００５２】(11) (10)項に記載した方法に於て、信号
を発生する工程が、ドレイン開放形駆動器を基準電圧に
接続することを含む方法。

【００５３】(12) (9) 項に記載した方法に於て、アド
レス入力の変化に応答する工程が、アドレス変化検出回
路を用いて、アドレス入力の変化を決定し、比較器が信
号の整合を判定した時、出力信号から予備充電信号を取
去るパルスを発生する工程を含む方法。

【００５４】(13) (12)項に記載した方法に於て、遅延
パルスを発生する工程が、出力信号発生器に対する１個
のパルスを発生して、予備充電信号を取去る工程を含む
方法。

【００５５】(14) アドレス入力、データ入力及び前記
アドレス入力を復号して記憶するアドレス記憶回路を含
むアドレス及びデータ入力通路と、該アドレス及びデー
タ入力通路と連絡していて、前記アドレス入力をデータ
入力と比較して、該アドレス入力及びデータ入力の間の
整合を表わす比較器出力を発生する比較器と、該比較器
と連絡していて、前記整合に応答して、出力信号を発生
する出力信号駆動器回路と、前記比較器が整合を判定す
る前に、前記出力信号駆動器を予備充電するルックアヘ
ッド回路とを有し、該ルックアヘッド回路はアドレス入
力の変化に応答して、前記出力信号駆動器に対して予備
充電信号を送る様にしたキャッシュ・メモリ。

【００５６】(15) (14)項に記載したキャッシュ・メモ
リに於て、出力信号駆動器回路が、比較器の出力に結合
されたゲート及び開放ドレイン電極を持つドレイン開放
形駆動器で構成されるキャッシュ・メモリ。

【００５７】(16) (15)項に記載したキャッシュ・メモ
リに於て、ドレイン開放形駆動器が基準電圧に接続され
ているキャッシュ・メモリ。

【００５８】(17) (14)項に記載したキャッシュ・メモ
リに於て、ルックアヘッド・回路が、アドレス入力の変
化を判定するアドレス変化検出回路と、前記比較器が前
記整合信号を発生する時、前記出力信号駆動器回路か
ら、予備充電信号を取去るパルスを発生する遅延回路と
を有するキャッシュ・メモリ。

【００５９】(18) (17)項に記載したキャッシュ・メモ
リに於て、アドレス変化検出回路が、複数個の信号イン
バータ、複数個のノア・ゲート及び複数個のナンド・ゲ
ートを含む論理回路で構成されていて、アドレス入力の
変化を検出する信号を遅延回路に対して発生するキャッ
シュ・メモリ。

【００６０】(19) (18)項に記載したキャッシュ・メモ
リに於て、遅延回路が出力信号駆動器に対して１個のパ
ルスを発生して、前記予備充電信号を取去るキャッシュ
・メモリ。

【００６１】(20) (19)項に記載したキャッシュ・メモ
リに於て、出力信号駆動器回路が、比較器の出力に結合
されたゲート及び開放コレクタ電極を持つコレクタ開放
形駆動器で構成されるキャッシュ・メモリ。

【００６２】(21) (20)項に記載したキャッシュ・メモ
リに於いて、コレクタ開放形駆動器が基準電圧に接続さ
れているキャッシュ・メモリ。

【００６３】(22) 複数個のキャッシュ・メモリを有
し、各々のメモリは、アドレス入力、データ入力及び該
アドレス入力を復号及び記憶するアドレス記憶回路で構
成されたアドレス及びデータ入力通路、該アドレス及び
データ入力通路と連絡していて、前記アドレス入力を前
記データ入力と比較して、該アドレス入力及びデータ入
力の間の整合を表わす比較器出力を発生する比較器、該
比較器と連絡していて、前記整合に応答して出力信号を
発生する出力信号駆動器回路、及び前記比較器が整合を
判定する前に、前記出力信号駆動器を予備充電するルッ
クアヘッド回路で構成されていて、該ルックアヘッド回
路は、アドレス入力の変化に応答して、前記出力信号駆
動器に対して予備充電信号を送る様になっており、更
に、前記キャッシュ・メモリの各々のデータ入力に結合
されたプロセッサ・データ・バスと、前記キャッシュ・
メモリの各々のアドレス入力及び各々のデータ入力に結
合されたプロセッサ・アドレス・バスと、前記キャッシ
ュ・メモリに結合されていて、前記キャッシュ・メモリ
からの出力信号を受取って、前記出力に応答して、デー
タ入力を前記プロセッサ・データ・バスに送る整合論理
及び制御論理回路とを有するキャッシュ・メモリ・シス
テム。

【００６４】(23) (22)項に記載したキャッシュ・メモ
リ・システムに於て、出力信号駆動器回路が、比較器の
出力に結合されたゲート及び開放ドレイン電極を持つド
レイン開放形駆動器で構成されるキャッシュ・メモリ・
システム。

【００６５】(24) (23)項に記載したキャッシュ・メモ
リ・システムに於て、ドレイン開放形駆動器が基準電圧
に接続されているキャッシュ・メモリ・システム。

【００６６】(25) (22)項に記載したキャッシュ・メモ
リ・システムに於て、出力信号駆動器回路が、比較器の
出力に結合されたゲート及び開放コレクタ電極を持つコ
レクタ開放形駆動器で構成されるキャッシュ・メモリ・
システム。

【００６７】(26) (25)項に記載したキャッシュ・メモ
リ・システムに於て、コレクタ開放形駆動器が基準電圧
に接続されているキャッシュ・メモリ・システム。

【００６８】(27) (22)項に記載したキャッシュ・メモ
リ・システムに於て、ルックアヘッド回路が、アドレス
入力の変化を判定するアドレス変化検出回路と、比較器
が整合信号を発生する時、前記出力信号駆動器回路から
予備充電信号を取去るパルスを発生する遅延回路とを有
するキャッシュ・メモリ・システム。

【００６９】(28) (27)項に記載したキャッシュ・メモ
リ・システムに於て、前記アドレス変化検出回路が複数
個の信号インバータ、複数個のノア・ゲート及び複数個
のナンド・ゲートを含む論理回路で構成されていて、ア
ドレス入力の変化を検出した信号を遅延回路に対して発
生するキャッシュ・メモリ・システム。

【００７０】(29) (28)項に記載したキャッシュ・メモ
リ・システムに於て、遅延回路が出力信号駆動器に対す
る１個のパルスを発生して、予備充電信号を取去るキャ
ッシュ・メモリ・システム。

【００７１】(30) (22)項に記載したキャッシュ・メモ
リ・システムに於て、コレクタ開放形駆動器が基準電圧
に接続されているキャッシュ・メモリ・システム。

【００７２】(31) アドレス入力、データ入力、及び該
アドレス入力を復号及び記憶するアドレス記憶回路で構
成されたアドレス及びデータ入力通路と、該アドレス及
びデータ入力通路と連絡していて、前記アドレス入力を
データ入力と比較して、アドレス入力及びデータ入力の
間の整合を表わす比較器出力を発生する比較器と、該比
較器と連絡していて、前記整合に応答して出力信号を発
生する出力信号駆動器回路とを有するキャッシュ・メモ
リのキャッシュ・メモリ性能を改善する方法に於て、ア
ドレス入力の変化に応答して比較器が整合を判定する前
に、前記出力信号駆動器を予備充電し、比較器が整合信
号を出力信号駆動器に送るのと同時に前記予備充電信号
を取去る工程を含む方法。

【００７３】(32) 改良されたキャッシュ・メモリ２２
がアドレス入力１６及びデータ入力１０６の間の整合を
示す出力を発生する比較器８８を含む。出力信号発生器
９２及び９４が比較器８８と連絡していて、整合に応答
して、出力信号９６を発生する。比較器８８が整合を判
定する前に、ルックアヘッド回路１４１が出力信号駆動
器回路９２及び９４を予備充電する。ルックアヘッド回
路１４１はアドレス入力１６の変化に応答して、出力信
号駆動器９２及び９４に対して予備充電信号を送る。ル
ックアヘッド回路１４１は、アドレス入力の変化を判定
するアドレス変化検出回路１４２、及び比較器８８が整
合信号９０を発生する時に、予備充電信号１４６を取去
るパルスを発生する遅延回路１４４を含む。

【図面の簡単な説明】

【図１】典形的なコンピュータ・システムに於ける複数
個のキャッシュ・メモリ装置の動作を例示するブロック
図。

【図２】典形的なコンピュータ・システムの整合論理及
び制御論理回路と連絡している複数個のキャッシュ・メ
モリ装置及びプルアップ抵抗のブロック図。

【図３】整合出力信号を発生するキャッシュ比較器回路
を含む従来のキャッシュ・メモリ・システムの略図。

【図４】この発明で用いる比較器回路の回路図。

【図５】ドレイン開放形駆動器の負荷静電容量の値がキ
ャッシュ比較器の高の出力信号の立上り時間に対して持
つ影響を示すドレイン開放特性曲線のグラフを示す図。

【図６】この発明の好ましい実施例によるアドレス変化
検出及び遅延回路を含むキャッシュ・メモリ・システム
の略図。

【図７】この発明の好ましい実施例によるアドレス変化
検出及び遅延回路の流れを示す更に詳しい回路図。

【図８】従来のキャッシュ・メモリ・システムで、アド
レス入力から始まり、比較器を通って、ドレイン開放形
駆動器から整合信号出力を発生するまでの回路の応答時
間を示すグラフを示す図。

【図９】この発明のアドレス変化検出及び遅延回路によ
って可能になった、高の出力信号を発生するまでのシス
テムの応答時間の改善を示すグラフを示す図。

【符号の説明】

１６ 入力 ８８ 比較器 ９２ 出力駆動器 １４１ ルックアヘッド回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 アドレス及びデータ入力と、該アドレス
   及びデータ入力の信号の間の整合を判定する比較器と、
   アドレス及びデータ信号の整合が判定されたことに応答
   して信号を発生する出力信号発生器と、アドレス入力信
   号の変化に応答して前記出力信号発生器に予備充電信号
   を供給するルックアヘッド回路とを有するキャッシュ・
   メモリ。
2. 【請求項２】 アドレス及びデータ入力、比較器、出力
   信号発生器及びルックアヘッド回路で構成されるキャッ
   シュ・メモリのキャッシュ・メモリ性能を改善する方法
   に於て、前記アドレス及びデータ入の信号の間の整合を
   判定し、アドレス及びデータ信号の整合が判定されたこ
   とに応答して前記出力信号発生器から信号を発生し、ア
   ドレス入力信号の変化に対し、前記ルックアヘッド回路
   によって、前記出力信号発生器に予備充電信号を供給す
   ることによって応答する工程を含む方法。