JP2570837B2 - Microprocessor - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプロセッサに関し、特に動作周波数
を入力クロックに対して分周可能にしたマイクロプロセ
ッサに関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a microprocessor, and more particularly to a microprocessor whose operating frequency can be divided with respect to an input clock.

〔従来の技術〕[Conventional technology]

従来のマイクロプロセッサのうち、動作周波数をソフ
トウエアにより分周可能であって、かつバス・サイクル
に挿入するウエイト数をソフトウエアによってプログラ
ム可能な機能を有するものは、動作周波数を変えても挿
入されるウエイト数は変らなかった。Among conventional microprocessors, those whose frequency can be divided by software and whose number of waits inserted in a bus cycle can be programmed by software can be inserted even if the operating frequency is changed. The number of weights did not change.

この従来例を第６図のブロック図および第７図のタイ
ミング図を用いて説明する。第６図において、11は設定
されたウエイト数を記憶するウエイト制御レジスタ、12
は入力されたクロックを分周する動作周波数制御部、14
はバス・サイクル制御部、15は外部からのクロックを入
力する信号線、16はウエイト制御レジスタ11に設定され
ているウエイト数をバス・サイクル制御部14に伝える信
号線、20は動作周波数制御部12で分周された動作クロッ
クをバス・サイクル制御部14に伝える信号線である。This conventional example will be described with reference to the block diagram of FIG. 6 and the timing chart of FIG. In FIG. 6, reference numeral 11 denotes a weight control register for storing the set number of weights;
Is the operating frequency control unit that divides the input clock, 14
Is a bus cycle control unit, 15 is a signal line for inputting an external clock, 16 is a signal line for transmitting the number of waits set in the wait control register 11 to the bus cycle control unit 14, and 20 is an operating frequency control unit. 12 is a signal line for transmitting the operation clock divided by 12 to the bus cycle control unit 14.

第７図（ａ）のタイミング図に示すように、マイクロ
プロセッサの基本バス・サイクルはT1,T2の２クロック
で構成される。アクセスタイムの長いメモリや入出力装
置に対するバス・サイクルにはTWステートを挿入するこ
とにより、バス・サイクルを引き延ばすことができる。
例えば、ウエイト制御レジスタ11に挿入するウエイト数
として“4"が設定されているとすると、その情報は信号
線16によりバス・サイクル制御部14へ伝達される。この
バス・サイクル制御部14では、第７図（ｂ）のタイミン
グ図に示すように、基本バス・サイクルT1,T2にTWを４
つ挿入してバス・サイクルを引き延ばす。ここで、動作
周波数を1/2に設定すると、動作周波数制御部12は入力
クロック15を２分周してバス・サイクル制御部14に伝達
する。このバス・サイクル制御部14は第７図（ｃ）のタ
イミング図に示すように第７図（ｂ）のタイミング図に
対し２倍の時間で１バス・サイクルを完結する。As shown in the timing chart of FIG. 7A, the basic bus cycle of the microprocessor is composed of two clocks T1 and T2. By inserting a TW state into a bus cycle for a memory or an input / output device having a long access time, the bus cycle can be extended.
For example, assuming that "4" is set as the number of weights to be inserted into the weight control register 11, the information is transmitted to the bus cycle controller 14 via the signal line 16. As shown in the timing diagram of FIG. 7 (b), the bus cycle control unit 14 adds TW to the basic bus cycles T1 and T2.
To extend the bus cycle. Here, when the operating frequency is set to 1/2, the operating frequency control unit 12 divides the frequency of the input clock 15 by 2 and transmits it to the bus cycle control unit 14. This bus cycle controller 14 completes one bus cycle in twice as long as the timing chart of FIG. 7B, as shown in the timing chart of FIG. 7C.

〔発明が解決しようとする課題〕[Problems to be solved by the invention]

上述のように従来のマイクロプロセッサでは、動作周
波数をソフトウエアにより分周可能であって、かつバス
・サイクルに挿入するウエイト数をソフトウエアによっ
てプログラム可能な機能を有しているが、動作周波数を
下げても挿入されるウエイト数は変らず、低周波数で動
作させた場合にも高周波数で動作させたときと同じ数だ
けのウエイト・ステートが挿入されてしまい、必要以上
の性能低下を招くという欠点を有していた。As described above, in the conventional microprocessor, the operating frequency can be divided by software and the number of waits to be inserted in a bus cycle can be programmed by software. Even if it is lowered, the number of weights inserted will not change, and even when operating at low frequency, the same number of weight states will be inserted as when operating at high frequency, which will cause unnecessary performance degradation Had disadvantages.

本発明の目的は、このような欠点を除き、ソフトウエ
アによって設定されたウエイト・ステート数を入力クロ
ックに対する分周数に応じて回路内の動作周波数を自動
的に調節できるようにしたマイクロプロセッサを提供す
ることにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a microprocessor in which the number of wait states set by software can be automatically adjusted in accordance with the number of divisions of an input clock. To provide.

〔課題を解決するための手段〕[Means for solving the problem]

本発明の構成は、動作周波数をソフトウエアにより入
力クロックに対して所定分周数で分周し出力するように
したマイクロプロセッサにおいて、バス・サイクルを引
き延ばすために挿入されるウエイト・ステートの数を記
憶する記憶手段と、この記憶手段からのウエイト・ステ
ートの数を前記分周数に応じてこの分周数が大きい時ウ
エイト・ステートの数が少なくなる方向にシフトして出
力するシフト手段と、このシフト手段からの出力により
挿入するウエイト・ステートを制御するバスサイクル制
御手段とを有することを特徴とする。According to the configuration of the present invention, in a microprocessor in which an operating frequency is frequency-divided by a predetermined frequency with respect to an input clock by software and output, the number of wait states inserted to extend a bus cycle is reduced. Storage means for storing, and shift means for shifting the number of weight states from the storage means in a direction in which the number of weight states is reduced when the frequency division number is large in accordance with the frequency division number, and outputting the shifted state. And a bus cycle control means for controlling a wait state to be inserted by an output from the shift means.

〔実施例〕〔Example〕

次に、本発明について図面を用いて説明する。 Next, the present invention will be described with reference to the drawings.

第１図，第２図は本発明の第１の実施例のブロック図
およびその動作タイミングを示す波形図である。図にお
いて、11は設定されたウエイト数を記憶するウエイト制
御レジスタ、12は入力されたクロックを分周する動作周
波数制御部、13はウエイト制御レジスタ11の内容を、動
作周波数制御部12で分周された動作クロックの分周比に
応じてシフトするシフタ、14はバス・サイクル制御部、
15は外部からのクロックを入力する信号線、16はウエイ
ト制御レジスタ11に設定されているウエイト数をシフタ
13に伝える信号線、18は動作周波数制御部12で分周され
た分周比をシフタ13に伝える信号線、19はシフタ13から
の実際に挿入するウエイト数をバス・サイクル制御部14
に伝える信号線、20は動作周波数制御部12で分周された
動作クロックをバス・サイクル制御部14に伝える信号線
である。1 and 2 are a block diagram of a first embodiment of the present invention and a waveform diagram showing the operation timing. In the figure, reference numeral 11 denotes a wait control register for storing a set number of waits, 12 denotes an operating frequency control unit for dividing an input clock, and 13 denotes a content of the wait control register 11 divided by an operating frequency control unit 12. Shifter that shifts according to the frequency division ratio of the operating clock, 14 is a bus cycle control unit,
Reference numeral 15 denotes a signal line for inputting an external clock, and reference numeral 16 denotes a number of waits set in the wait control register 11.
13 is a signal line for transmitting the frequency division ratio divided by the operating frequency control unit 12 to the shifter 13, and 19 is a bus cycle control unit 14 for indicating the number of weights actually inserted from the shifter 13.
Reference numeral 20 denotes a signal line for transmitting the operation clock divided by the operation frequency control unit 12 to the bus cycle control unit 14.

本実施例のシフタ13は、第３図に示すように、ウエイ
ト制御レジスタ11が３ビットのトランスファゲート21〜
26と分周数信号18のインバータ27とから構成されてい
る。これらトランスファゲート21〜26は、分周数信号18
が「１」のときトランスファゲート21〜23側が「１」、
トランスファゲート24〜26が「０」となって「010」を
出力し、分周数信号18が「０」のときトランスファゲー
ト24〜26側が「１」、トランスファゲート21〜23が
「０」となって「100」が出力される。As shown in FIG. 3, the shifter 13 according to the present embodiment is configured such that the weight control register 11
26 and an inverter 27 for the frequency division number signal 18. These transfer gates 21 to 26
Is “1”, the transfer gates 21 to 23 are “1”,
The transfer gates 24-26 become "0" and output "010". When the frequency division number signal 18 is "0", the transfer gates 24-26 are "1", and the transfer gates 21-23 are "0". And "100" is output.

まず、バス・サイクルに挿入するウエイト数として
「100」（４）がプログラムによって設定されている。
ここで、入力クロックをそのまま動作クロックとして使
用するように設定されているとすると、動作周波数制御
部12は入力クロック15をそのまま動作クロックとして信
号線20を介してバス・サイクル制御部14に伝達し、一方
入力クロックを分周していないことを信号線18をインア
クティブにしてシフタ13へ伝達する。First, "100" (4) is set by the program as the number of waits to be inserted in the bus cycle.
Here, assuming that the input clock is set to be used as it is as the operation clock, the operating frequency control unit 12 transmits the input clock 15 as it is to the bus cycle control unit 14 via the signal line 20 as the operation clock. On the other hand, the fact that the frequency of the input clock is not divided is transmitted to the shifter 13 by making the signal line 18 inactive.

基本バス・サイクルは、第２図（ａ）のタイミング図
に示すようにT1,T2の２クロックで１バス・サイクルを
完結するが、ウエイト制御レジスタ11には挿入するウエ
イト数として「４」が設定されており、かつ信号線18が
インアクティブであるため、シフタ13は４ウエイト挿入
するように信号線19によってバス・サイクル制御部14に
伝達する。そのため、バス・サイクル制御部14は、第２
図（ｂ）に示すように、TWを４つ挿入する。The basic bus cycle completes one bus cycle with two clocks T1 and T2 as shown in the timing diagram of FIG. 2A, but the wait control register 11 contains "4" as the number of waits to be inserted. Since it is set and the signal line 18 is inactive, the shifter 13 transmits to the bus cycle control unit 14 via the signal line 19 so as to insert four waits. Therefore, the bus cycle control unit 14
As shown in FIG. 7B, four TWs are inserted.

次に、入力クロックを２分周して使用するように設定
されているとすると、動作周波数制御部12は入力クロッ
ク15を２分周して信号線20によってバス・サイクル制御
部14に伝達し、一方入力クロックを２分周して使用して
いることを信号線18をアクティブにしてシフタ13へ伝達
する。ここでウエイト制御レジスタ11には挿入するウエ
イト数として「４」が設定されているが、いま信号線18
がアクティブであるため、シフタ13は設定されているウ
エイト数「100」を右方向に１ビット分シフトして「01
0」とし、２ウエイト挿入するように信号線19によって
バス・サイクル制御部14に伝達する。そのため、バス・
サイクル制御部14は、第２図（ｃ）のタイミング図に示
すように、TWを２つ挿入する。Next, assuming that the input clock is set to be used by dividing it by two, the operating frequency control unit 12 divides the input clock 15 by two and transmits it to the bus cycle control unit 14 via the signal line 20. On the other hand, the signal line 18 is activated to transmit to the shifter 13 that the input clock is used by dividing the frequency by two. Here, “4” is set in the weight control register 11 as the number of weights to be inserted.
Is active, the shifter 13 shifts the set number of weights “100” rightward by one bit to “01”.
The signal is transmitted to the bus cycle controller 14 via the signal line 19 so that two waits are inserted. Therefore, buses
The cycle control unit 14 inserts two TWs as shown in the timing chart of FIG. 2 (c).

第２図のタイミング図に示すように挿入するウエイト
数を２つにしても動作クロックが２倍に延びているた
め、第２図（ｃ）のタイミング図の１バス・サイクルは
第２図（ｂ）のタイミング図の１バス・サイクルよりも
長くなり、アクセス・タイムも十分にとれる。As shown in the timing chart of FIG. 2, even if the number of waits to be inserted is two, the operation clock is doubled, so that one bus cycle in the timing chart of FIG. This is longer than one bus cycle in the timing diagram b), and the access time can be sufficiently secured.

本実施例は２分周した場合の例であるが、４分周の場
合は２ビット右シフト、８分周の場合は３ビット右シフ
トすることにより、容易にウエイト数を最適値に制御す
ることができる。The present embodiment is an example of the case where the frequency is divided by 2. However, the number of weights can be easily controlled to an optimum value by shifting right by 2 bits in the case of dividing by 4 and shifting right by 3 bits in the case of dividing by 8. be able to.

第４図，第５図は本発明の第２の実施例のブロック図
およびそのタイミング図を示す波形図である。本実施例
は、第１図に対して外部からバス・サイクルに挿入する
ウエイト数を制御するレディ（READY）信号線17が付加
されたものである。FIGS. 4 and 5 are a block diagram and a waveform diagram showing a timing chart of the second embodiment of the present invention. This embodiment is different from FIG. 1 in that a ready (READY) signal line 17 for controlling the number of waits externally inserted into a bus cycle is added.

本実施例では、バス・サイクルに挿入するウエイト数
として、ウエイト制御レジスタ11に「100」（４）がプ
ログラムによって設定されている。ここで、入力クロッ
クをそのまま動作クロックとして使用するように設定さ
れているとすると、動作周波数制御部12は入力クロック
15をそのまま動作クロックとして信号線20を介してバス
・サイクル制御部14に伝達し、一方入力クロックを分周
していないことを信号線18をインアクティブにしてシフ
タ13へ伝達する。基本バス・サイクルは、第５図
（ａ），（ｂ）のタイミング図に示すようにREADY信号
線17が「１」であると、T1,T2の２クロックで１バス・
サイクルを完結する。In this embodiment, "100" (4) is set in the wait control register 11 by the program as the number of waits to be inserted in the bus cycle. Here, assuming that the input clock is set to be used as it is as the operation clock, the operation frequency control unit 12
The signal 15 is transmitted as it is as an operation clock to the bus cycle control unit 14 via the signal line 20, and the fact that the frequency of the input clock is not divided is transmitted to the shifter 13 by inactivating the signal line 18. When the READY signal line 17 is "1" as shown in the timing charts of FIGS. 5 (a) and 5 (b), the basic bus cycle is one bus cycle with two clocks T1 and T2.
Complete the cycle.

いま、ウエイト制御レジスタ11には挿入するウエイト
数として「４」が設定しており、かつ信号線18がインア
クティブであるため、シフタ13は４ウエイト挿入するよ
うに信号線19によってバス・サウクル制御部14に伝達す
る。ここで、READY信号線17が「０」であるため、バス
・サイクル制御部14はREADY信号線17が「１」になるま
で、第５図（ｃ），（ｄ）のタイミング図に示すよう
に、TWを７つ挿入する。次に、入力クロックを２分周し
て使用するように設定されているとすると、動作周波数
制御部12は入力クロック（15）を２分周して信号線20を
介してバス・サイクル制御部14に伝達する。一方、入力
クロックを２分周して使用していることを信号線18をア
クティブにしてシフタ13へ伝達する。ここでウエイト制
御レジスタ11には挿入するウエイト数として４が設定さ
れているが、いま信号線18がアクティブであるため、シ
フタ13は設定されているウエイト数「100」を右方向に
１ビット分シフトして「010」、２ウエイト挿入するよ
うに信号線19によってバス・サイクル制御部14に伝達す
る。ここで、READY信号線17が「０」であるため、バス
・サイクル制御部14は第５図（ｅ），（ｆ）のタイミン
グ図に示すように、TWを３つ挿入する。Since the number of weights to be inserted is set to “4” in the weight control register 11 and the signal line 18 is inactive, the shifter 13 is controlled by the signal line 19 so that four waits are inserted. The information is transmitted to the unit 14. Here, since the READY signal line 17 is "0", the bus cycle control unit 14 continues until the READY signal line 17 becomes "1" as shown in the timing charts of FIGS. 5 (c) and 5 (d). Then, insert 7 TWs. Next, assuming that the input clock is set to be used by dividing it by two, the operating frequency control unit 12 divides the input clock (15) by two and divides the input clock (15) by two via the signal line 20. Communicate to 14. On the other hand, the signal line 18 is activated to transmit to the shifter 13 that the input clock is divided by two and used. Here, 4 is set as the number of weights to be inserted in the weight control register 11, but since the signal line 18 is now active, the shifter 13 shifts the set number of weights “100” by one bit to the right. The signal is shifted to “010” and transmitted to the bus cycle controller 14 via the signal line 19 so as to insert two waits. Here, since the READY signal line 17 is "0", the bus cycle control unit 14 inserts three TWs as shown in the timing charts of FIGS. 5 (e) and 5 (f).

第５図のタイミング図に示すように、挿入するウエイ
ト数を２つにしても外部からの制御信号により、バス・
サイクルを引き延ばすことが可能であり、最適なウエイ
ト数を挿入することができる。As shown in the timing diagram of FIG. 5, even if the number of weights to be inserted is two, the bus control signal is input by an external control signal.
The cycle can be extended, and the optimal number of weights can be inserted.

〔発明の効果〕〔The invention's effect〕

以上説明したように本発明は、動作周波数をソフトウ
エアによって分周可能とし、バス・サイクルに挿入する
ウエイト数をソフトウエアによってプログラム可能と
し、かつ動作周波数を下げた場合、挿入されるウエイト
数を可変することにより、システム全体の性能低下を最
低限に抑えることが出来る。As described above, according to the present invention, the operating frequency can be divided by software, the number of waits inserted in a bus cycle can be programmed by software, and when the operating frequency is lowered, the number of waits inserted can be reduced. By making it variable, it is possible to minimize the performance degradation of the entire system.

動作周波数をソフトウエアにより分周し、低周波数で
動作させることによって消費電力を少なくすることがで
き、特にラップトップコンピュータ等のようなバッテリ
ー駆動が可能なシステムにおいて有効である。Power consumption can be reduced by dividing the operating frequency by software and operating at a low frequency, which is particularly effective in a battery-operable system such as a laptop computer.

この場合、動作周波数を下げてもシステム全体の性能
低下を最低限に抑えることも重要である。すなわち、低
周波数で動作させているときにはメモリや入出力装置に
対するアクセス・タイムに余裕ができ、高周波数で動作
させている時ほどウエイト数を必要としないので、例え
ば、動作周波数を1/2にすると、挿入するウエイト数は
半分で十分である。In this case, it is also important to minimize the performance degradation of the entire system even if the operating frequency is reduced. That is, when operating at a low frequency, the access time to the memory and the input / output device can be spared, and the number of weights is not required as much as when operating at a high frequency. Then, half the number of weights to be inserted is sufficient.

このように本発明は、あらかじめ設定されているウエ
イト数を動作周波数に応じて自動的に調節することによ
って、システム全体の性能低下を最小限に抑えることが
できるという効果がある。As described above, the present invention has an effect that the performance degradation of the entire system can be minimized by automatically adjusting the preset number of weights according to the operating frequency.

【図面の簡単な説明】[Brief description of the drawings]

第１図，第４図は本発明の第１および第２の実施例の構
成を示すブロック図、第２図，第５図は第１図，第４図
の動作タイミングを示す波形図、第３図は第１図のシフ
タ13の一例の回路図、第６図は従来のプロセッサの分周
制御部の一例のブロック図、第７図は第６図の動作タイ
ミングを示す波形図である。 11……ウエイト制御レジスタ、12……動作周波数制御
部、13……シフタ、14……バス・サイクル制御部、15…
…入力クロック、16……設定ウエイト数信号線、17……
レディ信号線、18……分周数信号線、19……挿入ウエイ
ト数信号線、20……動作クロック線、21〜26……トラン
スファゲート、27……インバータ。FIGS. 1 and 4 are block diagrams showing the configuration of the first and second embodiments of the present invention. FIGS. 2 and 5 are waveform diagrams showing the operation timings of FIGS. 1 and 4. 3 is a circuit diagram of an example of the shifter 13 of FIG. 1, FIG. 6 is a block diagram of an example of a frequency division control unit of a conventional processor, and FIG. 7 is a waveform diagram showing operation timings of FIG. 11 Wait control register, 12 Operating frequency control unit, 13 Shifter, 14 Bus cycle control unit, 15
... Input clock, 16 ... Set wait number signal line, 17 ...
Ready signal line, 18 division frequency signal line, 19 insertion number signal line, 20 operation clock line, 21 to 26 transfer gate, 27 inverter.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】動作周波数をソフトウエアにより入力クロ
ックに対して所定分周数で分周し出力するようにしたマ
イクロプロセッサにおいて、バス・サイクルを引き延ば
すために挿入されるウエイト・ステートの数を記憶する
記憶手段と、この記憶手段からのウエイト・ステートの
数を前記分周数に応じてこの分周数が大きい時ウエイト
・ステートの数が少なくなる方向にシフトして出力する
シフト手段と、このシフト手段からの出力により挿入す
るウエイト・ステートを制御するバスサイクル制御手段
とを有することを特徴とするマイクロプロセッサ。1. A microprocessor in which an operating frequency is divided by a predetermined frequency into an input clock by software and output, the number of wait states inserted to extend a bus cycle is stored. Shift means for shifting the number of wait states from the storage means in accordance with the frequency division number in a direction in which the number of wait states decreases when the frequency division number is large; A bus cycle control means for controlling a wait state to be inserted by an output from the shift means.