JPH0651023A - Test circuit - Google Patents
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- JPH0651023A JPH0651023A JP4206370A JP20637092A JPH0651023A JP H0651023 A JPH0651023 A JP H0651023A JP 4206370 A JP4206370 A JP 4206370A JP 20637092 A JP20637092 A JP 20637092A JP H0651023 A JPH0651023 A JP H0651023A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明はテスト回路に関する。The present invention relates to test circuits.
【0002】[0002]
【従来の技術】従来のテスト回路は、図3に示されるよ
うに、電源端子61および63、入力端子62および出
力端子64に対応して、PMOSトランジスタ13およ
び15と、NMOSトランジスタ14および16により
構成されている。2. Description of the Related Art As shown in FIG. 3, a conventional test circuit includes PMOS transistors 13 and 15 and NMOS transistors 14 and 16 corresponding to power supply terminals 61 and 63, an input terminal 62 and an output terminal 64, respectively. It is configured.
【0003】図3において、入力端子62より入力され
る電圧レベルが電源端子61より入力される電源電圧よ
りも低い場合には、NMOSトランジスタ14のチャネ
ルが導通状態となり、PMOSトランジスタ13のチャ
ネルが非導通状態となる。これにより、PMOSトラン
ジスタ15のチャネルが導通状態となり、NMOSトラ
ンジスタ16のチャネルが非導通状態となって、出力端
子64には“H”レベルが出力される。そして、入力端
子62より入力される電圧レベルを電源端子61に入力
される電源電圧以上に上げてゆくと、電源電圧と入力電
圧との差がPMOSトランジスタ13のしきい値電圧に
到達した時点において、PMOSトランジスタ13のチ
ャネルが導通状態となり、更に入力電圧を上げてゆく
と、NMOSトランジスタ13のチャネルが導通状態と
なり、更に入力電圧を上げてゆくと、NMOSトランジ
スタ14のチャネル抵抗よりもPMOSトランジスタ1
5とNMOSトランジスタ16により構成される反転回
路の論理しきい値電圧よりも高い電圧が入力され、出力
端子64には“L”レベルが出力される。この時の入力
端子62に入力される電圧をVDET とする。In FIG. 3, when the voltage level input from the input terminal 62 is lower than the power supply voltage input from the power supply terminal 61, the channel of the NMOS transistor 14 becomes conductive and the channel of the PMOS transistor 13 becomes non-conductive. It becomes conductive. As a result, the channel of the PMOS transistor 15 becomes conductive, the channel of the NMOS transistor 16 becomes nonconductive, and the "H" level is output to the output terminal 64. Then, if the voltage level input from the input terminal 62 is raised to the power supply voltage input to the power supply terminal 61 or higher, at the time when the difference between the power supply voltage and the input voltage reaches the threshold voltage of the PMOS transistor 13, When the channel of the PMOS transistor 13 becomes conductive and the input voltage is further increased, the channel of the NMOS transistor 13 is made conductive, and when the input voltage is further increased, the PMOS transistor 1 is higher than the channel resistance of the NMOS transistor 14.
5, a voltage higher than the logical threshold voltage of the inverting circuit constituted by the NMOS transistor 16 and the NMOS transistor 16 is input, and the "L" level is output to the output terminal 64. The voltage input to the input terminal 62 at this time is V DET .
【0004】この従来のテスト回路は、例えば、図4に
示されるようにして使用される。インバータ17に対す
る入力と、図3に示されるテスト回路18の入力が共に
外部からの入力端子65に接続されており、テスト回路
18の出力は、非測定対象の半導体集積回路19に接続
される。入力端子65よりの外部入力が、電源電圧以下
の範囲において変化する場合には、テスト回路18の出
力は変化することがないが、インバータ17の出力は外
部入力が反転されて出力されるために、出力端子66を
介して、外部入力の反転出力として出力される。この場
合においては、テスト回路18の出力を受けて動作する
半導体集積回路19は、通常の動作状態となる。しかし
ながら、入力端子より入力される外部入力が電源電圧よ
りも高くなり、前述のVDET のレベルに到達すると、イ
ンバータ17の出力は変化しないが、テスト回路18の
出力は反転するので、外部入力から入力される信号はテ
スト回路18を通して、半導体集積回路19に伝達され
る。この時に、テスト回路18の出力を受けて動作する
半導体集積回路19には、テスト用信号が入力されたこ
ととなり、半導体集積回路19は、通常の動作状態とは
異なるテスト動作状態になる。このテスト動作状態の例
としては、例えば、マイクロコンピュータにおけるエミ
ュレーション・モードなどが挙げられる。This conventional test circuit is used, for example, as shown in FIG. The input to the inverter 17 and the input of the test circuit 18 shown in FIG. 3 are both connected to the external input terminal 65, and the output of the test circuit 18 is connected to the semiconductor integrated circuit 19 that is not the measurement target. When the external input from the input terminal 65 changes within the range of the power supply voltage or less, the output of the test circuit 18 does not change, but the output of the inverter 17 is output by inverting the external input. , And is output as an inverted output of the external input via the output terminal 66. In this case, the semiconductor integrated circuit 19 which operates by receiving the output of the test circuit 18 is in a normal operating state. However, when the external input input from the input terminal becomes higher than the power supply voltage and reaches the level of V DET described above, the output of the inverter 17 does not change, but the output of the test circuit 18 is inverted. The input signal is transmitted to the semiconductor integrated circuit 19 through the test circuit 18. At this time, the test signal is input to the semiconductor integrated circuit 19 which operates by receiving the output of the test circuit 18, and the semiconductor integrated circuit 19 enters a test operation state different from the normal operation state. An example of this test operation state is, for example, an emulation mode in a microcomputer.
【0005】[0005]
【発明が解決しようとする課題】上述した従来のテスト
回路においては、電源電圧VDDと出力端子64における
出力電圧を反転させるための入力電圧VDET との差が、
低VDD域において小さい値となっているので、入力電圧
にVDET 程度のノイズが印加されてしまうと、出力端子
64におけるレベルが一時的に変化してしまうことがあ
り、この低VDD域におけるVDDとVDET との差をノイズ
を考慮して大きくしても、それに伴ない高VDD域におけ
るVDET の値も大きくなってしまい、半導体集積回路に
過大な電圧が印加される結果となり、使用し得るVDD域
が限定されてしまうという欠点がある。In the conventional test circuit described above, the difference between the power supply voltage V DD and the input voltage V DET for inverting the output voltage at the output terminal 64 is as follows.
Since a small value in the low V DD range, the noise on the order of V DET from being applied to the input voltage, may level will temporarily change at output terminal 64, the low V DD region Even if the difference between V DD and V DET at V DDET is increased in consideration of noise, the value of V DET in the high V DD region is also increased accordingly, and an excessive voltage is applied to the semiconductor integrated circuit. Therefore, there is a drawback that the usable V DD range is limited.
【0006】[0006]
【課題を解決するための手段】第1の発明のテスト回路
は、ソースに入力端子が接続され、ゲートに第1の電源
端子が接続される第1のPMOSトランジスタと、ドレ
インに前記第1のPMOSトランジスタのドレインが接
続され、ゲートに前記第1の電源端子が接続されて、ソ
ースが接地される第1のNMOSトランジスタと、ソー
スに第2の電源端子が接続され、ゲートに前記第1のP
MOSトランジスタのドレインならびに前記第1のNM
OSトランジスタのドレインが接続されて、ドレインが
出力端子に接続される第2のPMOSトランジスタと、
ドレインに前記出力端子が接続され、ゲートに前記第2
のPMOSトランジスタのゲートが接続される第2のN
MOSトランジスタと、ドレインに前記第2のNMOS
トランジスタのソースが接続され、ゲートに第3の電源
端子が接続されて、ソースが接地される第3のNMOS
トランジスタとを備えて構成される。A test circuit according to a first aspect of the present invention comprises a first PMOS transistor having a source connected to an input terminal and a gate connected to a first power supply terminal, and a drain connected to the first PMOS transistor. A drain of the PMOS transistor is connected, the gate is connected to the first power supply terminal, the source is grounded to a first NMOS transistor, the source is connected to the second power supply terminal, and the gate is connected to the first power supply terminal. P
Drain of MOS transistor and the first NM
A second PMOS transistor connected to the drain of the OS transistor and connected to the output terminal;
The output terminal is connected to the drain, and the second terminal is connected to the gate.
Of the second N connected to the gate of the PMOS transistor of
A MOS transistor and the second NMOS in the drain
A third NMOS in which the source of the transistor is connected, the gate is connected to the third power supply terminal, and the source is grounded.
And a transistor.
【0007】また、第2の発明のテスト回路は、ソース
に入力端子が接続され、ゲートに第1の電源端子が接続
される第1のPMOSトランジスタと、ドレインに前記
第1のPMOSトランジスタのドレインが接続され、ゲ
ートに前記第1の電源端子が接続されて、ソースが接地
される第1のNMOSトランジスタと、ソースに第2の
電源端子が接続され、ゲートに前記第1のPMOSトラ
ンジスタのドレインならびに前記第1のNMOSトラン
ジスタのドレインが接続されて、ドレインが出力端子に
接続される第2のPMOSトランジスタと、ドレインに
前記出力端子が接続され、ゲートに前記第2のPMOS
トランジスタのゲートが接続される第2のNMOSトラ
ンジスタと、ドレインに前記第2のNMOSトランジス
タのソースが接続され、ソースが接地される第3のNM
OSトランジスタと、ソースに第3の電源端子が接続さ
れ、ゲートが接地されて、ドレインに前記第3のNMO
Sトランジスタのゲートが接続される第3のPMOSト
ランジスタと、一端が前記第3のPMOSトランジスタ
のドレインに接続され、他端が接地される抵抗とを備え
て構成される。In the test circuit of the second invention, a source is connected to an input terminal and a gate is connected to a first power supply terminal, and a drain is a drain of the first PMOS transistor. A first NMOS transistor whose gate is connected to the first power supply terminal and whose source is grounded; and a source which is connected to a second power supply terminal, and whose gate is connected to the drain of the first PMOS transistor. A second PMOS transistor having a drain connected to the output terminal and a drain connected to the output terminal; and a drain connected to the output terminal and a gate connected to the second PMOS transistor.
A second NMOS transistor connected to the gate of the transistor, and a third NM connected to the drain of the source of the second NMOS transistor and grounded at the source.
The third power supply terminal is connected to the OS transistor and the source, the gate is grounded, and the third NMO is connected to the drain.
It is configured to include a third PMOS transistor to which the gate of the S transistor is connected, and a resistor whose one end is connected to the drain of the third PMOS transistor and whose other end is grounded.
【0008】[0008]
【実施例】次に、本発明について図面を参照して説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings.
【0009】図1は本発明の第1の実施例を示すブロッ
ク図である。図1に示されるように、本実施例は、電源
端子51、53および54、入力端子52および出力端
子55に対応して、PMOSトランジスタ1および3
と、NMOSトランジスタ2、4および5とを備えて構
成される。FIG. 1 is a block diagram showing a first embodiment of the present invention. As shown in FIG. 1, in this embodiment, the PMOS transistors 1 and 3 are provided corresponding to the power supply terminals 51, 53 and 54, the input terminal 52 and the output terminal 55.
And NMOS transistors 2, 4 and 5.
【0010】図1において、入力端子52に入力される
電圧が、電源端子51の電源電圧以下である場合には、
NMOSトランジスタ2のチャネルが導通状態となり、
PMOSトランジスタ1のチャネルは非導通状態とな
る。これにより、PMOSトランジスタ3のチャネルが
導通状態となり、NMOSトランジスタ4のチャネルが
非導通状態となって、出力端子55における出力として
は“H”レベルが出力される。そして、入力端子52の
入力電圧を電源電圧以上に上げてゆくと、電源電圧と入
力電圧との差がPMOSトランジスタ1のしきい値電圧
に到達した時点において、PMOSトランジスタ1のチ
ャネルが導通状態になり、更に入力電圧を上げてゆく
と、NMOSトランジスタ2のチャネル抵抗よりもPM
OSトランジスタ1のチャネル抵抗が低くなった時点に
おいて、PMOSトランジスタ3とNMOSトランジス
タ4により構成される反転回路に論理しきい値電圧より
も高い電圧が入力され、出力端子55には“L”レベル
が出力される。電源電圧が低い場合におけるVDET を従
来のVDET に合わせてみると、電源電圧が高くなるにつ
れて、NMOSトランジスタ5のチャネル抵抗が小さく
なり、PMOSトランジスタ3と、NMOSトランジス
タ4とにより構成される反転回路の論理しきい値電圧が
従来よりも更に低い値となり、図5に示されるように、
VDET の値は従来よりも低い値となる。In FIG. 1, when the voltage input to the input terminal 52 is equal to or lower than the power supply voltage of the power supply terminal 51,
The channel of the NMOS transistor 2 becomes conductive,
The channel of the PMOS transistor 1 becomes non-conductive. As a result, the channel of the PMOS transistor 3 is rendered conductive, the channel of the NMOS transistor 4 is rendered non-conductive, and the output terminal 55 outputs the "H" level. Then, when the input voltage of the input terminal 52 is raised to the power supply voltage or more, the channel of the PMOS transistor 1 becomes conductive when the difference between the power supply voltage and the input voltage reaches the threshold voltage of the PMOS transistor 1. Then, when the input voltage is further increased, PM is higher than the channel resistance of the NMOS transistor 2.
When the channel resistance of the OS transistor 1 becomes low, a voltage higher than the logical threshold voltage is input to the inverting circuit composed of the PMOS transistor 3 and the NMOS transistor 4, and the output terminal 55 is at the “L” level. Is output. When V DET when the power supply voltage is low is matched with the conventional V DET , the channel resistance of the NMOS transistor 5 decreases as the power supply voltage increases, and the inversion formed by the PMOS transistor 3 and the NMOS transistor 4 The logic threshold voltage of the circuit becomes a lower value than before, and as shown in FIG.
The value of V DET is lower than that of the conventional one.
【0011】図5に示されるのは、本実施例と従来例の
VDD−VDET 特性を比較して示した図であり、図5より
明らかなように、本発明の場合には、反転出力が得られ
る入力電圧VDET は、同一の電源電圧VDDに対して従来
例よりも低い電圧であり、使用される電源電圧のレベル
範囲が従来よりも拡大される。FIG. 5 is a diagram showing a comparison between the V DD -V DET characteristics of the present embodiment and the conventional example. As is apparent from FIG. 5, in the case of the present invention, the inversion is performed. The input voltage V DET from which the output is obtained is a voltage lower than that of the conventional example with respect to the same power source voltage V DD , and the level range of the power source voltage used is expanded as compared with the conventional example.
【0012】次に、本発明の第2の実施例について説明
する。図2は本発明の第2の実施例を示すブロック図で
ある。図2に示されるように、本実施例は、電源端子5
6、58および59、入力端子57および出力端子60
に対応して、PMOSトランジスタ6、8および11
と、NMOSトランジスタ7、9および10とを備えて
構成される。Next, a second embodiment of the present invention will be described. FIG. 2 is a block diagram showing a second embodiment of the present invention. As shown in FIG. 2, in this embodiment, the power supply terminal 5
6, 58 and 59, input terminal 57 and output terminal 60
Corresponding to the PMOS transistors 6, 8 and 11
And NMOS transistors 7, 9 and 10.
【0013】図2において、入力端子57に入力される
電圧が、電源端子56の電源電圧以下である場合には、
NMOSトランジスタ7のチャネルが導通状態となり、
PMOSトランジスタ6のチャネルは非導通状態とな
る。これにより、PMOSトランジスタ8のチャネルが
導通状態となり、NMOSトランジスタ9のチャネルが
非導通状態となって、出力端子60における出力として
は“H”レベルが出力される。そして、入力端子57の
入力電圧を電源電圧以上に上げてゆくと、電源電圧と入
力電圧との差がPMOSトランジスタ6のしきい値電圧
に到達した時点において、PMOSトランジスタ6のチ
ャネルが導通状態になり、更に入力電圧を上げてゆく
と、NMOSトランジスタ7のチャネル抵抗よりもPM
OSトランジスタ6のチャネル抵抗が低くなった時点に
おいて、PMOSトランジスタ8とNMOSトランジス
タ9により構成される反転回路に論理しきい値電圧より
も高い電圧が入力され、出力端子60には“L”レベル
が出力される。電源電圧が低い場合におけるVDET を従
来のVDET に合わせてみると、電源端子56における電
源電圧が高くなるにつれて、PMOSトランジスタ11
のチャネルの抵抗が小さくなり、PMOSトランジスタ
11と、抵抗12とにより構成されるバイアス回路の出
力、即ちNMOSトランジスタ10の入力レベルが高く
なり、NMOSトランジスタ10のチャネル抵抗が低く
なって、PMOSトランジスタ8とNMOSトランジス
タ9とにより構成される反転回路の論理しきい値電圧が
低くなり、VDET の値は従来例の場合より低い値とな
る。In FIG. 2, when the voltage input to the input terminal 57 is lower than the power supply voltage of the power supply terminal 56,
The channel of the NMOS transistor 7 becomes conductive,
The channel of the PMOS transistor 6 becomes non-conductive. As a result, the channel of the PMOS transistor 8 becomes conductive, the channel of the NMOS transistor 9 becomes nonconductive, and the output terminal 60 outputs the "H" level. Then, when the input voltage of the input terminal 57 is increased to the power supply voltage or more, the channel of the PMOS transistor 6 becomes conductive when the difference between the power supply voltage and the input voltage reaches the threshold voltage of the PMOS transistor 6. When the input voltage is further increased, the PM is higher than the channel resistance of the NMOS transistor 7.
When the channel resistance of the OS transistor 6 becomes low, a voltage higher than the logical threshold voltage is input to the inverting circuit formed by the PMOS transistor 8 and the NMOS transistor 9, and the output terminal 60 is at the “L” level. Is output. When V DET when the power supply voltage is low is matched with the conventional V DET , as the power supply voltage at the power supply terminal 56 increases, the PMOS transistor 11
Of the PMOS transistor 11 and the resistor 12, that is, the input level of the NMOS transistor 10 becomes high, the channel resistance of the NMOS transistor 10 becomes low, and the PMOS transistor 8 becomes low. The logical threshold voltage of the inverting circuit constituted by the NMOS transistor 9 and the NMOS transistor 9 becomes low, and the value of V DET becomes lower than that in the conventional example.
【0014】[0014]
【発明の効果】以上説明したように、本発明は、継続接
続された反転回路により構成されるテスト回路に適用さ
れて、終段の反転回路の接地側に電源電圧により透過的
に抵抗値が変わる回路を少なくとも1個接続することに
より、テスト時に使用可能な電源電圧の範囲を拡大する
ことができるという効果がある。As described above, the present invention is applied to the test circuit constituted by the continuously connected inverting circuit, and the resistance value is transparently applied to the ground side of the inverting circuit at the final stage by the power supply voltage. By connecting at least one different circuit, it is possible to expand the range of the power supply voltage that can be used during the test.
【図1】本発明の第1の実施例を示す回路図である。FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
【図2】本発明の第2の実施例を示す回路図である。FIG. 2 is a circuit diagram showing a second embodiment of the present invention.
【図3】従来例を示す回路図である。FIG. 3 is a circuit diagram showing a conventional example.
【図4】テスト回路の使用例を示す図である。FIG. 4 is a diagram illustrating a usage example of a test circuit.
【図5】本発明と従来例とのVDD−VDET 特性を示す図
である。FIG. 5 is a diagram showing V DD -V DET characteristics of the present invention and a conventional example.
1,3,6,8,11,13,15 PMOSトラン
ジスタ 2,4,5,7,9,10,14,16 NMOSト
ランジスタ 12 抵抗1,3,6,8,11,13,15 PMOS transistor 2,4,5,7,9,10,14,16 NMOS transistor 12 resistor
Claims (2)
第1の電源端子が接続される第1のPMOSトランジス
タと、 ドレインに前記第1のPMOSトランジスタのドレイン
が接続され、ゲートに前記第1の電源端子が接続され
て、ソースが接地される第1のNMOSトランジスタ
と、 ソースに第2の電源端子が接続され、ゲートに前記第1
のPMOSトランジスタのドレインならびに前記第1の
NMOSトランジスタのドレインが接続されて、ドレイ
ンが出力端子に接続される第2のPMOSトランジスタ
と、 ドレインに前記出力端子が接続され、ゲートに前記第2
のPMOSトランジスタのゲートが接続される第2のN
MOSトランジスタと、 ドレインに前記第2のNMOSトランジスタのソースが
接続され、ゲートに第3の電源端子が接続されて、ソー
スが接地される第3のNMOSトランジスタと、 を備えることを特徴とするテスト回路。1. A first PMOS transistor having a source connected to an input terminal and a gate connected to a first power supply terminal, a drain connected to a drain of the first PMOS transistor, and a gate connected to the first PMOS transistor. A first NMOS transistor having a power supply terminal connected to the source and a source grounded; and a second power supply terminal connected to the source and the first NMOS transistor connected to the gate.
A second PMOS transistor in which the drain of the PMOS transistor and the drain of the first NMOS transistor are connected, and the drain is connected to the output terminal; and the output terminal is connected to the drain and the second terminal is connected to the gate.
Of the second N connected to the gate of the PMOS transistor of
A test comprising: a MOS transistor; and a third NMOS transistor having a drain connected to the source of the second NMOS transistor, a gate connected to a third power supply terminal, and a source grounded. circuit.
第1の電源端子が接続される第1のPMOSトランジス
タと、 ドレインに前記第1のPMOSトランジスタのドレイン
が接続され、ゲートに前記第1の電源端子が接続され
て、ソースが接地される第1のNMOSトランジスタ
と、 ソースに第2の電源端子が接続され、ゲートに前記第1
のPMOSトランジスタのドレインならびに前記第1の
NMOSトランジスタのドレインが接続されて、ドレイ
ンが出力端子に接続される第2のPMOSトランジスタ
と、 ドレインに前記出力端子が接続され、ゲートに前記第2
PMOSトランジスタのゲートが接続される第2のNM
OSトランジスタと、 ドレインに前記第2のNMOSトランジスタのソースが
接続され、ソースが接地される第3のNMOSトランジ
スタと、 ソースに第3の電源端子が接続され、ゲートが接地され
て、ドレインに前記第3のNMOSトランジスタのゲー
トが接続される第3のPMOSトランジスタと、 一端が前記第3のPMOSトランジスタのドレインに接
続され、他端が接地される抵抗と、 を備えることを特徴とするテスト回路。2. A first PMOS transistor having a source connected to an input terminal and a gate connected to a first power supply terminal, a drain connected to a drain of the first PMOS transistor, and a gate connected to the first PMOS transistor. A first NMOS transistor having a power supply terminal connected to the source and a source grounded; and a second power supply terminal connected to the source and the first NMOS transistor connected to the gate.
A second PMOS transistor in which the drain of the PMOS transistor and the drain of the first NMOS transistor are connected, and the drain is connected to the output terminal; and the output terminal is connected to the drain and the second terminal is connected to the gate.
The second NM to which the gate of the PMOS transistor is connected
An OS transistor, a drain is connected to the source of the second NMOS transistor, a source is grounded, a third NMOS transistor, a source is connected to a third power supply terminal, a gate is grounded, and a drain is connected to the drain. A test circuit comprising: a third PMOS transistor to which the gate of the third NMOS transistor is connected; and a resistor having one end connected to the drain of the third PMOS transistor and the other end grounded. .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4206370A JP2927112B2 (en) | 1992-08-03 | 1992-08-03 | Test circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4206370A JP2927112B2 (en) | 1992-08-03 | 1992-08-03 | Test circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0651023A true JPH0651023A (en) | 1994-02-25 |
JP2927112B2 JP2927112B2 (en) | 1999-07-28 |
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ID=16522208
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4206370A Expired - Fee Related JP2927112B2 (en) | 1992-08-03 | 1992-08-03 | Test circuit |
Country Status (1)
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---|---|
JP (1) | JP2927112B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6079828A (en) * | 1997-03-04 | 2000-06-27 | Nidek Co., Ltd. | Ophthalmic measurement apparatus |
-
1992
- 1992-08-03 JP JP4206370A patent/JP2927112B2/en not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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US6079828A (en) * | 1997-03-04 | 2000-06-27 | Nidek Co., Ltd. | Ophthalmic measurement apparatus |
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JP2927112B2 (en) | 1999-07-28 |
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