JP3117404B2 - Input circuit and semiconductor integrated circuit including the same - Google Patents
Input circuit and semiconductor integrated circuit including the sameInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は入力回路およびこれ
を含む半導体集積回路に関し、特に入力信号の電位を検
知する回路を含み、基準電位を発生する電源電圧の変動
等による誤動作の防止に好適なものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an input circuit and a semiconductor integrated circuit including the same, and more particularly to a circuit including a circuit for detecting a potential of an input signal, which is suitable for preventing a malfunction due to a fluctuation of a power supply voltage for generating a reference potential. Things.
【０００２】[0002]
【従来の技術】半導体集積回路は、電源電圧、温度等の
変動により、動作特性にある程度の影響を受け、誤動作
が発生することもある。したがって、回路動作の複雑
化、高速化に伴い、供給電源電圧の精度、安定度等の重
要度は増してきている。2. Description of the Related Art A semiconductor integrated circuit is affected to some extent by its operating characteristics due to fluctuations in power supply voltage, temperature, and the like, and may malfunction. Therefore, as circuit operations become more complicated and faster, the importance of accuracy, stability, and the like of the power supply voltage is increasing.
【０００３】図５は、従来型の入力電位検知回路の回路
構成図であり、半導体集積回路に組み込まれて用いられ
るものである。以下、図５に示した入力電位検知回路の
構成と動作について図３（Ａ）、（Ｃ）、（Ｄ）を参照
して説明する。FIG. 5 is a circuit diagram of a conventional input potential detection circuit, which is used by being incorporated in a semiconductor integrated circuit. Hereinafter, the configuration and operation of the input potential detection circuit shown in FIG. 5 will be described with reference to FIGS. 3A, 3C, and 3D.
【０００４】ＰチャネルＭＯＳトランジスタ１０１のゲ
ートには基準電位となる電源電圧ＶDDが入力され、ソー
ス、ドレインのうち一方には入力信号Ｖin（「Ｖin」は
電位の表示も兼ねるものとする。）が入力され、他方か
らはＰチャネルＭＯＳトランジスタ１０１を介して信号
が出力される。また、ソース、ドレインのうち信号を出
力する側は抵抗１０２を介して接地されている。Ｐチャ
ネルＭＯＳトランジスタ１０１を介して出力された信号
は、２個のインバータ１０３、１０４を経て出力信号Ｖ
out （「Ｖout 」は電位の表示も兼ねるものとする。）
として出力される。[0004] the supply voltage V DD as a reference potential is input to the gate of the P-channel MOS transistor 101, the source, the one of the drain input signal V in ( "V in" shall also serves as the display of electric potential ) Is input, and a signal is output from the other through a P-channel MOS transistor 101. The signal output side of the source and the drain is grounded via the resistor 102. The signal output through P-channel MOS transistor 101 passes through two inverters 103 and 104, and output signal V
out (“V out ” also serves as an indication of potential)
Is output as
【０００５】入力信号Ｖinの電位が、基準電位ＶDDにＰ
チャネルＭＯＳトランジスタ１０１のしきい電圧の絶対
値｜Ｖｔｐ｜を加えた値（ＶDD＋｜Ｖｔｐ｜）以上に高
いとき、Ｐチャネル（図３（Ａ）の期間ｔ５からｔ７お
よびｔ１５からｔ１７）ＭＯＳトランジスタ１０１はオ
ンとなり、インバータ１０３への入力は“Ｈ”レベルと
なり、その結果、出力信号Ｖout は“Ｈ”レベルとなる
（図３（Ｄ）の期間ｔ６からｔ８およびｔ１６からｔ１
８）。逆に、入力信号Ｖinの電位が（ＶDD＋｜Ｖｔｐ
｜）よりも低いとき、ＰチャネルＭＯＳトランジスタ１
０１はオフとなり、インバータ１０３への入力は“Ｌ”
レベルとなり、したがって、出力信号Ｖou t は“Ｌ”レ
ベルとなる。[0005] The potential of the input signal V in is, P to the reference potential V DD
When the absolute value | Vtp | of the channel MOS transistor 101 is higher than the sum (V DD + | Vtp |), the P-channel (period t5 to t7 and t15 to t17 in FIG. 3A) MOS The transistor 101 is turned on, the input to the inverter 103 goes to “H” level, and as a result, the output signal V out goes to “H” level (period t6 to t8 and t16 to t1 in FIG. 3D).
8). On the other hand, the potential of the input signal V in is (V DD + | Vtp
|), The P-channel MOS transistor 1
01 is turned off, and the input to the inverter 103 is “L”.
Level, and therefore, the output signal V ou t becomes "L" level.
【０００６】入力信号Ｖinとしては、アドレス信号ある
いは制御信号としての役割を担う外部入力信号を用いる
ことが多く、この入力信号Ｖinの電位が通常動作では接
地電位ＶSS以上基準電位ＶDD以下の範囲内の値をとるよ
うに設定を行う。[0006] The input signal V in, is often used an external input signal serves as an address signal or a control signal, the potential of the input signal V in is the ground potential V SS than the reference potential V DD less for normal operation Is set to take a value within the range.
【０００７】そして前述したように、入力信号Ｖinの電
位の値を（ＶDD＋｜Ｖｔｐ｜）と比較し、（ＶDD＋｜Ｖ
ｔｐ｜）以上であるかまたは（ＶDD＋｜Ｖｔｐ｜）未満
であるかにより、出力信号Ｖout の電位はそれぞれ
“Ｈ”レベルまたは“Ｌ”レベルの電位となる。[0007] and as described above, the value of the potential of the input signal V in comparison with the, (V DD + (V DD + | | Vtp) | V
tp |) or less than (V DD + | Vtp |), the potential of the output signal V out becomes the “H” level or “L” level potential, respectively.
【０００８】この入力信号Ｖinの電位変化に伴う出力信
号Ｖout の電位変化を利用することにより、半導体メモ
リ装置を通常動作状態から別の状態、例えば、動作テス
ト状態等へ移行させることが可能となる。[0008] By utilizing the potential change of the output signal V out due to potential change of the input signal V in, another state of the semiconductor memory device from a normal operation state, for example, it can be shifted to the operation test state, etc. Becomes
【０００９】[0009]
【発明が解決しようとする課題】しかしながら、上述し
た従来型の入力電位検知回路の構成においては、以下の
ような問題が発生する。However, in the configuration of the above-described conventional input potential detection circuit, the following problems occur.
【００１０】半導体メモリ装置が通常動作する場合、外
部入力信号すなわち図５の回路における入力信号Ｖinの
電位は、前述した通り接地電位ＶSS以上基準電位ＶDD以
下の範囲内の値をとる。この際、入力信号Ｖinの電位が
基準電位ＶDDとほぼ同じ水準の電位であるとき、基準電
位ＶDDがノイズ変動等に起因して低くなり、入力信号Ｖ
inと基準電位ＶDDとの電位差がＰチャネルＭＯＳトラン
ジスタ１０１のしきい電圧の絶対値｜Ｖｔｐ｜よりも大
きくなる（Ｖin−ＶDD≧｜Ｖｔｐ｜）（図３（Ｃ）の期
間ｔ１からｔ３およびｔ１１からｔ１３）とＰチャネル
ＭＯＳトランジスタ１０１は誤動作してオンとなり、出
力信号Ｖout として“Ｈ”レベルの電位の信号が出力さ
れる（図３（Ｄ）の期間ｔ２からｔ４およびｔ１２から
ｔ１４）。すなわち、通常動作の状態から別の状態、例
えば、動作テスト状態へ誤って移行してしまう。When the semiconductor memory device operates normally, the potential of the external input signal, that is, the input signal Vin in the circuit shown in FIG. 5, takes a value within the range from the ground potential VSS to the reference potential VDD as described above. At this time, when the potential of the input signal V in is a potential of about the same level as the reference potential V DD, the reference potential V DD is lowered due to noise fluctuations, the input signal V
The potential difference between in and the reference potential V DD becomes larger than the absolute value | Vtp | of the threshold voltage of P-channel MOS transistor 101 (V in -V DD ≧ | Vtp |) (from period t1 in FIG. 3C). At times t3 and t11 to t13), the P-channel MOS transistor 101 malfunctions and is turned on, and a signal having a potential of "H" level is output as the output signal Vout (from time t2 to t4 and time t12 in FIG. 3D). t14). That is, the state is erroneously shifted from the normal operation state to another state, for example, an operation test state.
【００１１】この問題への対策としては、ＰチャネルＭ
ＯＳトランジスタ１０１のしきい電圧の絶対値｜Ｖｔｐ
｜を大きくする方法も考えられるが、この方法では、基
準電位ＶDDを通常もしくは高い水準に設定した場合に、
前述の別の状態へ移行させるための入力信号Ｖinの電位
を非常に高く設定する必要があり、電圧ストレスによる
トランジスタの特性劣化が問題となる。As a countermeasure against this problem, a P-channel M
Absolute value of threshold voltage of OS transistor 101 | Vtp
Can be considered, but in this method, when the reference potential V DD is set to a normal or high level,
Must be set very high potential of the input signal V in to shift to another state described above, the characteristics deterioration of the transistor due to voltage stress becomes a problem.
【００１２】また、抵抗を小さくして誤動作を防止する
方法も考えられるが、その場合、前述の別の状態におけ
る電流の増大による消費電力の増加につながってしま
う。したがって、本発明の目的は、基準電位ＶDDがノイ
ズ等により変動した場合にも誤動作しない構成の入力電
位検知回路およびこの回路を含む半導体装置を提供する
ことを目的とする。A method of preventing malfunction by reducing the resistance is also conceivable, but in such a case, an increase in current in the above-mentioned other state leads to an increase in power consumption. Therefore, an object of the present invention is to provide an input potential detection circuit having a configuration that does not malfunction even when the reference potential V DD fluctuates due to noise or the like, and a semiconductor device including this circuit.
【００１３】[0013]
【課題を解決するための手段】本発明にかかる入力回路
は、外部からの入力信号が供袷される信号入力端子と、
前記入力信号の電位と所定の基準値とを比較し、その大
小を検知する第１の入力電位検知回路と、制御信号が与
えられたときに有効となり、前記入力信号の電位と所定
の基準電位とを比較し、その大小を検知する第２の入力
電位検知回路と、前記第１の入力電位検知回路の出力を
所定時間遅延させる遅延回路と、この遅延回路の出力信
号をデータ入力、前記第２の入力電位検知回路の出力信
号をクロック入力とし、これら２つの信号の電位に応じ
た出力信号を発生するラッチ回路と、前記出力信号を出
力する信号出力端子とを備えたことを特徴とする。An input circuit according to the present invention comprises: a signal input terminal to which an external input signal is supplied;
A first input potential detection circuit for comparing the potential of the input signal with a predetermined reference value and detecting the magnitude of the first input potential signal; A second input potential detection circuit for detecting the magnitude thereof, a delay circuit for delaying the output of the first input potential detection circuit for a predetermined time, a data input to the output signal of the delay circuit, A latch circuit for generating an output signal according to the potential of the two input potential detection circuits as a clock input, and a signal output terminal for outputting the output signal. .
【００１４】また、本発明にかかる入力回路は、外部か
らの入力信号が供袷される信号入力端子と、前記入力信
号の電位と所定の基準値とを比較し、その大小を検知す
る第１の入力電位検知回路と、制御信号が与えられたと
きに有効となり、前記入力信号の電位と所定の基準電位
とを比較し、その大小を検知する第２の入力電位検知回
路と、前記第１の入力電位検知回路からの信号に所定の
遅延時間を与えて第１の信号とし、前記第２の入力電位
検知回路からの信号を第２の信号とし、前記第１の信号
及び前記第２の信号を共働させて出力信号を発生する遅
延ラッチ回路と、前記出力信号を出力する信号出力端子
とを備えたことを特徴とする。Further, the input circuit according to the present invention compares a signal input terminal to which an external input signal is supplied with a potential of the input signal with a predetermined reference value and detects the magnitude of the comparison. A second input potential detecting circuit that is enabled when a control signal is applied, compares the potential of the input signal with a predetermined reference potential, and detects the magnitude of the second input potential detecting circuit; A predetermined delay time is given to a signal from the input potential detection circuit of the first embodiment to form a first signal, a signal from the second input potential detection circuit is set to a second signal, and the first signal and the second signal A delay latch circuit for generating an output signal by cooperating with a signal, and a signal output terminal for outputting the output signal are provided.
【００１５】さらに、本発明にかかる入力回路は、外部
からの入力信号が供袷される信号入力端子と、前記入力
信号の電位と所定の基準値とを比較し、その大小を検知
する第１の入力電位検知回路と、それぞれ異なる制御信
号が与えられたときに有効となり、前記入力信号の電位
と所定の基準電位とを比較し、その大小を検知する複数
の第２の入力電位検知回路と、前記複数の入力電位検知
回路の出力の少なくともいずれか一つが有効であるとき
に有効出力を発生する論理回路と、前記第１の入力電位
検知回路の出力を所定時間遅延させる遅延回路と、この
遅延回路の出力信号をデータ入力、前記論理回路の有効
出力信号をクロック入力とし、これら２つの信号の電位
に応じた出力信号を発生するラッチ回路と、前記出力信
号を出力する信号出力端子とを備えたことを特徴とす
る。Further, the input circuit according to the present invention compares a signal input terminal to which an external input signal is supplied with a potential of the input signal with a predetermined reference value, and detects the magnitude of the comparison. And a plurality of second input potential detection circuits that are effective when different control signals are given, compare the potential of the input signal with a predetermined reference potential, and detect the magnitude thereof. A logic circuit that generates a valid output when at least one of the outputs of the plurality of input potential detection circuits is valid; a delay circuit that delays the output of the first input potential detection circuit for a predetermined time; A latch circuit that receives an output signal of a delay circuit as a data input, an effective output signal of the logic circuit as a clock input, and generates an output signal corresponding to the potential of the two signals; and a signal that outputs the output signal. Characterized in that a force terminal.
【００１６】これらのいずれの場合も入力信号あるいは
基準信号の変動が生じたときでもそれ以前の状態がラッ
チ回路で保持されているため、誤動作で変動した信号は
取出されない。また、本発明にかかる半導体集積回路に
よれば、これらの入力回路とこの入力回路から出力され
た信号が供給される回路が同一半導体基板上に形成され
る。In any of these cases, even when the input signal or the reference signal fluctuates, the previous state is held in the latch circuit, so that a signal fluctuating due to a malfunction is not taken out. Further, according to the semiconductor integrated circuit of the present invention, these input circuits and a circuit to which a signal output from the input circuit is supplied are formed on the same semiconductor substrate.
【００１７】[0017]
【発明の実施の形態】以下、図面を参照しながら、本発
明に係る入力回路の実施の形態につき説明する。この入
力回路は半導体集積回路の基板上の一部に構成される。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of an input circuit according to the present invention will be described with reference to the drawings. This input circuit is formed on a part of the substrate of the semiconductor integrated circuit.
【００１８】図１は、本発明に係る半導体集積回路の第
１の実施の形態の回路構成図である。図１の回路は、入
力電位検知メイン回路１と、入力電位検知サブ回路２
と、遅延回路３と、ラッチ回路４とから構成されてい
る。FIG. 1 is a circuit configuration diagram of a first embodiment of a semiconductor integrated circuit according to the present invention. 1 includes an input potential detection main circuit 1 and an input potential detection sub-circuit 2.
, A delay circuit 3 and a latch circuit 4.
【００１９】入力電位検知メイン回路１は、Ｐチャネル
ＭＯＳトランジスタ１１とインバータ１３と抵抗素子１
２で構成される。入力信号Ｖinが入力される信号入力端
子と入力電位検知メイン回路１の出力ノードａ１との間
に、ゲートに基準電位となる電源電圧ＶDDが印加された
ＰチャネルＭＯＳトランジスタ１１とインバータ１３と
が接続され、インバータ１３の入力ノードと接地電位間
は抵抗素子１２により接続されている。The input potential detecting main circuit 1 includes a P-channel MOS transistor 11, an inverter 13, and a resistance element 1.
It consists of two. Between the signal input terminal to which an input signal V in is input and an output node a1 of the input potential detecting the main circuit 1, a P-channel MOS transistor 11 and an inverter 13 for supply voltage V DD as a reference potential to the gate is applied Are connected, and the resistance element 12 connects between the input node of the inverter 13 and the ground potential.
【００２０】入力電位検知メイン回路１の出力ノードａ
１は、直列接続された４つのインバータ３１、３２、３
３、３４からなる遅延回路３の入力ノードに接続されて
いる。遅延回路３の出力ノードは２つのループ接続され
たＮＯＲ回路４１、４２からなるラッチ回路４に接続さ
れている。ラッチ回路４を構成する２個のＮＯＲ回路４
１、４２は共に２入力を有し、互いに他方の出力を入力
の１つとしている。すなわち、ＮＯＲ回路４２の出力ノ
ードｃ２はＮＯＲ回路４１の入力の１つであり、ＮＯＲ
回路４１の出力ノードはＮＯＲ回路４２の入力の１つと
なっている。また、ＮＯＲ回路４１の他方の入力端子に
は遅延回路３の出力ノードが接続されており、ＮＯＲ回
路４２の他方の入力端子には入力電位検知サブ回路２の
出力ノードｂ１が接続されている。Output node a of input potential detection main circuit 1
1 denotes four inverters 31, 32, 3 connected in series
3 and 34 are connected to the input node of the delay circuit 3. An output node of the delay circuit 3 is connected to a latch circuit 4 including two NOR circuits 41 and 42 connected in a loop. Two NOR circuits 4 constituting the latch circuit 4
Both 1 and 42 have two inputs, and the other output is one of the inputs. That is, the output node c2 of the NOR circuit 42 is one of the inputs of the NOR circuit 41,
The output node of the circuit 41 is one of the inputs of the NOR circuit 42. An output node of the delay circuit 3 is connected to the other input terminal of the NOR circuit 41, and an output node b1 of the input potential detection sub-circuit 2 is connected to the other input terminal of the NOR circuit 42.
【００２１】入力電位検知サブ回路２は、入力信号Ｖin
が入力される信号入力端子と入力電位検知サブ回路２の
出力ノードｂ１との間に、ゲートに基準電位となる電源
電圧ＶDDが印加されたＰチャネルＭＯＳトランジスタ２
１と、ゲートに制御信号Ｃが入力されるＮチャネルＭＯ
Ｓトランジスタ２２と、インバータ２４とが接続され、
インバータ２４の入力ノードと接地電位間は抵抗素子２
３により接続されている。ＮチャネルＭＯＳトランジス
タ２２のゲートに入力される制御信号Ｃには、通常、チ
ップイネーブル信号を利用するが、入力信号Ｖinと共働
して出力信号を変化させ、集積回路の通常動作状態・テ
スト動作状態を切り替えるという目的に適した信号であ
れば、その他、どのような信号を用いても良い。例え
ば、入力回路が形成された集積回路外から供給される制
御信号も使用できる。入力電位検知サブ回路２の出力ノ
ードｂ１は、前述したように、ＮＯＲ回路４２の入力端
子の１つに接続されている。[0021] The input voltage detection sub-circuit 2, the input signal V in
P-channel MOS transistor 2 having a gate applied with power supply voltage V DD serving as a reference potential between a signal input terminal to which is inputted and output node b1 of input potential detection sub-circuit 2
1 and an N-channel MO whose gate receives the control signal C
The S transistor 22 and the inverter 24 are connected,
The resistance element 2 is connected between the input node of the inverter 24 and the ground potential.
3 are connected. The control signal C is input to the gate of N-channel MOS transistor 22, typically utilizes a chip enable signal, in cooperation with an input signal V in by changing the output signal, the normal operating conditions, testing of integrated circuits Any other signal may be used as long as it is a signal suitable for the purpose of switching the operation state. For example, a control signal supplied from outside the integrated circuit in which the input circuit is formed can be used. The output node b1 of the input potential detection sub-circuit 2 is connected to one of the input terminals of the NOR circuit 42 as described above.
【００２２】図１の回路の出力Ｖout は、ラッチ回路４
を構成するＮＯＲ回路４１の出力である。The output V out of the circuit of FIG.
Is the output of the NOR circuit 41 constituting
【００２３】以下、図１の回路の動作について図３
（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）を参照して説明する。
図３（Ｂ）のｔ１０でＮチャネルＭＯＳトランジスタ２
２のゲートに与えられる制御信号Ｃが“Ｌ”レベルに変
化したとき、ＮチャネルＭＯＳトランジスタ２２はオフ
となるため、入力信号の電位にかかわらず、入力電位検
知サブ回路２の出力ノードｂ１の電位は“Ｈ”レベルで
あり、ラッチ回路４の内部ノードｃ２は“Ｌ”レベルと
なる。したがって、図２の回路は入力電位検知メイン回
路１の回路動作により出力信号の電位が決定される。Hereinafter, the operation of the circuit of FIG. 1 will be described with reference to FIG.
This will be described with reference to (A), (B), (C), and (D).
N-channel MOS transistor 2 at t10 in FIG.
When the control signal C applied to the gate of the gate 2 changes to "L" level, the N-channel MOS transistor 22 is turned off, so that the potential of the output node b1 of the input potential detection sub-circuit 2 regardless of the potential of the input signal. Is at "H" level, and internal node c2 of latch circuit 4 is at "L" level. Therefore, in the circuit of FIG. 2, the potential of the output signal is determined by the circuit operation of the input potential detection main circuit 1.
【００２４】すなわち、入力信号Ｖinの電位が（ＶDD＋
｜Ｖｔｐ｜）（ＶｔｐとはＰチャネルＭＯＳトランジス
タ１１、２１のしきい電圧）より高いとき（図３（Ａ）
の期間ｔ１５からｔ１７）、ＰチャネルＭＯＳトランジ
スタ１１はオンとなり、インバータ１３の入力が“Ｈ”
レベルとなるので、入力電位検知メイン回路１の出力ノ
ードａ１の電位は“Ｌ”レベル、図１の回路の出力信号
Ｖout の電位は“Ｈ”レベルとなる（図３（Ｅ）の期間
ｔ１６′からｔ１８′）。また、入力信号Ｖinの電位が
（ＶDD＋｜Ｖｔｐ｜）より低いとき、ＰチャネルＭＯＳ
トランジスタ１１はオフ、インバータ１３の入力は
“Ｌ”レベルとなるため、入力電位検知メイン回路１の
出力ノードａ２の電位は“Ｈ”レベル、図１の回路の出
力信号Ｖoutの電位は“Ｌ”レベルとなる。[0024] In other words, the potential of the input signal V in is (V DD +
| Vtp |) (where Vtp is the threshold voltage of the P-channel MOS transistors 11 and 21) (FIG. 3A)
During the period from t15 to t17), the P-channel MOS transistor 11 is turned on, and the input of the inverter 13 becomes “H”.
Therefore, the potential of the output node a1 of the input potential detection main circuit 1 becomes the "L" level, and the potential of the output signal Vout of the circuit of FIG. 1 becomes the "H" level (period t16 in FIG. 3E). 'To t18'). In addition, the potential of the input signal V in is (V DD + | Vtp |) is lower than, P-channel MOS
Since the transistor 11 is off and the input of the inverter 13 is at the "L" level, the potential of the output node a2 of the input potential detection main circuit 1 is at the "H" level, and the potential of the output signal Vout of the circuit of FIG. "Level.
【００２５】また、入力電位ＶinがＶDDとほぼ同じ電位
であるときに基準電位ＶDDがノイズ等により低下して入
力信号Ｖinと基準電位ＶDDとの電位差がＰチャネルＭＯ
Ｓトランジスタ１１のしきい電圧の絶対値｜Ｖｔｐ｜よ
りも大きくなる（Ｖin−ＶDD≧｜Ｖｔｐ｜）（図４
（Ｃ）の期間ｔ１１からｔ１３）とＰチャネルトランジ
スタ１１は誤動作してオンとなり“Ｈ”レベルの電位の
信号（図４（Ｅ）の期間ｔ２′からｔ４′）が出力信号
Ｖout に現われる。Further, the input potential V in is V DD substantially potential difference P-channel MO reference potential V DD at the same time a potential of the input signal V in and the reference potential V DD drops due to noise or the like
The absolute value of the threshold voltage of the S transistor 11 | Vtp | is larger than (V in -V DD ≧ | Vtp |) ( Fig. 4
During the period (C11) from t11 to t13), the P-channel transistor 11 malfunctions and turns on, and the signal of the "H" level potential (period t2 'to t4' in FIG. 4E) appears in the output signal Vout .
【００２６】次に、制御信号Ｃが“Ｈ”レベルのとき
（図３（Ｃ）の時刻ｔ１０以前）、ＮチャネルＭＯＳト
ランジスタ２２はオンとなる。Next, when the control signal C is at "H" level (before time t10 in FIG. 3C), the N-channel MOS transistor 22 is turned on.
【００２７】この条件の下で、入力信号Ｖinの電位が
（ＶDD＋｜Ｖｔｐ｜）より低いとき、ＰチャネルＭＯＳ
トランジスタ１１、２１は共にオフとなるので、インバ
ータ１３、２４の入力は共に“Ｌ”レベル、入力電位検
知メイン回路１と入力電位検知サブ回路２のそれぞれの
出力ノードａ１とｂ１は共に“Ｈ”レベルとなる。その
結果、ラッチ回路４の内部ノードｃ２は“Ｌ”レベルと
なり、図１の回路の出力信号Ｖout の電位は“Ｌ”レベ
ルとなる。[0027] Under these conditions, the potential of the input signal V in is (V DD + | Vtp |) is lower than, P-channel MOS
Since the transistors 11 and 21 are both turned off, the inputs of the inverters 13 and 24 are both at "L" level, and the output nodes a1 and b1 of the input potential detection main circuit 1 and the input potential detection sub-circuit 2 are both "H". Level. As a result, the internal node c2 of the latch circuit 4 becomes "L" level, and the potential of the output signal Vout of the circuit of FIG. 1 becomes "L" level.
【００２８】また、入力信号Ｖinの電位が（ＶDD＋｜Ｖ
ｔｐ｜）より低い状態から高い状態に変化したとき（図
３（Ａ）の時刻ｔ５）、ＰチャネルＭＯＳトランジスタ
１１、２１は共にオンとなり、インバータ１３、２４の
入力は共に“Ｈ”レベルとなり、入力電位検知メイン回
路１と入力電位検知サブ回路２の出力ノードａ１とｂ１
は共に“Ｌ”レベルとなる。[0028] In addition, the potential of the input signal V in is (V DD + | V
When the state changes from a state lower than (tp |) to a high state (time t5 in FIG. 3A), both the P-channel MOS transistors 11 and 21 are turned on, the inputs of the inverters 13 and 24 both become "H" level, Output nodes a1 and b1 of input potential detection main circuit 1 and input potential detection sub-circuit 2
Are both at the "L" level.
【００２９】入力電位検知メイン回路１から出力された
信号（ノードａ１の電位）は遅延回路を経てラッチ回路
４へ入力されるので、入力電位検知サブ回路２から出力
された信号（ノードｂ１の電位）がラッチ回路４に入力
される時刻よりも後である。The signal output from the input potential detection main circuit 1 (the potential at the node a1) is input to the latch circuit 4 via the delay circuit, so that the signal output from the input potential detection sub-circuit 2 (the potential at the node b1) ) Is later than the time when it is input to the latch circuit 4.
【００３０】したがって、入力電位検知サブ回路２から
出力された信号（電位“Ｌ”レベル）がラッチ回路４へ
入力された時点では、図１の回路の出力信号Ｖout は依
然“Ｌ”レベル（入力信号Ｖinの電位が（ＶDD＋｜Ｖｔ
ｐ｜）より低い状態のときの出力電位）のままであるの
で、ラッチ回路４の内部ノードｃ２は“Ｈ”レベルとな
る。その結果、入力電位検知メイン回路１の出力信号に
関係なく、図１の回路の出力信号は“Ｌ”レベルとな
る。Therefore, when the signal (potential "L" level) output from the input potential detection sub-circuit 2 is input to the latch circuit 4, the output signal Vout of the circuit of FIG. 1 is still at the "L" level ( the potential of the input signal V in is (V DD + | Vt
p |), the internal node c2 of the latch circuit 4 goes high. As a result, the output signal of the circuit of FIG. 1 is at "L" level regardless of the output signal of the input potential detection main circuit 1.
【００３１】また、図１の第１の実施の形態の構成によ
れば、制御信号Ｃが“Ｈ”レベルで、入力信号Ｖinの電
位が（ＶDD＋｜Ｖｔｐ｜）より低い状態に固定されてい
る時、ノイズ変動等に起因して基準電位ＶDDが低くな
り、入力信号Ｖinと基準電位ＶDDとの電位差がＰチャネ
ルＭＯＳトランジスタ１１，１２のしきい値電圧｜Ｖｔ
ｐ｜よりも大きくなり（Ｖin−ＶDD≧｜Ｖｔｐ｜）、誤
ってＰチャネルＭＯＳトランジスタ１１，１２がオンと
なっても出力信号Ｖout の電位は“Ｌ”のままである。Further, according to the configuration of the first embodiment of FIG. 1, the control signal C is at "H" level, the potential of the input signal V in is fixed to the lower than the (V DD + | | Vtp) when being a reference potential V DD due to noise fluctuations is low, the potential difference between the input signal V in and the reference potential V DD is the threshold voltage of the P-channel MOS transistors 11, 12 | Vt
p | larger than the will (V in -V DD ≧ | Vtp |), the potential of accidentally P-channel MOS transistors 11 and 12 is the output signal V out is also turned on remains of the "L".
【００３２】このように、第１の実施の形態では入力信
号Ｖinおよび基準電位ＶDDのいずれの変動に対しても誤
動作を防止できる。[0032] Thus, in the first embodiment can prevent a malfunction for any variations in the input signal V in and the reference potential V DD.
【００３３】すなわち半導体メモリ装置を、出力信号Ｖ
out の電位が“Ｌ”レベルの時に通常動作状態、“Ｈ”
レベルの時に別の状態、例えば動作テスト状態に設定し
た場合、基準電位ＶDDがノイズ等に起因して変動して
も、半導体メモリ装置が誤って通常動作状態から別の状
態、例えば動作テスト状態に移行してしまうような誤動
作を防止することができる。That is, the semiconductor memory device is connected to the output signal V
Normal operation state when out potential is “L” level, “H”
When the state is set to another state at the time of the level, for example, the operation test state, even if the reference potential V DD fluctuates due to noise or the like, the semiconductor memory device is erroneously changed from the normal operation state to another state, for example, the operation test state. It is possible to prevent an erroneous operation that shifts to (1).
【００３４】図２は、本発明に係る半導体集積回路の第
２の実施の形態の回路構成図である。図２の回路は、入
力電位検知メイン回路５と、入力電位検知サブ回路６
と、遅延ラッチ回路７とから構成されている。FIG. 2 is a circuit diagram of a semiconductor integrated circuit according to a second embodiment of the present invention. 2 includes an input potential detection main circuit 5 and an input potential detection sub-circuit 6.
And a delay latch circuit 7.
【００３５】入力電位検知メイン回路５は、入力信号Ｖ
inが入力される信号入力端子と入力電位検知メイン回路
５の出力ノードａ２との間に、ゲートに基準電位となる
電源電圧ＶDDが印加されたＰチャネルＭＯＳトランジス
タ５１が接続され、出力ノードａ２と接地電位間は抵抗
素子５２により接続されている。さらに、出力ノードａ
２と接地電位間は、出力ノードａ２からの放電を行うた
めに、ゲートに以下に説明する所定の信号が入力される
ＮチャネルＭＯＳトランジスタ５３により接続されてい
る。The input potential detection main circuit 5 receives the input signal V
A P-channel MOS transistor 51 having a gate to which a power supply voltage VDD serving as a reference potential is applied is connected between a signal input terminal to which in is input and an output node a2 of the input potential detection main circuit 5, and an output node a2 And the ground potential are connected by a resistance element 52. Further, output node a
2 and the ground potential are connected by an N-channel MOS transistor 53 whose gate receives a predetermined signal described below in order to discharge from the output node a2.
【００３６】入力電位検知サブ回路６は、入力信号Ｖin
が入力される信号入力端子と入力電位検知サブ回路６の
出力ノードｂ２との間に、ゲートに基準電位となる電源
電圧ＶDDが印加されたＰチャネルＭＯＳトランジスタ６
１と、ゲートに制御信号Ｃが入力されるＮチャネルＭＯ
Ｓトランジスタ６２と、インバータ６４とが接続され、
インバータ６４の入力ノードと接地電位間は抵抗素子６
３により接続されている。入力電位検知サブ回路６の出
力ノードｂ２は、以下に説明するように、ＮＯＲ回路７
６の入力の１つに接続されている。The input voltage detection sub-circuit 6, the input signal V in
P-channel MOS transistor 6 having a gate applied with power supply voltage V DD serving as a reference potential between a signal input terminal to which is inputted and output node b2 of input potential detection sub-circuit 6
1 and an N-channel MO whose gate receives the control signal C
S transistor 62 and inverter 64 are connected,
The resistance element 6 is connected between the input node of the inverter 64 and the ground potential.
3 are connected. The output node b2 of the input potential detection sub-circuit 6 is connected to the NOR circuit 7 as described below.
6 inputs.
【００３７】遅延ラッチ回路７は、ＮＡＮＤ回路７１、
７３、７５と、ＮＯＲ回路７２、７４、７６と、インバ
ータ７７、７８とを組合せて構成されている。ＮＡＮＤ
回路７１、７３、７５、ＮＯＲ回路７２、７４、７６は
いずれも２入力式のものである。The delay latch circuit 7 includes a NAND circuit 71,
73, 75, NOR circuits 72, 74, 76, and inverters 77, 78 in combination. NAND
Each of the circuits 71, 73, 75 and the NOR circuits 72, 74, 76 is of a two-input type.
【００３８】入力電位検知メイン回路５の出力ノードａ
２はＮＡＮＤ回路７１の一方の入力に、ＮＡＮＤ回路７
１の出力はＮＯＲ回路７２の一方の入力に、ＮＯＲ回路
７２の出力はＮＡＮＤ回路７３の一方の入力に、ＮＡＮ
Ｄ回路７３の出力はＮＯＲ回路７４の一方の入力に、Ｎ
ＯＲ回路７４の出力はＮＡＮＤ回路７５の一方の入力
に、ＮＡＮＤ回路７５の出力はインバータ７７の入力
に、それぞれ接続されており、これらが遅延回路部を構
成している。Output node a of input potential detection main circuit 5
2 is connected to one input of the NAND circuit 71 and the NAND circuit 7
1 is input to one input of a NOR circuit 72, the output of the NOR circuit 72 is input to one input of a NAND circuit 73, and NAN
The output of the D circuit 73 is connected to one input of the NOR circuit 74,
The output of the OR circuit 74 is connected to one input of the NAND circuit 75, and the output of the NAND circuit 75 is connected to the input of the inverter 77, and these constitute a delay circuit section.
【００３９】入力電位検知サブ回路６の出力ノードｂ２
は、ＮＯＲ回路７６の一方の入力に接続されており、Ｎ
ＯＲ回路７６の他方の入力には、インバータ７７の出力
が入力されている。ＮＯＲ回路７６の出力はＮチャネル
ＭＯＳトランジスタ５３のゲートと、ＮＯＲ回路７２、
７４の他方の入力とにそれぞれ入力されている。さら
に、ＮＯＲ回路７６の出力はインバータ７８を介して、
ＮＡＮＤ回路７１、７３、７５の他方の入力にそれぞれ
入力されている。したがって、ＮＡＮＤ回路７５、イン
バータ７７、ＮＯＲ回路７６、インバータ７８は、ルー
プ状に接続され、ラッチ回路部を構成している。Output node b2 of input potential detection sub-circuit 6
Is connected to one input of a NOR circuit 76, and N
The output of the inverter 77 is input to the other input of the OR circuit 76. The output of the NOR circuit 76 is connected to the gate of the N-channel MOS transistor 53 and the NOR circuit 72,
74 and the other input. Further, the output of the NOR circuit 76 passes through an inverter 78,
The signals are input to the other inputs of the NAND circuits 71, 73, and 75, respectively. Therefore, the NAND circuit 75, the inverter 77, the NOR circuit 76, and the inverter 78 are connected in a loop to form a latch circuit.
【００４０】図２の回路の出力Ｖout は、遅延ラッチ回
路７を構成するインバータ７７の出力である。The output V out of the circuit shown in FIG. 2 is the output of the inverter 77 constituting the delay latch circuit 7.
【００４１】図２の第２の実施の形態は、図１の第１の
実施の形態と基本的な構成において同様のものである。
ただし、入力電位検知メイン回路５には、その出力ノー
ドａ２からの放電を行うためのＮチャネルＭＯＳトラン
ジスタ５３を付加し、入力電位検知メイン回路５の出力
と入力電位検知サブ回路６の出力はそれぞれ遅延ラッチ
回路７へ入力され、遅延ラッチ回路７の出力が図２の回
路の出力信号Ｖout となる。The second embodiment of FIG. 2 is similar in basic configuration to the first embodiment of FIG.
However, an N-channel MOS transistor 53 for discharging from the output node a2 is added to the input potential detection main circuit 5, and the output of the input potential detection main circuit 5 and the output of the input potential detection sub-circuit 6 are respectively The output of the delay latch circuit 7 is input to the delay latch circuit 7 and becomes the output signal Vout of the circuit of FIG.
【００４２】また、入力信号及び制御信号の電位によっ
て決まる出力信号の電位は、図１の第１の実施の形態の
場合とまったく同様である。The potential of the output signal determined by the potentials of the input signal and the control signal is exactly the same as in the first embodiment shown in FIG.
【００４３】以下、図２の回路の動作について説明す
る。制御信号Ｃの電位が“Ｌ”レベルのとき（図３
（Ｂ）のｔ１０以降）、ＮチャネルＭＯＳトランジスタ
６２はオフとなるので、入力電位検知サブ回路６の出力
ノードｂ２は入力信号Ｖinの電位に関係なく“Ｈ”レベ
ルとなり、ノードｃ２の電位は“Ｌ”レベル、ノードｄ
２の電位は“Ｈ”レベルとなる。したがって、図２の出
力信号Ｖout の電位は、入力電位検知メイン回路５の出
力ノードａ２の電位によって決定される。すなわち、入
力信号Ｖinの電位が（ＶDD＋｜Ｖｔｐ｜）より低いと
き、出力ノードａ２の電位は“Ｌ”レベルとなり、出力
信号Ｖout の電位は“Ｌ”レベルとなる。また、入力信
号Ｖinの電位が（ＶDD＋｜Ｖｔｐ｜）より高いとき（図
３（Ａ）の期間ｔ１５からｔ１７）、出力ノードａ２の
電位は“Ｈ”レベルとなり、出力信号Ｖout の電位は
“Ｈ”レベルとなる（図３（Ｅ）の期間ｔ１６′からｔ
１８′）。Hereinafter, the operation of the circuit of FIG. 2 will be described. When the potential of the control signal C is at "L" level (see FIG.
(B) t10 or later), the N-channel MOS transistor 62 is turned off, the output node b2 of the input potential detecting subcircuit 6 becomes the input signal V in, regardless of the potential "H" level, the potential of the node c2 “L” level, node d
The potential of No. 2 becomes “H” level. Therefore, the potential of output signal Vout in FIG. 2 is determined by the potential of output node a2 of input potential detection main circuit 5. That is, the potential of the input signal V in is (V DD + | Vtp |) is lower than the potential of the output node a2 becomes "L" level, the potential of the output signal V out becomes "L" level. The potential of the input signal V in is (V DD + | Vtp |) is higher than (the period t15 in FIG. 3 (A) t17), the potential of the output node a2 becomes "H" level, the output signal V out The potential becomes the “H” level (from the period t16 ′ in FIG.
18 ').
【００４４】基準電位ＶDDがＶin−ＶDD≧｜Ｖｔｐ｜の
関係を満たすように低下した場合（図３（Ｃ）の期間ｔ
１１からｔ１３）、ＰチャネルＭＯＳトランジスタ５１
が誤動作し、出力Ｖout に“Ｈ”レベルの信号が現われ
る（図３（Ｅ）の期間ｔ１２′からｔ１４′）。When the reference potential V DD falls so as to satisfy the relationship of V in -V DD ≧ | Vtp | (period t in FIG. 3C)
11 to t13), P-channel MOS transistor 51
Malfunctions, and an "H" level signal appears at the output Vout (period t12 'to t14' in FIG. 3E).
【００４５】制御信号Ｃの電位が“Ｈ”レベルのとき、
ＮチャネルＭＯＳトランジスタ６２はオンとなる。この
とき、入力信号Ｖinの電位が（ＶDD＋｜Ｖｔｐ｜）より
も低ければ、入力電位検知サブ回路６の出力ノードｂ２
の電位は“Ｈ”レベルとなるため、ノードｃ２の電位は
“Ｌ”レベル、ノードｄ２の電位は“Ｈ”レベルとな
る。入力電位検知メイン回路の出力ノードａ２の電位は
“Ｌ”レベルであるから、出力信号Ｖout の電位は
“Ｌ”レベルとなる。When the potential of the control signal C is at "H" level,
N-channel MOS transistor 62 is turned on. At this time, the potential of the input signal V in is (V DD + | Vtp |) is lower than the output of the input voltage detection subcircuit 6 Node b2
Is at "H" level, the potential of node c2 is at "L" level, and the potential of node d2 is at "H" level. Since the potential of the output node a2 of the input potential detection main circuit is at "L" level, the potential of the output signal Vout is at "L" level.
【００４６】次に、入力信号Ｖinの電位が（ＶDD＋｜Ｖ
ｔｐ｜）よりも低い電位（このとき出力信号Ｖout は
“Ｌ”レベルの電位）から高い電位に変化した場合、入
力電位検知サブ回路６の出力ノードｂ２は“Ｌ”レベル
となる。入力電位検知メイン回路５の出力ノードａ２の
電位は“Ｈ”レベルになり、出力信号Ｖout の電位を
“Ｈ”レベルに変化させようとするが、この時刻はノー
ドｂ２の電位が“Ｌ”レベルになる時刻より後であり、
ノードｂ２の電位が“Ｌ”レベルとなった時刻において
は、出力信号Ｖout の電位は依然“Ｌ”レベルのままで
ある。Next, the potential of the input signal V in is (V DD + | V
When the potential changes from a potential lower than tp |) (at this time, the output signal Vout is at the "L" level) to a higher potential, the output node b2 of the input potential detection sub-circuit 6 goes to the "L" level. The potential of the output node a2 of the input potential detection main circuit 5 becomes "H" level, and the potential of the output signal Vout is changed to "H" level. At this time, the potential of the node b2 becomes "L". Later than the time of the level
At the time when the potential of the node b2 becomes the "L" level, the potential of the output signal Vout still remains at the "L" level.
【００４７】よって、このとき、ノードｃ２の電位は
“Ｈ”レベルとなり、ＮチャネルＭＯＳトランジスタ５
３がオンとなることにより、“Ｈ”レベルとなったノー
ドａ２の電位は“Ｌ”レベルとなる。また、ノードｃ２
が“Ｈ”レベルとなることにより、ノードｄ２は“Ｌ”
レベルとなる。したがって、図２の回路の出力信号Ｖou
t は、入力電位検知メイン回路５の検知状態にかかわら
ず“Ｌ”レベルの電位が保持される。At this time, the potential of node c2 attains the "H" level, and N-channel MOS transistor 5
When the node 3 is turned on, the potential of the node a2 attained the “H” level becomes the “L” level. Also, node c2
Becomes "H" level, the node d2 goes to "L" level.
Level. Therefore, the output signal V ou of the circuit of FIG.
As for t , the “L” level potential is held regardless of the detection state of the input potential detection main circuit 5.
【００４８】ノイズ変動等に起因して基準電位ＶDDが低
くなり、入力信号Ｖinと基準電位ＶDDとの電位差がＰチ
ャネルＭＯＳトランジスタ５１，６１のしきい値電圧｜
Ｖｔｐ｜よりも大きくなり（Ｖin−ＶDD≧｜Ｖｔｐ
｜）、誤ってＰチャネルＭＯＳトランジスタ５１，６１
がオンとなっても出力信号Ｖout の電位は“Ｌ”のまま
である。[0048] Due to the noise fluctuations reference potential V DD is lower, the potential difference is the threshold voltage of the P-channel MOS transistors 51 and 61 between the input signal V in and the reference potential V DD |
Vtp | (V in -V DD ≧ | Vtp |
|), P-channel MOS transistors 51 and 61
Is turned on, the potential of the output signal Vout remains "L".
【００４９】以上のように、制御信号Ｃが“Ｌ”レベル
のときには入力信号Ｖinあるいは基準電位ＶDDにノイズ
等による誤変動があったときには出力信号Ｖout に誤動
作信号が現われるが、制御信号Ｃが“Ｈ”レベルのとき
は入力信号Ｖinあるいは基準電位ＶDDの変動による誤動
作信号が出力信号Ｖout に現われることはなく、この出
力信号Ｖout を用いる後段の回路の誤動作を招かない。[0049] As described above, when the when the control signal C is at the "L" level had fluctuation erroneously due to noise or the like to the input signal V in or reference potential V DD is malfunction signal appears in the output signal V out, the control signal C is "H" when the level never malfunction signal due to variations in the input signal V in or reference potential V DD appears at the output signal V out, does not lead to malfunction of the circuit in the subsequent stage using the output signal V out.
【００５０】図４は本発明の第３の実施の形態を示す回
路図であって、図１に示した第１の実施の形態における
入力電位検知サブ回路を２つ設けたものである。図４に
おいては図１と同じ構成要素には同じ参照番号を付して
その詳細な説明を省略する。FIG. 4 is a circuit diagram showing a third embodiment of the present invention, in which two input potential detecting sub-circuits according to the first embodiment shown in FIG. 1 are provided. 4, the same components as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof will be omitted.
【００５１】入力電位検知サブ回路２−１は図１の入力
電位検知サブ回路２とまったく同じであり、また入力検
知サブ回路２−２は２−１の構成要素２１−２４にそれ
ぞれ対応する構成要素２５−２８を有しており、構成的
には全く同じであるが、ＮチャネルＭＯＳトランジスタ
２６のゲートに印加される制御信号Ｃ′はＮチャネルＭ
ＯＳトランジスタ２２のゲートに印加される制御信号Ｃ
とは異なるものである点が異なっている。The input potential detecting sub-circuit 2-1 is exactly the same as the input potential detecting sub-circuit 2 of FIG. 1, and the input detecting sub-circuit 2-2 has a configuration corresponding to each of the constituent elements 21-24 of 2-1. The control signal C ′ applied to the gate of the N-channel MOS transistor 26 is the same as that of the N-channel
Control signal C applied to the gate of OS transistor 22
Is different.
【００５２】サブ回路２−１の出力とサブ回路２−２の
出力はＮＯＲゲート８１に入力され、このＮＯＲゲート
８１の出力をインバータ８２での反転出力ノードＣ１の
信号はラッチ回路４のＮＯＲゲート４２の一方の端子に
与えられている。The output of the sub-circuit 2-1 and the output of the sub-circuit 2-2 are input to the NOR gate 81, and the output of the NOR gate 81 is used as the signal of the inverted output node C1 of the inverter 82. 42 is provided to one terminal.
【００５３】図１の回路では制御信号Ｃが“Ｈ”レベル
であったときには、入力信号ＶinがＶDD＋｜Ｖｔｐ｜以
上となっても出力端子Ｖout は“Ｌ”レベルのまま変化
しない構成としていたが、図４の回路では制御信号Ｃと
Ｃ′のいずれかが“Ｌ”レベルであればＮＯＲゲート８
１とインバータ８２により、入力信号Ｖinに関らずノー
ドＣ１は“Ｈ”レベルとなるため、出力端子Ｖout の値
は入力電位検知メイン回路からの出力信号によって決定
される。すなわち、入力端子ＶinがＶDD＋｜Ｖｔｐ｜以
上となれば出力端子Ｖout は“Ｌ”レベルから“Ｈ”レ
ベルに変化する。[0053] When the control signal C is a "H" level in the circuit of Figure 1, the input signal V in is V DD + | Vtp | output terminal V out also becomes more remains unchanged at "L" level In the circuit of FIG. 4, if either of the control signals C and C 'is at "L" level, the NOR gate 8
The 1 and the inverter 82, the input signal V in to regardless node C1 is "H" level, and therefore, the value of the output terminal V out is determined by the output signal from the input potential detecting main circuit. That is, the input terminal V in is V DD + | Vtp | more The output terminal V out if changes to the "H" level from the "L" level.
【００５４】したがって制御信号Ｃ′を制御することに
より、制御信号Ｃとは無関係に入力信号Ｖinの電位に応
じてモード切換を行うことが可能となる。[0054] Thus by controlling the control signal C ', it is possible to perform mode switching according to the potential of the independent input signal V in is the control signal C.
【００５５】以上の各実施の形態にかかる入力回路は、
その出力信号が供給される回路と共に同一基板上に形成
され、半導体集積回路装置をなすことが好ましい。The input circuit according to each of the above embodiments is
It is preferable to form the semiconductor integrated circuit device on the same substrate together with the circuit to which the output signal is supplied.
【図１】半導体集積回路の一部として形成された本発明
に係る入力電位検出回路の第１の実施の形態の回路図。FIG. 1 is a circuit diagram of a first embodiment of an input potential detection circuit according to the present invention formed as a part of a semiconductor integrated circuit.
【図２】半導体集積回路の一部として形成された本発明
に係る入力電位検出回路の第２の実施の形態の回路図。FIG. 2 is a circuit diagram of a second embodiment of an input potential detection circuit according to the present invention formed as a part of a semiconductor integrated circuit.
【図３】入力信号および制御信号の電位変化による出力
信号の電位変化を表す図。FIG. 3 is a diagram illustrating a potential change of an output signal due to a potential change of an input signal and a control signal.
【図４】本発明に係る半導体集積回路の第３の実施の形
態の回路図。FIG. 4 is a circuit diagram of a semiconductor integrated circuit according to a third embodiment of the present invention.
【図５】従来の入力電位検知回路の一例を示す回路図。FIG. 5 is a circuit diagram showing an example of a conventional input potential detection circuit.
１，５ 入力電位検知メモリ回路 ２，２−１，２−２，６ 入力電位検知サブ回路 ３ 遅延回路 ４ ラッチ回路 ７ 遅延ラッチ回路 1,5 Input potential detection memory circuit 2,2-1,2-2,6 Input potential detection sub circuit 3 Delay circuit 4 Latch circuit 7 Delay latch circuit
Claims (16)
端子と、 前記入力信号の電位と所定の基準値とを比較し、その大
小を検知する第１の入力電位検知回路と、 制御信号が与えられたときに有効となり、前記入力信号
の電位と所定の基準電位とを比較し、その大小を検知す
る第２の入力電位検知回路と、 前記第１の入力電位検知回路の出力を所定時間遅延させ
る遅延回路と、 この遅延回路の出力信号をデータ入力、前記第２の入力
電位検知回路の出力信号をクロック入力とし、これら２
つの信号の電位に応じた出力信号を発生するラッチ回路
と、 前記出力信号を出力する信号出力端子とを備えたことを
特徴とする入力回路。A signal input terminal to which an external input signal is supplied; a first input potential detection circuit for comparing a potential of the input signal with a predetermined reference value to detect a magnitude of the signal; It becomes effective when a signal is given, compares a potential of the input signal with a predetermined reference potential, detects a magnitude of the second input potential detection circuit, and outputs an output of the first input potential detection circuit. A delay circuit for delaying a predetermined time, an output signal of the delay circuit as a data input, and an output signal of the second input potential detection circuit as a clock input;
An input circuit, comprising: a latch circuit that generates an output signal according to the potentials of two signals; and a signal output terminal that outputs the output signal.
ゲート入力し、ソースあるいはドレインの一方に前記入
力信号が供給され、他方が出力端をなすとともに第１の
抵抗素子を介して電源電位に接続された第１の一導電型
トランジスタを含み、 前記第２の入力電位検知回路は、前記所定の基準電位を
ゲート入力し、ソースあるいはドレインの一方に前記入
力信号が供給された第２の一導電型トランジスタと、前
記制御信号をゲート入力し、この第２の一導電型トラン
ジスタのソースあるいはドレインの他方にソースあるい
はドレインの一方が接続され、ソースあるいはドレイン
の他方が出力端をなすとともに第２の抵抗素子を介して
電源電位に接続された逆導電型トランジスタとを含むこ
とを特徴とする入力回路。2. The input circuit according to claim 1, wherein the first input potential detection circuit receives the predetermined reference potential as a gate, supplies the input signal to one of a source and a drain, and outputs the other to an output terminal. And a first one-conductivity-type transistor connected to a power supply potential via a first resistance element, wherein the second input potential detection circuit gate-inputs the predetermined reference potential, and has a source or a drain. The second one-conductivity-type transistor supplied with the input signal to one of the transistors and the control signal are gate-input, and one of the source or the drain is connected to the other of the source or the drain of the second one-conductivity-type transistor. And a reverse conductivity type transistor having the other of the source and the drain serving as an output terminal and connected to the power supply potential via the second resistance element. Input circuit for the butterflies.
路はインバータが偶数段直列接続されたものである入力
回路。3. The input circuit according to claim 1, wherein said delay circuit has an even number of inverters connected in series.
ら派生した信号であることを特徴とする入力回路。4. The input circuit according to claim 1, wherein said control signal is a chip enable signal or a signal derived therefrom.
ることを特徴とする半導体集積回路。5. The semiconductor integrated circuit according to claim 1, wherein said control signal is a signal independently input from the outside.
力された信号が供給される回路が同一半導体基板上に形
成された半導体集積回路。6. A semiconductor integrated circuit in which the input circuit of claim 1 and a circuit to which a signal output from the input circuit is supplied are formed on the same semiconductor substrate.
端子と、 前記入力信号の電位と所定の基準値とを比較し、その大
小を検知する第１の入力電位検知回路と、 制御信号が与えられたときに有効となり、前記入力信号
の電位と所定の基準電位とを比較し、その大小を検知す
る第２の入力電位検知回路と、 前記第１の入力電位検知回路からの信号に所定の遅延時
間を与えて第１の信号とし、前記第２の入力電位検知回
路からの信号を第２の信号とし、前記第１の信号及び前
記第２の信号を共働させて出力信号を発生する遅延ラッ
チ回路と、 前記出力信号を出力する信号出力端子とを備えたことを
特徴とする入力回路。7. A signal input terminal to which an external input signal is supplied, a first input potential detection circuit for comparing the potential of the input signal with a predetermined reference value and detecting the magnitude of the input signal; It becomes effective when a signal is given, and compares a potential of the input signal with a predetermined reference potential, and detects a magnitude of the second input potential detection circuit, and a signal from the first input potential detection circuit. To a first signal by giving a predetermined delay time, a signal from the second input potential detecting circuit to a second signal, and the first signal and the second signal cooperating to produce an output signal. And a signal output terminal for outputting the output signal.
ゲート入力し、ソースあるいはドレインの一方に前記入
力信号が供給され、他方が出力端をなすとともに第１の
抵抗素子を介して電源電位に接続された第１の一導電型
トランジスタを含み、 前記第２の入力電位検知回路は、前記所定の基準電位を
ゲート入力し、ソースあるいはドレインの一方に前記入
力信号が供給された第２の一導電型トランジスタと、前
記制御信号をゲート入力し、この第２の一導電型トラン
ジスタのソースあるいはドレインの他方にソースあるい
はドレインの一方が接続され、ソースあるいはドレイン
の他方が出力端をなすとともに第２の抵抗素子を介して
電源電位に接続された逆導電型トランジスタとを含むこ
とを特徴とする入力回路。8. The input circuit according to claim 7, wherein said first input potential detection circuit receives said predetermined reference potential at a gate, and said input signal is supplied to one of a source and a drain, and the other is an output terminal. And a first one-conductivity-type transistor connected to a power supply potential via a first resistance element, wherein the second input potential detection circuit gate-inputs the predetermined reference potential, and has a source or a drain. The second one-conductivity-type transistor supplied with the input signal to one of the transistors and the control signal are gate-input, and one of the source or the drain is connected to the other of the source or the drain of the second one-conductivity-type transistor. And a reverse conductivity type transistor having the other of the source and the drain serving as an output terminal and connected to the power supply potential via the second resistance element. Input circuit for the butterflies.
出力が供給され、論理反転作用を有する複数段のゲート
の組み合わせと、その最終段に少くとも２つの論理反転
作用を有するゲートが循環接続された構成とを有するこ
とを特徴とする入力回路。9. The input circuit according to claim 7, wherein the delay latch circuit is supplied with an output of the first input potential detection circuit, and has a combination of a plurality of stages of gates having a logical inversion function and a final stage. A configuration in which at least two gates having a logic inversion function are circularly connected.
ＮＤ回路、インバータ回路から選択されたものである入
力回路。10. The input circuit according to claim 9, wherein the gate having the logical inversion function is a NOR circuit, an NA circuit,
An input circuit selected from an ND circuit and an inverter circuit.
接続されたゲートの出力によりゲートが制御されるトラ
ンジスタを前記第１の入力電位検知回路の出力ノードに
備えたことを特徴とする入力回路。11. The input circuit according to claim 9, wherein a transistor whose gate is controlled by the output of said circulating gate is provided at an output node of said first input potential detection circuit. .
ら派生した信号であることを特徴とする入力回路。12. The input circuit according to claim 7, wherein said control signal is a chip enable signal or a signal derived therefrom.
ることを特徴とする入力回路。13. The input circuit according to claim 7, wherein said control signal is a signal independently input from the outside.
出力された信号が供給される回路が同一半導体基板上に
形成された半導体集積回路。14. A semiconductor integrated circuit in which the input circuit of claim 7 and a circuit to which a signal output from the input circuit is supplied are formed on the same semiconductor substrate.
力端子と、 前記入力信号の電位と所定の基準値とを比較し、その大
小を検知する第１の入力電位検知回路と、 それぞれ異なる制御信号が与えられたときに有効とな
り、前記入力信号の電位と所定の基準電位とを比較し、
その大小を検知する複数の第２の入力電位検知回路と、 前記複数の入力電位検知回路の出力の少なくともいずれ
か一つが有効であるときに有効出力を発生する論理回路
と、 前記第１の入力電位検知回路の出力を所定時間遅延させ
る遅延回路と、 この遅延回路の出力信号をデータ入力、前記論理回路の
有効出力信号をクロック入力とし、これら２つの信号の
電位に応じた出力信号を発生するラッチ回路と、 前記出力信号を出力する信号出力端子とを備えたことを
特徴とする入力回路。15. A signal input terminal to which an external input signal is supplied, a first input potential detection circuit for comparing the potential of the input signal with a predetermined reference value and detecting the magnitude of the signal; It becomes effective when a different control signal is given, compares the potential of the input signal with a predetermined reference potential,
A plurality of second input potential detection circuits for detecting the magnitude thereof; a logic circuit for generating an effective output when at least one of the outputs of the plurality of input potential detection circuits is valid; the first input A delay circuit for delaying the output of the potential detection circuit for a predetermined time; an output signal of the delay circuit as a data input; an effective output signal of the logic circuit as a clock input; and an output signal corresponding to the potential of these two signals is generated. An input circuit, comprising: a latch circuit; and a signal output terminal for outputting the output signal.
ら出力された信号が供給される回路が同一半導体基板上
に形成された半導体集積回路。16. A semiconductor integrated circuit wherein the input circuit according to claim 15 and a circuit to which a signal output from the input circuit is supplied are formed on the same semiconductor substrate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08107954A JP3117404B2 (en) | 1995-04-28 | 1996-04-26 | Input circuit and semiconductor integrated circuit including the same |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-105939 | 1995-04-28 | ||
| JP10593995 | 1995-04-28 | ||
| JP08107954A JP3117404B2 (en) | 1995-04-28 | 1996-04-26 | Input circuit and semiconductor integrated circuit including the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0918327A JPH0918327A (en) | 1997-01-17 |
| JP3117404B2 true JP3117404B2 (en) | 2000-12-11 |
Family
ID=26446159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08107954A Expired - Lifetime JP3117404B2 (en) | 1995-04-28 | 1996-04-26 | Input circuit and semiconductor integrated circuit including the same |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3117404B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100728572B1 (en) * | 2006-06-29 | 2007-06-15 | 주식회사 하이닉스반도체 | Semiconductor memory apparatus |
-
1996
- 1996-04-26 JP JP08107954A patent/JP3117404B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0918327A (en) | 1997-01-17 |
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