JPH0650856B2 - Digital signal latch circuit - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、外部クロックと同期した入力データを外部
クロックと非同期の内部クロックによりラッチするのに
適用されるディジタル信号のラッチ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital signal latch circuit applied to latch input data synchronized with an external clock by an internal clock asynchronous with the external clock.

〔発明の概要〕[Outline of Invention]

この発明は、外部クロックと同期した入力データを外部
クロックと非同期の内部クロックによりラッチするディ
ジタル信号のラッチ回路において、第１のラッチ回路に
より入力データをラッチすると共に、入力データを内部
クロックの周期より充分短い時間遅延したデータを第２
のラッチ回路によりラッチし、第１のラッチ回路及び第
２のラッチ回路の出力から、外部クロックと内部クロッ
クとの相対的位相差が小さく、ミスラッチの生じるおそ
れを検出し、この検出時にセレクタを切り換えて、第１
のラッチ回路及び第２のラッチ回路に供給されるデータ
を外部クロックの1/2周期又は内部クロックの1/2周期遅
延させるようにしたものである。According to the present invention, in a digital signal latch circuit for latching input data synchronized with an external clock by an internal clock asynchronous with the external clock, the input data is latched by a first latch circuit and the input data The data delayed for a sufficiently short time
Latch circuit of the first latch circuit and the second latch circuit detect the possibility of mis-latch due to the small relative phase difference between the external clock and the internal clock, and switch the selector at this time. First
The data supplied to the latch circuit and the second latch circuit are delayed by 1/2 cycle of the external clock or 1/2 cycle of the internal clock.

〔従来の技術〕[Conventional technology]

ディジタル機器例えばディジタルビデオ信号処理機器の
間でデータ転送を行う場合、データと共に受け取られた
クロックをシステムのクロックとして使用することがな
されている。つまり、他のディジタル信号処理システム
からのデータ及びクロックを受け取る時に、この外部か
らのクロックと内部のクロックとが同一の周波数でも、
非同期の場合、入力データを内部のクロックにより単純
にラッチすることができない。When transferring data between digital devices, such as digital video signal processing devices, it is common practice to use the clock received with the data as the system clock. In other words, when receiving data and clocks from other digital signal processing systems, even if this external clock and internal clock have the same frequency,
In the asynchronous case, the input data cannot be simply latched by the internal clock.

〔発明が解決しようとする問題点〕[Problems to be solved by the invention]

即ち、非同期の二つのクロックの位相差が小さい時で、
然も、時間軸変動分が外部のクロックに含まれている時
には、変化しつつある不安定なデータをラッチする場合
が発生し、ミスラッチが生じる。That is, when the phase difference between the two asynchronous clocks is small,
However, when the time-axis fluctuation is included in the external clock, unstable data that is changing may be latched, resulting in mis-latch.

従って、この発明の目的は、入力データをこの入力デー
タと非同期のクロックによりラッチする時にミスラッチ
の発生を防止したディジタル信号のラッチ回路を提供す
ることにある。SUMMARY OF THE INVENTION It is, therefore, an object of the present invention to provide a digital signal latch circuit which prevents the occurrence of miss latch when latching input data with a clock asynchronous with the input data.

〔問題点を解決するための手段〕[Means for solving problems]

この発明は、外部クロックＣＫＷに同期した第１の入力
ディジタル信号と、第１の入力ディジタル信号を外部ク
ロックＣＫＷの１／２周期又は内部クロックＣＫＲの１
／２周期遅延させた第２の入力ディジタル信号とが供給
され、選択信号に基づいて何れかの信号を選択する選択
手段（３１）と、 選択手段（３１）によって選択された信号にジッターが
存在するかを検出するジッター検出手段と、 ジッターが検出された場合は第２の入力ディジタル信号
を選択し、ジッターが検出されない場合は第１の入力デ
ィジタル信号を選択することを示す選択信号を生成する
手段（５１）とを備え、 ジッター検出手段は、複数個のシフトレジスタ（４１，
４２，４３）と、 複数個のシフトレジスタ（４１，４２，４３）の入力端
子間に設けられた、選択されたディジタル信号を、内部
クロックＣＫＲの周期より充分短い時間遅延する遅延手
段（３４〜３６）と、 複数個のシフトレジスタ（４１，４２，４３）のそれぞ
れにおいて、異なる段の出力を比較する手段（４７，４
８，４９）とからなることを特徴とするディジタル信号
のラッチ回路である。According to the present invention, the first input digital signal synchronized with the external clock CKW and the first input digital signal have a half cycle of the external clock CKW or 1 cycle of the internal clock CKR.
The second input digital signal delayed by 1/2 period is supplied, and there is jitter in the selection means (31) for selecting any one of the signals based on the selection signal and the signal selected by the selection means (31). And a jitter detecting means for detecting whether or not the jitter is detected, and a selection signal indicating that the second input digital signal is selected when the jitter is detected and the first input digital signal is selected when the jitter is not detected. Means (51), and the jitter detecting means comprises a plurality of shift registers (41,
42, 43) and the input terminals of the plurality of shift registers (41, 42, 43) for delaying the selected digital signal by a time sufficiently shorter than the cycle of the internal clock CKR. 36) and a means (47, 4) for comparing outputs of different stages in each of the plurality of shift registers (41, 42, 43).
8, 49) and a digital signal latch circuit.

〔作用〕[Action]

非同期の内部クロックＣＫＲと外部クロックＣＫＷとの
相対的な位相差が小さいことが第１のラッチ４１（又は
４３）及び第２のラッチ４２の夫々の出力の排他的論理
和出力により、検出される。セレクタ３１には、入力デ
ータとこの入力データを内部クロックＣＫＲの1/2周期
（又は外部クロックＣＫＷの1/2周期）遅延した信号と
が供給されている。上述のように、二つのクロックの位
相差が小さいことが検出されると、セレクタ３１が選択
する信号が切り換えられる。従って、第２のラッチ４２
のラッチ動作において、ミスラッチが生じることが防止
される。The small relative phase difference between the asynchronous internal clock CKR and the external clock CKW is detected by the exclusive OR output of the outputs of the first latch 41 (or 43) and the second latch 42. . The selector 31 is supplied with input data and a signal obtained by delaying this input data by 1/2 cycle of the internal clock CKR (or 1/2 cycle of the external clock CKW). As described above, when it is detected that the phase difference between the two clocks is small, the signal selected by the selector 31 is switched. Therefore, the second latch 42
It is possible to prevent the occurrence of mis-latch in the latch operation of the above.

〔実施例〕〔Example〕

以下、この発明の一実施例について図面を参照して説明
する。An embodiment of the present invention will be described below with reference to the drawings.

第１図において、ＩＮＤＡＴＡと表された入力端子１に
例えば８ビット並列の入力データが供給される。第１図
において、ＣＫＷが入力データと共に供給される外部ク
ロックを示し、ＣＫＲがデータを受け取るシステム側の
内部クロックを示す。入力データがラッチ２に供給さ
れ、外部クロックＣＫＷにより順次ラッチされる。In FIG. 1, for example, 8-bit parallel input data is supplied to the input terminal 1 represented by INDATA. In FIG. 1, CKW represents an external clock supplied together with input data, and CKR represents an internal clock on the system side which receives the data. Input data is supplied to the latch 2 and sequentially latched by the external clock CKW.

ラッチ２の出力側に４個のラッチ３，４，５，６が並列
に設けられている。これらのラッチ３〜６には、外部ク
ロックＣＫＷ及びシフトレジスタ７からのクロックイネ
ーブル信号が供給される。シフトレジスタ７には、マル
チプレクサ８の出力信号が入力として供給される。On the output side of the latch 2, four latches 3, 4, 5, 6 are provided in parallel. An external clock CKW and a clock enable signal from the shift register 7 are supplied to these latches 3 to 6. The output signal of the multiplexer 8 is supplied to the shift register 7 as an input.

マルチプレクサ８の一方の入力端子にＮＡＮＤゲート１
０の出力信号が供給される。ＮＡＮＤゲート１０には、
２ビットのカウンタ９の並列出力が供給される。カウン
タ９は、外部クロックＣＫＷを計数するもので、ＮＡＮ
Ｄゲート１０の出力には、４クロック毎に‘L ’（ロー
ベルト）となるパルスが発生する。マルチプレクサ８の
他方の入力端子には、ＳＷＩＮで示す入力端子１２から
のクロックがラッチ１１を介して供給される。NAND gate 1 is connected to one input terminal of multiplexer 8.
An output signal of 0 is provided. The NAND gate 10 has
The parallel output of the 2-bit counter 9 is supplied. The counter 9 counts the external clock CKW, and the NAN
At the output of the D gate 10, a pulse that becomes'L '(Robert) is generated every four clocks. The clock from the input terminal 12 indicated by SWIN is supplied to the other input terminal of the multiplexer 8 via the latch 11.

シフトレジスタ７には、外部クロックＣＫＷがシフトパ
ルスとして供給され、その４個の出力には、外部クロッ
クＣＫＷの１周期ずつ順次‘L ’となるクロックイネー
ブル信号が発生するえ。このクロックイネーブル信号の
夫々がラッチ３〜６に供給される。クロックイネーブル
信号の‘L ’の期間にのみ、ラッチ３〜６の夫々が入力
データをラッチすることができる。また、シフトレジス
タ７からラッチ４に供給されるクロックイネーブル信号
がラッチ１５を介してＳＷＯＴで示される出力端子１６
に取り出される。An external clock CKW is supplied to the shift register 7 as a shift pulse, and a clock enable signal which sequentially becomes'L 'is generated at each of four outputs of the external clock CKW. Each of the clock enable signals is supplied to the latches 3-6. Each of the latches 3 to 6 can latch the input data only during the period of “L” of the clock enable signal. Further, the clock enable signal supplied from the shift register 7 to the latch 4 is output to the output terminal 16 indicated by SWOT via the latch 15.
Taken out.

ラッチ３〜６の夫々の出力側にゲート回路２３，２４，
２５，２６が設けられる。これらのゲート回路２３〜２
６には、シフトレジスタ２７からのアウトプットコント
ロール信号が供給される。ゲート回路２３〜２６は、ア
ウトプットコントロール信号が‘L ’の時にのみオンと
なる。シフトレジスタ２７には、内部クロックＣＫＲが
シフトパルスとして供給され、内部クロックＣＫＲと同
期してアウトプットコントロール信号が形成される。Gate circuits 23 and 24 are provided on the output side of the latches 3 to 6, respectively.
25 and 26 are provided. These gate circuits 23-2
An output control signal from the shift register 27 is supplied to 6. The gate circuits 23 to 26 are turned on only when the output control signal is'L '. An internal clock CKR is supplied to the shift register 27 as a shift pulse, and an output control signal is formed in synchronization with the internal clock CKR.

シフトレジスタ２７からゲート回路２４に供給されるア
ウトプットコントロール信号がラッチ２８を介してＳＲ
ＯＴで示す出力端子２９に取り出される。ゲート回路２
３〜２６の出力データがラッチ２２に供給され、内部ク
ロックＣＫＲにより順次ラッチされる。このラッチ２２
から出力データがＯＴＤＡＴＡで示す出力端子２１に取
り出される。The output control signal supplied from the shift register 27 to the gate circuit 24 is SR via the latch 28.
It is taken out to the output terminal 29 indicated by OT. Gate circuit 2
Output data 3 to 26 are supplied to the latch 22 and sequentially latched by the internal clock CKR. This latch 22
Output data is taken out to the output terminal 21 indicated by OTDATA.

ゲート回路２３〜２６の夫々がオンになるタイミング
は、各ゲート回路と対応しているラッチがラッチ動作を
行っている時期を避ける必要がある。つまり、ラッチ２
２が変化の途中のデータを受け取るのを防ぐためであ
る。例えばラッチ３がラッチしている期間では、時間的
に最も離れたゲート回路２５がオンするように制御され
る。ラッチ動作を行っているラッチとオンになるゲート
回路との関係は、下記のように示される。The timing when each of the gate circuits 23 to 26 is turned on needs to avoid the timing when the latch corresponding to each gate circuit performs the latch operation. That is, latch 2
This is to prevent 2 from receiving data in the process of changing. For example, during the period in which the latch 3 is latching, the gate circuit 25 that is farthest away in time is controlled to be turned on. The relationship between the latch performing the latch operation and the gate circuit turned on is shown as follows.

（ラッチ） →３→４→５→６→３→４・・ （ゲート回路）→25→26→23→24→25→26・・ 上述のように、ラッチ３〜６のラッチ動作と所定の時間
関係でゲート回路２３〜２６がオンするように制御され
る。この制御を行うためには、シフトレジスタ２７で発
生するアウトプットコントロール信号のタイミングがシ
フトレジスタ７で発生するクロックイネーブル信号のタ
イミングと所定の関係を持つように規定される。(Latch) → 3 → 4 → 5 → 6 → 3 → 4 ... (Gate circuit) → 25 → 26 → 23 → 24 → 25 → 26 .. The gate circuits 23 to 26 are controlled to turn on due to the time relationship. In order to perform this control, the timing of the output control signal generated by the shift register 27 is defined to have a predetermined relationship with the timing of the clock enable signal generated by the shift register 7.

ＮＡＮＤゲート１０の出力信号がラッチ１４を介してマ
ルチプレクサ３１の一方の入力端子に供給される。これ
と共に、ラッチ１４の出力信号がラッチ３２を介してマ
ルチプレクサ３１の他方の入力端子に供給される。ラッ
チ３２には、インバータ３３を介された内部クロックＣ
ＫＲが供給される。ラッチ３２には、外部クロックＣＫ
Ｗを供給するようにしても良い。マルチプレクサ３１
は、後述のＪＫフリップフロップ５１の出力により制御
される。The output signal of the NAND gate 10 is supplied to one input terminal of the multiplexer 31 via the latch 14. At the same time, the output signal of the latch 14 is supplied to the other input terminal of the multiplexer 31 via the latch 32. The latch 32 has an internal clock C via an inverter 33.
KR is supplied. The latch 32 has an external clock CK.
W may be supplied. Multiplexer 31
Is controlled by the output of a JK flip-flop 51 described later.

マルチプレクサ３１の出力がシフトレジスタ４１に供給
されると共に、インバータ３４，３５，３６，３７の直
列接続に供給される。インバータ３４〜３７は、遅延回
路を構成し、インバータ３５及び３６の接続点の出力信
号がシフトレジスタ４２の入力端子に供給される。イン
バータ３７の出力信号がシフトレジスタ４３の入力端子
に供給される。The output of the multiplexer 31 is supplied to the shift register 41 and the inverters 34, 35, 36, 37 connected in series. The inverters 34 to 37 form a delay circuit, and the output signal of the connection point of the inverters 35 and 36 is supplied to the input terminal of the shift register 42. The output signal of the inverter 37 is supplied to the input terminal of the shift register 43.

これらのシフトレジスタ４１，４２，４３には、シフト
パルスとして内部クロックＣＫＲが供給される。この内
部クロックＣＫＲにより、マルチプレクサ３１の出力が
ラッチされて、シフトレジスタ４１，４２，４３に取り
込まれる。An internal clock CKR is supplied as a shift pulse to these shift registers 41, 42 and 43. The output of the multiplexer 31 is latched by the internal clock CKR and taken into the shift registers 41, 42, 43.

シフトレジスタ４２の第２段目の出力がマルチプレクサ
３０の一方の入力端子に供給される。マルチプレクサ３
０の他方の入力端子には、ＳＲＩＮで示す入力端子３８
からのパルス信号がラッチ３９を介して供給される。マ
ルチプレクサ３０の出力信号がシフトレジスタ２７に供
給される。The output of the second stage of the shift register 42 is supplied to one input terminal of the multiplexer 30. Multiplexer 3
The other input terminal of 0 is the input terminal 38 indicated by SRIN.
Is supplied via the latch 39. The output signal of the multiplexer 30 is supplied to the shift register 27.

マルチプレクサ８及び３０の状態がＭＤで示す端子１３
からのモード設定信号により制御される。このモード設
定信号は、データの並列ビット数が８ビットで、第１図
に示す構成を単独で使用する時と、データの並列ビット
数が８ビットより多くなり、第１図に示す構成を並列接
続する時とを切り替えるための信号である。並列接続の
第２番目以降の単位構成として、第１図に示す回路が使
用される時には、マルチプレクサ８及び３０の夫々が端
子１２及び３８からの信号を選択するようになされる。The terminal 13 in which the states of the multiplexers 8 and 30 are indicated by MD
It is controlled by the mode setting signal from. This mode setting signal has a data parallel bit number of 8 bits, and when the configuration shown in FIG. 1 is used independently and when the data parallel bit number is more than 8 bits, the configuration shown in FIG. This is a signal for switching between when connecting and when connecting. When the circuit shown in FIG. 1 is used as the second and subsequent unit configurations of the parallel connection, the multiplexers 8 and 30 respectively select the signals from the terminals 12 and 38.

前述のシフトレジスタ４１及び４２の初段の出力がＥＸ
−ＯＲゲート４４に供給される。シフトレジスタ４１及
び４３の初段の出力がＥＸ−ＯＲゲート４５に供給され
る。シフトレジスタ４２及び４３の初段の出力がＥＸ−
ＯＲゲート４６に供給される。インバータ３４〜３７に
よる遅延時間は、僅かなものであり、ラッチ１４の出力
は、外部クロックＣＫＷに同期している。従って、ＥＸ
−ＯＲゲート４４，４５，４６の中で、２つの入力が不
一致となり、その出力が‘H ’（ハイレベル）となるＥ
Ｘ−ＯＲゲートが在る時には、外部クロックＣＫＷと内
部クロックＣＫＲとの位相が極めて近接しており、シフ
トレジスタ４２がマルチプレクサ３１の出力のラッチを
誤るおそれがあることを意味している。The output of the first stage of the shift registers 41 and 42 is EX.
-Is supplied to the OR gate 44. The output of the first stage of the shift registers 41 and 43 is supplied to the EX-OR gate 45. The output of the first stage of the shift registers 42 and 43 is EX-
It is supplied to the OR gate 46. The delay time due to the inverters 34 to 37 is short, and the output of the latch 14 is synchronized with the external clock CKW. Therefore, EX
-E In the OR gates 44, 45, 46, the two inputs do not match and their outputs are'H '(high level).
When the X-OR gate is present, the phases of the external clock CKW and the internal clock CKR are extremely close to each other, which means that the shift register 42 may mistakenly latch the output of the multiplexer 31.

また、シフトレジスタ４１，４２，４３の夫々の初段の
出力と夫々の第５段目の出力とがＥＸ−ＯＲゲート４
７，４８，４９に供給される。マルチプレクサ３１から
の信号は、クロックの４周期毎に‘L ’となる信号であ
るから、この信号に全くジッターが無いものとすれば、
各シフトレジスタ４１，４２，４３の初段の出力と第５
段目の出力とが同一となり、ＥＸ−ＯＲゲート４７，４
８，４９の各出力が‘L ’となる。Further, the output of the first stage of each of the shift registers 41, 42 and 43 and the output of each of the fifth stage of each of the shift registers 41, 42 and 43 are the EX-OR gate 4.
7,48,49. Since the signal from the multiplexer 31 is a signal that becomes'L 'every four clock cycles, if there is no jitter in this signal,
The first stage output of each shift register 41, 42, 43 and the fifth
The output of the second stage becomes the same, and the EX-OR gates 47, 4
Each output of 8 and 49 becomes'L '.

しかし、外部クロックＣＫＷと内部クロックＣＫＲとの
位相が近く且つジッターが在る場合には、各シフトレジ
スタ４１，４２，４３の初段の出力と第５段目の出力と
が一致しなくなり、ＥＸ−ＯＲゲート４７，４８，４９
の少なくとも一の出力が‘H ’となる。６個のＥＸ−Ｏ
Ｒゲート４４〜４９の各出力がＯＲゲート５０に供給さ
れる。However, when the phases of the external clock CKW and the internal clock CKR are close to each other and there is jitter, the output of the first stage of each shift register 41, 42, 43 does not match the output of the fifth stage, and EX- OR gates 47, 48, 49
At least one output of is'H '. 6 EX-O
The outputs of the R gates 44 to 49 are supplied to the OR gate 50.

ＯＲゲート５０の出力がＪＫフリップフロップ５１のＪ
入力端子に供給され、ＯＲゲート５０の出力の反転信号
がＪＫフリップフロップ５１のＫ入力端子に供給され
る。ＪＫフリップフロップ５１のクロック端子には、内
部クロックＣＫＲが供給される。ＯＲゲート５０の出力
が‘H ’の時に、（Ｊ＝‘H ’，Ｋ＝‘L ’）となり、
ＪＫフリップフロップ５１の出力が内部クロックＣＫＲ
と同期して以前の状態と反転する。ＯＲゲート５０の出
力が‘L ’の時には、（Ｊ＝‘L ’，Ｋ＝‘H ’）とな
り、ＪＫフリップフロップ５１の出力は、以前の状態の
ままである。このＪＫフリップフロップ５１の出力によ
って、マルチプレクサ３１が制御される。The output of the OR gate 50 is the J of the JK flip-flop 51.
The inverted signal of the output of the OR gate 50, which is supplied to the input terminal, is supplied to the K input terminal of the JK flip-flop 51. The internal clock CKR is supplied to the clock terminal of the JK flip-flop 51. When the output of the OR gate 50 is'H ', (J =' H ', K =' L '),
The output of the JK flip-flop 51 is the internal clock CKR.
Invert from the previous state in synchronization with. When the output of the OR gate 50 is'L ', (J =' L ', K =' H '), and the output of the JK flip-flop 51 remains in the previous state. The multiplexer 31 is controlled by the output of the JK flip-flop 51.

従って、マルチプレクサ３１がラッチ１４の出力を選択
している状態で、外部クロックＣＫＷと内部クロックＣ
ＫＲとの位相が接近して、ＯＲゲート５０の出力が‘H
’となると、ＪＫフリップフロップ５１の出力が反転
する。これにより、マルチプレクサ３１の出力に発生す
るパルス信号は、内部クロックＣＫＲの1/2周期、位相
がシフトされたものとなる。従って、内部クロックＣＫ
Ｒと外部クロックＣＫＷの位相が接近している時には、
シフトレジスタ２７に供給されるパルスの位相が内部ク
ロックＣＫＲの1/2周期、強制的に変化される。この場
合、ラッチ３２には、外部クロックＣＫＷを供給しても
良い。Therefore, with the multiplexer 31 selecting the output of the latch 14, the external clock CKW and the internal clock C
The phase of KR approaches and the output of OR gate 50 becomes'H.
When it becomes', the output of the JK flip-flop 51 is inverted. As a result, the pulse signal generated at the output of the multiplexer 31 has its phase shifted by 1/2 cycle of the internal clock CKR. Therefore, the internal clock CK
When the phases of R and the external clock CKW are close to each other,
The phase of the pulse supplied to the shift register 27 is forcibly changed by 1/2 cycle of the internal clock CKR. In this case, the latch 32 may be supplied with the external clock CKW.

上述のこの発明の一実施例について、第２図及び第３図
を参照してその動作を説明する。The operation of the above-described embodiment of the present invention will be described with reference to FIGS. 2 and 3.

第２図は、外部クロックＣＫＷ（第２図Ａ）と内部クロ
ックＣＫＲ（第２図Ｆ）との位相が離れている場合、例
えば180 度位相が異なる時の動作を示す。第２図Ｂは、
ＮＡＮＤゲート１０の出力信号を示す。ＮＡＮＤゲート
１０の出力信号は、外部クロックＣＫＷの４周期毎に
‘L ’となる。FIG. 2 shows the operation when the external clock CKW (FIG. 2A) and the internal clock CKR (FIG. 2F) are out of phase, for example, when the phases are different by 180 degrees. FIG. 2B shows
The output signal of the NAND gate 10 is shown. The output signal of the NAND gate 10 becomes'L 'every four cycles of the external clock CKW.

ＮＡＮＤゲート１０の出力信号がマルチプレクサ８を介
してシフトレジスタ７に供給され、このシフトレジスタ
７の４個の出力端子に第２図Ｃに示すように、４相のク
ロックイネーブル信号が発生する。従って、ラッチ２か
らの入力データＳ0,Ｓ1,Ｓ2,Ｓ3,Ｓ4,Ｓ5,・・・・が第
２図Ｄに示すように、ラッチ３，４，５，６に順にラッ
チされる。The output signal of the NAND gate 10 is supplied to the shift register 7 via the multiplexer 8, and four-phase clock enable signals are generated at the four output terminals of the shift register 7 as shown in FIG. 2C. Therefore, the input data S0, S1, S2, S3, S4, S5, ... From the latch 2 are sequentially latched in the latches 3, 4, 5, 6 as shown in FIG. 2D.

第２図Ｅは、ラッチ１４にラッチされたＮＡＮＤゲート
１０の出力信号を示す。第２図に示すように、外部クロ
ックＣＫＷと内部クロックＣＫＲとの位相差が大きい時
には、マルチプレクサ３２がラッチ１４の出力信号（第
２図Ｅ）を選択する。FIG. 2E shows the output signal of the NAND gate 10 latched by the latch 14. As shown in FIG. 2, when the phase difference between the external clock CKW and the internal clock CKR is large, the multiplexer 32 selects the output signal of the latch 14 (E in FIG. 2).

ラッチ１４の出力信号がインバータ３４，３５を介して
シフトレジスタ４２に供給され、このシフトレジスタ４
２の初段及び２段目に第２図Ｇに示す出力信号が発生す
る。The output signal of the latch 14 is supplied to the shift register 42 via the inverters 34 and 35, and the shift register 4
The output signal shown in FIG. 2G is generated in the first and second stages of No.2.

シフトレジスタ４２の２段目の出力信号がマルチプレク
サ３０を介してシフトレジスタ２７に供給される。従っ
て、このシフトレジスタ２７から第２図Ｈに示す４相の
アウトプットコントロール信号が発生する。このアウト
プットコントロール信号の各相がゲート回路２３〜２６
に供給される。ゲート回路２３〜２６の出力信号がラッ
チ２２によりラッチされ、第２図Ｉに示すラッチ２２の
出力信号が出力端子２１に取り出される。The output signal of the second stage of the shift register 42 is supplied to the shift register 27 via the multiplexer 30. Therefore, the four-phase output control signals shown in FIG. 2H are generated from the shift register 27. Each phase of this output control signal is applied to the gate circuits 23 to 26.
Is supplied to. The output signals of the gate circuits 23 to 26 are latched by the latch 22, and the output signal of the latch 22 shown in FIG.

例えばゲート回路２３には、第２図Ｈ中で、一番上に記
載されたアウトプットコントロール信号が供給され、こ
のアウトプットコントロール信号の‘L ’の期間にオン
となる。この時に、ゲート回路２３の出力には、ラッチ
３からの入力データ例えばＳ0 が取り出される。この期
間は、第２図Ｄに示すように、ラッチ５が入力データＳ
2 をラッチする期間と対応している。For example, the gate circuit 23 is supplied with the output control signal described at the top in FIG. 2H, and is turned on during the'L 'period of this output control signal. At this time, the input data from the latch 3, for example, S0, is taken out from the output of the gate circuit 23. During this period, as shown in FIG. 2D, the latch 5 receives the input data S
Corresponds to the period of latching 2.

第３図は、外部クロックＣＫＷ（第３図Ａ）と内部クロ
ックＣＫＲ（第３図Ｆ）との位相が極めて近い場合の動
作を示す。第２図Ｂ，第２図Ｃ，第２図Ｄ，第２図Ｅの
夫々と同様に、第３図Ｂ，第３図Ｃ，第３図Ｄ，第３図
Ｅの夫々は、ＮＡＮＤゲート１０の出力信号、シフトレ
ジスタ７の４個の出力端子に発生する４相のクロックイ
ネーブル信号、ラッチ３，４，５，６の出力信号、ラッ
チ１４にラッチされたＮＡＮＤゲート１０の出力信号を
示す。また、第３図Ｇは、ラッチ３２の出力信号を示
す。ラッチ３２の出力信号は、内部クロックＣＫＲの1/
2周期の遅れをラッチ１４の出力信号に対して有する。FIG. 3 shows the operation when the external clock CKW (FIG. 3A) and the internal clock CKR (FIG. 3F) are very close in phase. Similar to FIGS. 2B, 2C, 2D, and 2E, respectively, FIGS. 3B, 3C, 3D, and 3E are NAND gates. 10 output signals, four-phase clock enable signals generated at the four output terminals of the shift register 7, output signals of the latches 3, 4, 5, 6 and the output signal of the NAND gate 10 latched by the latch 14. . Further, FIG. 3G shows an output signal of the latch 32. The output signal of the latch 32 is 1 / the internal clock CKR.
It has a delay of two cycles with respect to the output signal of the latch 14.

第３図に示すように、外部クロックＣＫＷと内部クロッ
クＣＫＲとの位相差が極めて小さい時には、マルチプレ
クサ３１がラッチ３２の出力信号（第３図Ｇ）を選択す
る。As shown in FIG. 3, when the phase difference between the external clock CKW and the internal clock CKR is extremely small, the multiplexer 31 selects the output signal of the latch 32 (G in FIG. 3).

マルチプレクサ３１の出力信号がインバータ３４，３５
を介してシフトレジスタ４２に供給され、このシフトレ
ジスタ４２の初段及び２段目に第３図Ｈに示す出力信号
が発生する。The output signal of the multiplexer 31 is the inverters 34 and 35.
To the shift register 42, and the output signal shown in FIG. 3H is generated at the first stage and the second stage of the shift register 42.

シフトレジスタ４２の２段の出力信号がマルチプレクサ
３０を介してシフトレジスタ２７に供給される。従っ
て、このシフトレジスタ２７から第３図Ｉに示す４相の
アウトプットコントロール信号が発生する。このアウト
プットコントロール信号の各相がゲート回路２３〜２６
に供給される。ゲート回路２３〜２６の出力信号がラッ
チ２２によりラッチされ、第３図Ｊに示すラッチ２２の
出力信号が出力端子２１に取り出される。The two-stage output signals of the shift register 42 are supplied to the shift register 27 via the multiplexer 30. Therefore, the four-phase output control signals shown in FIG. 3I are generated from the shift register 27. Each phase of this output control signal is applied to the gate circuits 23 to 26.
Is supplied to. The output signals of the gate circuits 23 to 26 are latched by the latch 22, and the output signal of the latch 22 shown in FIG. 3J is taken out to the output terminal 21.

例えばゲート回路２３には、第３図Ｉで一番上に記載さ
れたアウトプットコントロール信号が供給され、このア
ウトプットコントロール信号の‘L ’の期間にオンとな
る。この時に、ゲート回路２３の出力には、ラッチ３か
らの入力データＳ0 が取り出される。この期間は、第３
図Ｄに示すように、ラッチ５が入力データＳ2 をラッチ
し始める期間と対応している。For example, the gate circuit 23 is supplied with the output control signal described at the top in FIG. 3I, and is turned on during the'L 'period of this output control signal. At this time, the input data S0 from the latch 3 is taken out from the output of the gate circuit 23. This period is the third
As shown in FIG. D, this corresponds to the period in which the latch 5 starts to latch the input data S2.

上述のように、外部クロックＣＫＷと内部クロックＣＫ
Ｒの相対位相が近接している場合と、離れている場合と
の何れの場合でも、ラッチ２２は、データを確実にラッ
チすることができる。As described above, the external clock CKW and the internal clock CK
The latch 22 can reliably latch the data regardless of whether the relative phases of R are close to each other or separated from each other.

この発明の一実施例は、並列ビット数が８ビットより多
い入力データの処理にも対応できる構成とされている。
例えば入力データが３２ビット並列の場合には、第１図
と同様の位相差吸収回路が４個並列に設けられる。One embodiment of the present invention has a configuration capable of processing input data having a parallel bit number of more than 8 bits.
For example, when the input data is 32 bits in parallel, four phase difference absorption circuits similar to those in FIG. 1 are provided in parallel.

第１の位相差吸収回路には、入力データの例えば上位の
８ビットが供給される。入力データの下位側の８ビット
ずつが第２，第３，第４の位相差吸収回路の夫々の入力
端子に供給される。第１の位相差吸収回路からのクロッ
クイネーブル信号と関連するタイミング信号及びアウト
プットコントロール信号と関連するタイミング信号が第
２の位相差吸収回路に供給される。同様に、第２の位相
差吸収回路から第３の位相差吸収回路にこれらのタイミ
ング信号が供給され、第３の位相差吸収回路から第４の
位相差吸収回路にこれらのタイミング信号が供給され
る。For example, the upper 8 bits of the input data are supplied to the first phase difference absorption circuit. The lower 8 bits of the input data are supplied to the respective input terminals of the second, third and fourth phase difference absorption circuits. A timing signal associated with the clock enable signal from the first phase difference absorption circuit and a timing signal associated with the output control signal are supplied to the second phase difference absorption circuit. Similarly, these timing signals are supplied from the second phase difference absorption circuit to the third phase difference absorption circuit, and these timing signals are supplied from the third phase difference absorption circuit to the fourth phase difference absorption circuit. It

また、第１の位相差吸収回路のモード設定信号が‘L ’
とされ、第１の位相差吸収回路内のマルチプレクサ８及
び３０が内部で発生した信号を選択する状態に設定され
る。他の第２，第３，第４の位相差吸収回路の夫々のモ
ード設定信号が‘H ’とされ、これらの位相差吸収回路
内のマルチプレクサ８及び３０が他の位相差吸収回路か
らのタイミング信号を選択する状態に設定される。In addition, the mode setting signal of the first phase difference absorption circuit is'L '.
Thus, the multiplexers 8 and 30 in the first phase difference absorption circuit are set in a state of selecting the signal generated internally. The mode setting signals of the other second, third, and fourth phase difference absorbing circuits are set to'H ', and the multiplexers 8 and 30 in these phase difference absorbing circuits make the timing from the other phase difference absorbing circuits. The signal is set to be selected.

つまり、第１の位相差吸収回路の動作タイミングを基準
として他の位相差吸収回路が同一のタイミングで動作す
ることになる。位相差吸収回路の外部からの信号の入力
端子及び外部への信号の出力端子には、遅延補償のため
に、夫々ラッチ１１，１５，２８，３９が設けられてい
る。第１〜第４の４個の各位相差吸収回路の８ビットの
出力データは、３２ビットの出力データにまとめられて
出力される。That is, the other phase difference absorption circuits operate at the same timing with reference to the operation timing of the first phase difference absorption circuit. Latches 11, 15, 28 and 39 are provided at the input terminal of the signal from the outside of the phase difference absorption circuit and the output terminal of the signal to the outside for delay compensation, respectively. The 8-bit output data of each of the first to fourth phase difference absorption circuits is collected and output as 32-bit output data.

尚、この発明の一実施例と異なり、３個のシフトレジス
タ４１，４２，４３を設けずに、シフトレジスタ４１又
は４３の一方を省くようにしても良い。Unlike the embodiment of the present invention, one of the shift registers 41 or 43 may be omitted without providing the three shift registers 41, 42, 43.

〔発明の効果〕〔The invention's effect〕

この発明に依れば、ラッチ１４からの外部クロックＣＫ
Ｗに同期したディジタルデータをシフトレジスタ４２に
おいて、内部クロックＣＫＲによりラッチする時に、Ｅ
Ｘ−ＯＲゲート４４，４５，４６の出力から内部クロッ
クＣＫＲと外部クロックＣＫＷとの相対的位相差が小さ
く、ラッチ動作を誤るおそれを検出できる。この検出時
には、マルチプレクサ３１を切り替えることで、自動的
にミスラッチ動作を防止することができる。According to the present invention, the external clock CK from the latch 14 is
When digital data synchronized with W is latched in the shift register 42 by the internal clock CKR, E
From the outputs of the X-OR gates 44, 45, 46, the relative phase difference between the internal clock CKR and the external clock CKW is small, and it is possible to detect the risk of erroneous latch operation. At the time of this detection, by switching the multiplexer 31, the mis-latch operation can be automatically prevented.

【図面の簡単な説明】[Brief description of drawings]

第１図はこの発明の一実施例のブロック図、第２図及び
第３図はこの発明の一実施例の動作説明のためのタイム
チャートである。 図面における主要な符号の説明 １：入力端子、３，４，５，６：ラッチ、７，２７，４
１，４２，４３：シフトレジスタ、２１：出力端子、２
３，２４，２５，２６：ゲート回路、３１：マルチプレ
クサ、３４，３５，３６，３７：遅延用のインバータ、
４４，４５，４６，４７，４８，４９：ＥＸ−ＯＲゲー
ト。FIG. 1 is a block diagram of an embodiment of the present invention, and FIGS. 2 and 3 are time charts for explaining the operation of the embodiment of the present invention. Description of main symbols in the drawings 1: Input terminal, 3, 4, 5, 6: Latch, 7, 27, 4
1, 42, 43: shift register, 21: output terminal, 2
3, 24, 25, 26: Gate circuit, 31: Multiplexer, 34, 35, 36, 37: Inverter for delay,
44, 45, 46, 47, 48, 49: EX-OR gate.

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】外部クロックに同期した第１の入力ディジ
タル信号と、上記第１の入力ディジタル信号を上記外部
クロックの１／２周期又は内部クロックの１／２周期遅
延させた第２の入力ディジタル信号とが供給され、選択
信号に基づいて何れかの信号を選択する選択手段と、 上記選択手段によって選択された信号にジッターが存在
するかを検出するジッター検出手段と、 上記ジッターが検出された場合は上記第２の入力ディジ
タル信号を選択し、上記ジッターが検出されない場合は
上記第１の入力ディジタル信号を選択することを示す上
記選択信号を生成する手段とを備え、 上記ジッター検出手段は、複数個のシフトレジスタと、 上記複数個のシフトレジスタの入力端子間に設けられ
た、前記選択されたディジタル信号を、上記内部クロッ
クの周期より充分短い時間遅延する遅延手段と、 上記複数個のシフトレジスタのそれぞれにおいて、異な
る段の出力を比較する手段とからなることを特徴とする
ディジタル信号のラッチ回路。1. A first input digital signal synchronized with an external clock, and a second input digital signal obtained by delaying the first input digital signal by 1/2 cycle of the external clock or 1/2 cycle of the internal clock. The signal is supplied, the selecting means for selecting any one of the signals based on the selection signal, the jitter detecting means for detecting whether or not the signal selected by the selecting means has jitter, and the jitter is detected. The second input digital signal is selected, and a means for generating the selection signal indicating that the first input digital signal is selected when the jitter is not detected is provided, and the jitter detecting means is provided. The selected digital signal provided between the plurality of shift registers and the input terminals of the plurality of shift registers is transferred to the internal clock. A latch circuit for digital signals, comprising: a delay means for delaying a time sufficiently shorter than a clock cycle, and a means for comparing outputs of different stages in each of the plurality of shift registers.