JPH06504155A - 高性能ダイナミックメモリシステム - Google Patents
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Abstract
Description
Claims (1)
- 【特許請求の範囲】 1.システムバスに結合されているメモリシステムであって、該システムバスは さらに複数のプロセッサに結合されており、該複数のプロセッサのそれぞれが少 なくとも1つのデータキャッシュに対応付けられており、該メモリシステムは、 該データを格納するためのメモリ手段、該システムバスからアドレス及び制御信 号を受け取り、該メモリ手段から該システムバスへ及び該システムバスから該メ モリ手段への該データの転送を制御するための制御手段であって、書き込みアド レス信号から読み出しアドレス信号を分離するためのアドレス分離手段、及び読 み出し制御信号から書き込み制御信号を分離するための書き込み制御信号分離手 段を備えている制御手段、並びに 該システムバスと該メモリ手段との間に結合され、該制御手段の制御下で、該シ ステムバスから該メモリ手段へ、及び該メモリ手段から該システムバスへ該デー タを送信及び受信するための送信及び受信手段を備えており、該送信及び受信手 段は、キャッシュパージ動作の間に該システムバスから受け取ったデータを一時 的に格納するための少なくとも1つの書き込み先入れ先出し(FIFO)バッフ ァ手段であって、該書き込みFIFOバッファ手段に予め格納されている該デー タの損失を伴わずに任意の時点で該データキャッシュが該メモリ手段からデータ を得ることを許すための書き込みFIFOバッファ手段を備えており、該プロセ ッサと該メモリ手段との間の該データ転送の効率が向上されるメモリシステム。 2.前記アドレス分離手段が、第1の書き込みトランザクションアドレス信号の ための第1の書き込みアドレスバス、及び第2の書き込みトランザクションアド レス信号を保持するための書き込みアドレスレジスタ手段を有する第2の書き込 みアドレスバスをさらに備えており、前記書き込み制御分離手段が、第1の書き 込み制御信号のための第1の書き込み制御バス、及び第2の書き込みトランザク ション制御信号を保持するための書き込み制御レジスタ手段を有する第2の書き 込み制御パスをさらに備えている請求項1に記載のメモリシステム。 3.前記2つの書き込みアドレスバスのうち一方からの書き込みアドレス信号を 選択するための第1の多重化手段、及び前記2つの書き込み制御バスのうち一方 からの書き込み制御信号を選択するための第2の多重化手段をさらに備えている 請求項2に記載のメモリシステム。 4.前記書き込みFIFOバッファ手段が、全てのMバス書き込みトランザクシ ョンを含めて、通常の書き込みデータをバッファするためにさらに用いられる請 求項1に記載のメモリシステム。 5.前記送信及び受信手段が、前記システムバス上のデータを捕らえるための少 なくとも1つの先入れ先出し(FIFO)手段をさらに備えており、該捕らえら れたデータは前記プロセッサの1つに対応する前記データキャッシュのうち1つ からデータを要求しているプロセッサに対応する該データキャッシュの他の1つ に転送されるので、該捕らえられたデータは該捕らえるFIFO手段及び該デー タ要求プロセッサの該データキャッシュに同時に格納される請求項1に記載のメ モリシステム。 6.前記制御手段が、システムバスサイズを含むシステム情報及びメモリ構造情 報を格納するための制御レジスタ手段をさらに備えている請求項1又は5に記載 のメモリシステム。 7.前記書き込みアドレスと前記読み出しアドレスとを比較して前記メモリ手段 へのアクセス優先順位を決定るすためのアドレス比較手段をさらに備えている請 求項5に記載のメモリシステム。 8.システムバスに結合されているメモリシステムであって、データを格納する ためのメモリ手段、 該システムバスからのアドレス及び制御信号を受け取るための制御手段であって 、該制御手段は該メモリ手段への及び該メモリ手段からの該データの転送を制御 し、該制御手段は、該アドレス信号を転送するためのアドレスバス手段及び該制 御信号を転送するための制御バス手段を備えており、該アドレスバス手段が読み 出しアドレスバス及び書き込みアドレスバスをさらに備えており、該書き込みア ドレスバスが第1の書き込みアドレスバス及び第2の書き込みアドレスバスをさ らに備えており、該制御バス手段が読み出し制御バス及び書き込み制御バスをさ らに備えており、該書き込み制御バスが第1の書き込み制御バス及び第2の書き 込み制御バスをさらに備えている制御手段、並びに 該システムバスから該メモリ手段へ、及び該メモリ手段から該システムバスヘの 該データの送信及び受信を行うための手段であって、該受信及び送信手段が該第 1又は第2の書き込みアドレスバスのうち一方によって供給されるアドレスを有 する該システムバスから受信された該データを一時的に格納するための少なくと も1つの書き込み先入れ先出し(FIFO)手段を備えている受信及び送信手段 を備えているメモリシステム。 9.前記アドレスバス手段が、前記第2のアドレスバスからの第1の書き込みト ランザクションアドレス信号を保持するために前記第2の書き込みアドレスバス 内に配置される書き込みアドレスレジスタ手段をさらに備えており、前記制御バ ス手段が、前記第2の書き込み制御バスからの第2の制御信号を保持するために 前記第2の書き込み制御バス内に配置される書き込み制御レジスタ手段をさらに 備えている請求項8に記載のメモリシステム。 l0.前記書き込みアドレスバスを通る書き込みアドレスと前記読み出しアドレ スバスを通る読み出しアドレスとを比較して、前記メモリ手段へのアクセス優先 順位を決定するためのアドレス比較手段をさらに備えている請求項8に記載のメ モリシステム。 11.システムバスに結合されているメモリシステムであって、該システムバス はさらに複数のプロセッサに結合されており、該複数のプロセッサのそれぞれが 少なくとも1つのデータキャッシュに対応付けられており、該メモリシステムは 、該データを格納するためのメモリ手段、該システムバスからアドレス及び制御 信号を受け取り、該メモリ手段から該システムバスへ及び該システムバスから該 メモリ手段への該データの転送を制御するための制御手段、並びに 該システムバスと該メモリ手段との間に結合され、該制御手段の制御下で、該シ ステムバスから該メモリ手段へ、及び該メモリ手段から該システムバスへ該デー タを送信及び受信するための送信及び受信手段を備えており、該送信及び受信手 段は、該システムバス上の該データを捕らえるための少なくとも1つの反射型読 み出し先入れ先出し(FIFO)バッファ手段を備えており、該捕らえられたデ ータは該複数のプロセッサの1つに対応する該データキャッシュのうち1つから 該複数のプロセッサのうちデータを要求しているプロセッサに対応する該データ キャッシュの他の1つに転送されるので、該データは該反射型読み出しFIFO 手段及び該データ要求プロセッサに対応する該キャッシュに同時に格納されるメ モリシステム。 12.システムバスに結合されているメモリシステムであって、該システムバス は複数のプロセッサに結合されており、該複数のプロセッサのそれぞれが少なく とも1つのデータキャッシュに対応付けられており、該複数のプロセッサはデー タを処理するためのものであり、該メモリシステムは、該データを格納するため のメモリ手段、該システムバスから該メモリ手段へ、及び該メモリ手段から該シ ステムバスへ該データを送信及び受信するための送信及び受信手段であって、該 送信及び受信手段は、書き込みデータバス及び読み出しデータバスを有している 少なくとも1つのデータチャネル手段を備えており、該データチャネル手段は、 通常の書き込みデータのうち該データ及びキャッシュパージ動作中のキャッシュ パージ書き込みデータをバッファするために該書き込みデータバス上に配置され る書き込み先人れ先出し(FIFO)手段をさらに備えており、該データチャネ ル手段が、該システムバスがコヒーレント読み出し動作を行っている場合に該デ ータを捕らえるために該書き込みデータバス上に配置される反射型先入れ先出し (FIFO)手段をさらに備えており、該送信及び受信手段が、エラーを検出し 読み出し動作中に検出されたエラーを補正するために該読み出しデータバス上に 配置されるエラー検出及び補正(EDC)手段をさらに備えている送信及び受信 手段、並びに該メモリ手段並びに該送信及び受信手段へ制御信号を供給するため の制御手段を備えているメモリシステム。 13.前記EDC手段が、ワードよりも短いデータ長を有する書き込み中の読み 出しデータエラーを検出して補正するためにさらに用いられており、該補正され たデータが前記書き込みデータバスへ送出されて該書き込みデータバイトと組み 合わせられる請求項12に記載のメモリシステム。 14.前記メモリ手段が、ダイナミックランダムアクセスメモリ(DRAM)で ある請求項12に記載のメモリシステム。 15.システムバスに結合されるメモリシステムであって、データを格納するた めのメモリ手段であって、該メモリ手段が少なくとも1つのブロックを備えてお り、該ブロックが複数のバンクを備えており、該複数のバンクのそれぞれは同時 にアクセスされることが可能であり、該複数のバンクのそれぞれは同一の所定の 帯域幅を有しているメモリ手段、該システムバスから該メモリ手段へ、及び該メ モリ手段から該システムバスヘデータを送信及び受信するための送信及び受信手 段であって、該受信及び送信手段が、該メモリの該少なくとも1つのブロックに おける該複数のバンクのうち少なくとも1つにアクセスすることができるデータ チャネルをそれぞれ供給するための複数のデータチャネル手段を備えており、該 データチャネル手段のそれぞれが、該メモリ手段に格納されるべき該データをバ ッファするためのバッファ手段をさらに備えており、該データチャネル手段が該 システムバスへ読み出しデータを正しく転送するための読み出し手段をさらに備 えている送信及び受信手段、並びに該システムバス手段からアドレス及び制御信 号を受け取るための制御手段であって、該制御手段が、該メモリ手段から該シス テムバス手段へ及び該システムバス手段から該メモリ手段への該データの転送を 制御し、該制御手段が、バスサイズ情報をプログラムするためのバスサイズプロ グラム手段を備えており、該制御手段が、該バスサイズプログラム手段において プログラムきれた該システムバスのバスサイズに応じて、及び転送されるデータ のサイズに応じてメモリ動作中の該データチャネル手段の少なくとも1つを選択 するための手段をさらに備えている制御手段を備えているメモリシステム。 16.前記バッファ手段が、通常書き込みデータ及びキンャッシュバージ動作中 のキャッシュパージ書き込みデータのうちの書き込みデータをバッファするため の書き込みFIFO手段をさらに備えており、該バッファ手段が、コヒーレント 読み出し動作中のデータを捕らえるための反射型FIFO手段をさらに備えてい る請求項15に記載のメモリシステム。 17.前記読み出し手段が読み出し動作中にエラーを検出して該検出されたデー タを補正するためのエラー検出及び補正(EDC)手段を備えている請求項15 に記載のメモリシステム。 18.前記EDC手段がワードよりも短いデータ長を有する書き込み動作中の読 み出しデータエラーを検出して補正するためにも用いられ、該補正されたデータ が前記書き込みデータバスへ送出されて、該書き込みバイトと組み合わされる請 求項17に記載のメモリシステム。 19.前記メモリ手段中の前記バンクのそれぞれが32ピットデータ幅である請 求項15に記載のメモリシステム。 20.前記データチャネル手段のそれぞれが、前記メモリ手段内の前記複数のバ ンクの1つをアクセスすることができる32ピットデータ幅を有している請求項 15に記載のメモリシステム。 21.前記データチャネル手段のそれぞれが、前記メモリ手段内の前記複数のバ ンクの少なくとも1つをアクセスすることができる64ピットデータ幅を有する 請求項15に記載のメモリシステム。 22.前記複数のデータチャネル手段のうち2つが単一ユニットへ組み合わせら れ、モノリシック集積回路に構成される請求項23に記載のメモリシステム。 23.前記送信及び受信手段が、前記メモリシステムがサポートするように設計 されている該システムバスの最大バスサイズに応じて該ユニットの少なくとも2 つをさらに備えている請求項22に記載のメモリシステム。 24.前記制御手段が、前記システムバスの前記バスサイズ及び転送されるべき データサイズに応じてメモリ動作において前記ユニットのうち1つ又はそれ以上 を選択するための手段をさらに備えている請求項23に記載のメモリシステム。 25.前記制御手段が、前記メモリ手段内の前記ブロックの多数をプログラムし 、該メモリ手段内の補正ブロックを選択する手段をさらに備えている請求項15 に記載のメモリシステム。 26.前記制御手段が、前記データチャネル手段のデータ幅をプログラムするた めの手段をさらに備えている請求項15に記載のメモリシステム。 27.前記制御手段が、システムバスクロック周波数から得られる逓倍メモリク ロック周波数を供給し、前記メモリシステムのタイミング分解能を向上させるた めの周波数逓倍手段をさらに備えており、該制御手段が、前記システムバスの前 記システムバスクロック周波数に応じて該周波数逓倍手段へ周波数逓倍係数を供 給するための手段をさらに備えている請求項15に記載のメモリシステム。 28.前記メモリ手段が、ダイナミックランダムアクセスメモリ(DRAM)で ある請求項15に記載のメモリシステム。 29.前記システムバスがMバスであり、該Mバスが複数のプロセッサをサポー トすることが可能であり、該複数のプロセッサのそれぞれが少なくとも1つのデ ータキャッシュに付随する請求項15に記載のメモリシステム。 30.前記メモリ手段が、複数のブロックを備えており、該複数のブロックのそ れぞれが異なるDRAMタイプで構成されており、該DRAMタイプは異なるサ イズを有しており、該ブロックのうち1つのブロック内の前記複数のバンクの全 てが同一のDRAMタイプで構成されている請求項15に記載のメモリシステム 。 31.前記メモリ手段における前記複数のバンクのそれぞれが複数のバリティチ ェックピットも有している請求項19に記載のメモリシステム。 32.前記周波数逓倍手段がフェーズロックされたループ(PLL)乗算器であ る請求項27に記載のメモリシステム。 33.前記システムバスが32、64、又は128ピットデータ幅システムバス のうちいずれかである請求項15に記載のメモリシステム。 34.前記制御手段が、向上されたタイミング分解能によって前記メモリ手段に 対するタイミング制御信号を格納するためのプログラムレジスタ手段をさらに備 えている請求項15に記載のメモリシステム。 35.前記書き込みFIFO手段及び前記反射型FIFO手段が16データワー ドに適応し、長いバーストデータ転送をサポートするように構成されている請求 項16に記載のメモリシステム。 36.システムバスに結合されているメモリシステムであって、 データを格納するためのメモリ手段、 該システムバスと該メモリ手段との間での該データの転送を制御するための制御 手段であって、該制御手段は、該システムバスのバスクロック周波数及び該バス クロック周波数の周波数逓倍係数に関する情報を格納するためのプログラムレジ スタ手段と、 該逓倍係数に応答して高いメモリクロック周波数を供給して異なるバス速度をサ ポートし、該メモリ手段のタイミング分解能を向上させるためのメモリ周波数逓 倍手段とを備えている制御手段を備えているメモリシステム。 37.前記制御手段が、前記メモリ手段のためのタイミング制御信号をプログラ ムするためのタイミングプログラム手段をさらに備えている請求項36に記載の メモリシステム。 38.システムバスに結合されているメモリシステムであって、 複数のブロックを有しており、データを格納するためのメモリ手段、 該メモリ手段へのアクセスを制御するための制御手段であって、該制御手段は、 該メモリ手段の該複数のブロックの数に関する情報を格納するためのコマンドプ ログラム手段と、メモリマップ全体において該メモリ手段の該ブロックの位置を プログラムするための位置プログラム手段と、マスクビットをプログラムして、 該位置プログラム手段においてプログラムされた該位置の特定のピットをマスク することを可能とするマスクプログラム手段と、入力アドレスを該位置プログラ ム手段における該メモリ手段の該プログラムされた位置と比較して、該メモリ手 段の該ブロックの1つを選択することを可能とする比較手段とを備えている制御 手段を備えているメモリシステム。 39.前記複数のブロックのそれぞれが、同一タイプのメモリ素子によって形成 される複数のバンクを備えており、該複数のバンクのそれぞれが、同一の所定の 帯域幅を有しているので、前記メモリ手段が異なるバスサイズをサポートするこ とができる請求項38に記載のメモリシステム。 40.前記複数のバンクのそれぞれの前記所定の帯域幅が、複数のデータピット 及び複数のバリティチェックピットを有している請求項39に記載のメモリシス テム。 41.前記制御手段が、前記システムバスのバスサイズに応じて適切なバンクを 選択するための手段をさらに備えている請求項38に記載のメモリシステム。 42.前記メモリ手段の前記複数のブロックが異なるメモリサイズからなる異な るメモリタイプを備えている請求項38に記載のメモリシステム。 43.前記メモリ手段がダイナミックランダムアクセスメモリ(DRAM)であ る請求項38に記載のメモリシステム。 44.システムバスに結合されているメモリシステムであって、 データを格納するためのメモリ手段であって、該メモリ手段が少なくとも1つの ブロックを備えており、該少なくとも1つのブロックが、複数のバンクをさらに 備えており、該複数のバンクのそれぞれが異なるバスサイズ及び異なるデータト ランザクションサイズをサポートするための同一の所定の帯域幅を有しているメ モリ手段、 該メモリ手段と該システムバスとの間のデータフローを制御するための制御手段 であって、該制御手段が該少なくとも1つのブロックのうち適切な1つを選択す るための手段とバスサイズ情報をプログラムするための手段並びに該シスデムバ スの該バスサイズ及び転送されるデータサイズに応じて該複数のバンクのうち少 なくとも1つを選択するための手段をさらに備えている制御手段を備えているメ モリシステム。 45.異なるシステムバス速度をサポートするための手段及び前記メモリ手段の タイミング分解能を向上するための手段をさらに備えている請求項44に記載の メモリ制御装置。 46.前記サポートするための手段が入力されるバスクロック周波数に基づいて 周波数逓倍のための逓倍係数をプログラムするための手段をさらに備えている請 求項45に記載のメモリシステム。 47.向上されたタイミング分解能において前記メモリ手段の制御信号のタイミ ングをプログラムするためのタイミング信号プログラム手段をさらに備えている 請求項44に記載のメモリシステム。 48.システムバスに結合されているメモリシステムであって、 データを格納するためのメモリ手段であって、該メモリ手段が少なくとも1つの ブロックを備えており、該少なくとも1つのブロックが複数のバンクをさらに備 えているメモリ手段、 該システムバスから該メモリ手段へ、及び該メモリ手段から該システムバスヘの 該データを送信及び受信するための送信及び受信手段であって、該送信及び受信 手段がデータチャネルをそれぞれ供給するための複数のデータチャネル手段を備 えており、該データチャネル手段が該メモリ手段の該複数のバンクのうち少なく とも1つにアクセスするためのものであり、該データチャネル手段のそれぞれが 、該メモリ手段に格納されるべき該データをバッファするためのデータバッファ 手段と該メモリ手段から該システムバスヘの該データを転送するための読み出し 手段をさらに備えている送信及び受信手段、並びに 該システムバスからアドレス及び制御信号を受け取り、該メモリ手段から該シス テムバスへ及び該システムバスから該メモリ手段への該データの転送を制御する ための制御手段であって、該制御手段が異なるデータ長のデータトランザクショ ンをサポートするために適切なチャネルを選択するための手段を備えている制御 手段を備えているメモリシステム。 49.前記複数のデータチャネル手段が、各データバッファ手段にデータを蓄積 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