JPH0646414B2 - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH0646414B2 JPH0646414B2 JP62265743A JP26574387A JPH0646414B2 JP H0646414 B2 JPH0646414 B2 JP H0646414B2 JP 62265743 A JP62265743 A JP 62265743A JP 26574387 A JP26574387 A JP 26574387A JP H0646414 B2 JPH0646414 B2 JP H0646414B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- transmission line
- input
- program storage
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/448—Execution paradigms, e.g. implementations of programming paradigms
- G06F9/4494—Execution paradigms, e.g. implementations of programming paradigms data driven
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Description
【発明の詳細な説明】 <産業上の利用分野> 本発明は、2種類のデータを一組として、数値又は論理
演算処理する命令を含むプログラムを実行する情報処理
装置に関する。
演算処理する命令を含むプログラムを実行する情報処理
装置に関する。
<従来の技術> 第2図に従来の情報処理装置の一実施例におけるブロッ
ク図を示す。また、第3図に同装置におけるデータパケ
ットのフィールド構成を示す。
ク図を示す。また、第3図に同装置におけるデータパケ
ットのフィールド構成を示す。
第2図に示す従来の情報処理装置において、1はデータ
フロープログラムを記憶し、入力データパケットの行き
先フィールドの内容(行き先情報)をアドレスとして、
行き先情報及び命令情報を読み出し、該各情報を上記入
力データパケットの行き先フィールド及び命令フィール
ドに格納して出力するプログラム記憶部である。2はプ
ログラム記憶部1より入力されるデータパケットの待ち
合せ(行き先情報が一致する2つのデータパケットの検
出)を行ない、該行き先情報が一致する2つのデータパ
ケットの内の一方のデータパケットのオペランドデー
タ、例えば第3図におけるデータ1フィールドの内容を
他方のデータパケットの第3図におけるデータ2フィー
ルドに格納して出力する対データ検出部である。3は対
データ検出部2より入力されるデータバケットに対して
所定の演算処理を施し、その結果を入力データパケット
のデータ1フィールドに格納して上記プログラム記憶部
1に出力する演算処理部である。なお、4はプログラム
記憶部1と対データ検出部2とをつなく伝送路である。
ここで伝送路4が分岐しているのに応じて、演算処理に
おける右・左オペランドデータが識別され選択的に対デ
ータ検出部2の入力ポートに入力される。また、5は対
データ検出部2と演算処理部3とをつなぐ伝送路であ
る。さらに、6は演算処理部3とプラグラム記憶部1と
をつなぐ伝送路である。
フロープログラムを記憶し、入力データパケットの行き
先フィールドの内容(行き先情報)をアドレスとして、
行き先情報及び命令情報を読み出し、該各情報を上記入
力データパケットの行き先フィールド及び命令フィール
ドに格納して出力するプログラム記憶部である。2はプ
ログラム記憶部1より入力されるデータパケットの待ち
合せ(行き先情報が一致する2つのデータパケットの検
出)を行ない、該行き先情報が一致する2つのデータパ
ケットの内の一方のデータパケットのオペランドデー
タ、例えば第3図におけるデータ1フィールドの内容を
他方のデータパケットの第3図におけるデータ2フィー
ルドに格納して出力する対データ検出部である。3は対
データ検出部2より入力されるデータバケットに対して
所定の演算処理を施し、その結果を入力データパケット
のデータ1フィールドに格納して上記プログラム記憶部
1に出力する演算処理部である。なお、4はプログラム
記憶部1と対データ検出部2とをつなく伝送路である。
ここで伝送路4が分岐しているのに応じて、演算処理に
おける右・左オペランドデータが識別され選択的に対デ
ータ検出部2の入力ポートに入力される。また、5は対
データ検出部2と演算処理部3とをつなぐ伝送路であ
る。さらに、6は演算処理部3とプラグラム記憶部1と
をつなぐ伝送路である。
データパケットがプログラム記憶部1→対データ検出部
2→演算処理部3→プログラム記憶部1→....と回り続
けることにより、プログラム記憶部1に記憶されたプロ
グラムに基づく演算処理が進行する。
2→演算処理部3→プログラム記憶部1→....と回り続
けることにより、プログラム記憶部1に記憶されたプロ
グラムに基づく演算処理が進行する。
実行すべきデータフロープログラムにおいて、第4図に
示すようにデータのコピーが必要とされる場合、すなわ
ち、ある演算結果、例えば第4図における加算命令の出
力が2個以上の他の演算、例えば第4図における乗算及
び演算命令によって参照されるような場合、コピー処理
はプログラム記憶部1において行われる。第5図はプロ
グラム記憶部1における記憶内容の一部を示す図であ
る。行き先情報と命令情報の他にコピー有/無情報が記
憶されている。入力データパケットの行き先情報に基づ
きアドレス指定された部分の内容が先ず読み出される、
このとき、コピー有/無情報が「無」であれば、行き先
フィールド及び命令フィールドの内容が読み出され更新
されたデータパケットが出力されて処理は終了する。一
方、コピー有/無情報が「有」であれば、行き先フィー
ルド及び命令フィールドの内容が更新されたデータパケ
ットが出力されると共に、続いて記憶されている行き先
情報、命令情報及びコピー有/無情報が読み出される。
引き続いて読み出されたコピー有/無情報が「無」であ
れば、データ1フィールドの内容は入力データパケット
と同一の内容を格納し、行き先フィールド及び命令フィ
ールドに現在読み出された各情報を格納したデータパケ
ットが出力されて処理は終了する。すなわち、コピー処
理が実行される。コピー有/無情報が「有」であれば更
に続けて同様にコピー処理が行われる。
示すようにデータのコピーが必要とされる場合、すなわ
ち、ある演算結果、例えば第4図における加算命令の出
力が2個以上の他の演算、例えば第4図における乗算及
び演算命令によって参照されるような場合、コピー処理
はプログラム記憶部1において行われる。第5図はプロ
グラム記憶部1における記憶内容の一部を示す図であ
る。行き先情報と命令情報の他にコピー有/無情報が記
憶されている。入力データパケットの行き先情報に基づ
きアドレス指定された部分の内容が先ず読み出される、
このとき、コピー有/無情報が「無」であれば、行き先
フィールド及び命令フィールドの内容が読み出され更新
されたデータパケットが出力されて処理は終了する。一
方、コピー有/無情報が「有」であれば、行き先フィー
ルド及び命令フィールドの内容が更新されたデータパケ
ットが出力されると共に、続いて記憶されている行き先
情報、命令情報及びコピー有/無情報が読み出される。
引き続いて読み出されたコピー有/無情報が「無」であ
れば、データ1フィールドの内容は入力データパケット
と同一の内容を格納し、行き先フィールド及び命令フィ
ールドに現在読み出された各情報を格納したデータパケ
ットが出力されて処理は終了する。すなわち、コピー処
理が実行される。コピー有/無情報が「有」であれば更
に続けて同様にコピー処理が行われる。
上記情報処理装置において、コピー処理が1度行われる
とすると、プログラム記憶部1に対する入力伝送路6と
出力伝送路4のデータパケットの流量比、すなわち、該
各伝送路を単位時間当りに通過するデータパケット数の
比は、必ず1対2になる。したがって、仮に伝送路4が
最大性能で動作しても、対データ検出部2は2つのデー
タパケットの入力に対して1つのデータパケットを出力
するものであるため、伝送路5以降は最大性能の半分の
流量しか保証されない。第6図に伝送路4の流量を1と
したときの各伝送路のデータパケットの流量を示す。
とすると、プログラム記憶部1に対する入力伝送路6と
出力伝送路4のデータパケットの流量比、すなわち、該
各伝送路を単位時間当りに通過するデータパケット数の
比は、必ず1対2になる。したがって、仮に伝送路4が
最大性能で動作しても、対データ検出部2は2つのデー
タパケットの入力に対して1つのデータパケットを出力
するものであるため、伝送路5以降は最大性能の半分の
流量しか保証されない。第6図に伝送路4の流量を1と
したときの各伝送路のデータパケットの流量を示す。
このように伝送路5と6は最大性能の2分の1でしか動
作しない。そのために演算処理部3もまた潜在能力の2
分の1の性能しか出せないことになり、上記情報処理装
置のプラグラム実行時における性能低下を招く結果とな
っている。
作しない。そのために演算処理部3もまた潜在能力の2
分の1の性能しか出せないことになり、上記情報処理装
置のプラグラム実行時における性能低下を招く結果とな
っている。
第7図に第2の従来実施例における情報処理装置のブロ
ック図を示す。第2の情報処理装置はプログラム記憶部
を2個設け、演算処理部より出力されるデータパケット
を上記2個のプログラム記憶部に振り分けて入力させる
と共に、各プログラム記憶部と対データ検出部との間を
個別に結ぶ伝送路を設けている。
ック図を示す。第2の情報処理装置はプログラム記憶部
を2個設け、演算処理部より出力されるデータパケット
を上記2個のプログラム記憶部に振り分けて入力させる
と共に、各プログラム記憶部と対データ検出部との間を
個別に結ぶ伝送路を設けている。
第7図において、11及び12はプログラム記憶部、2
は対データ検出部、3は演算処理部である。これら各部
の機能は第1の情報処理装置と全く同一である。13は
演算処理部3より出力されたデータパケットを2個のプ
ログラム記憶部11、12に到着順にしたがって振り分
けるための割り当て部である。また、5、6、14、1
5、16、17は各部を結ぶ伝送路である。
は対データ検出部、3は演算処理部である。これら各部
の機能は第1の情報処理装置と全く同一である。13は
演算処理部3より出力されたデータパケットを2個のプ
ログラム記憶部11、12に到着順にしたがって振り分
けるための割り当て部である。また、5、6、14、1
5、16、17は各部を結ぶ伝送路である。
第2の情報処理装置においては、プログラム記憶部1
1、12への入力を割り当て部13が振り分けているた
め、プログラム記憶部11、12ともに最高性能の2分
の1の割合で入力が入る。プログラム記憶部11、12
においてコピー処理が行わればプログラム記憶部11、
12の出力伝送路14、15のデータパケットの流量は
入力伝送路16、17の2倍になる。すなわち、対デー
タ検出部2の2個の入力伝送路14、15はそれぞれ最
大性能の流量を確保でき、対データ検出部2の出力伝送
路5、すなわち、演算処理部3の入力伝送路3もまた最
大性能の流量を確保される。第8図に第2の従来装置に
おけるデータパケットの流量を示す。
1、12への入力を割り当て部13が振り分けているた
め、プログラム記憶部11、12ともに最高性能の2分
の1の割合で入力が入る。プログラム記憶部11、12
においてコピー処理が行わればプログラム記憶部11、
12の出力伝送路14、15のデータパケットの流量は
入力伝送路16、17の2倍になる。すなわち、対デー
タ検出部2の2個の入力伝送路14、15はそれぞれ最
大性能の流量を確保でき、対データ検出部2の出力伝送
路5、すなわち、演算処理部3の入力伝送路3もまた最
大性能の流量を確保される。第8図に第2の従来装置に
おけるデータパケットの流量を示す。
したがって、第2の従来装置においては、演算処理部3
の性能を最大限に高めることができ、第1の従来装置に
比べて並列処理の効果が2倍現われる。
の性能を最大限に高めることができ、第1の従来装置に
比べて並列処理の効果が2倍現われる。
<発明が解決しようとする問題点> 第2の従来装置においては、演算処理部の性能を最大限
に高めることができ、第1の従来装置に比べて原理的に
2倍の並列処理性能を有している。しかし、第2の従来
装置は、第1の従来装置に対してプログラム記憶部を2
重化したものである。そのため、第2の従来装置のプラ
グラム記憶部の全体の記憶容量は、第1の従来装置に比
べて2倍になり、情報処理装置の大規模化を招くという
問題点がある。
に高めることができ、第1の従来装置に比べて原理的に
2倍の並列処理性能を有している。しかし、第2の従来
装置は、第1の従来装置に対してプログラム記憶部を2
重化したものである。そのため、第2の従来装置のプラ
グラム記憶部の全体の記憶容量は、第1の従来装置に比
べて2倍になり、情報処理装置の大規模化を招くという
問題点がある。
本発明は、上記問題点に関してなされたもので、従来装
置における上記問題点を解決することを目的としてい
る。
置における上記問題点を解決することを目的としてい
る。
<問題を解決するための手段> プログラム記憶部の出力ポートを複数化し、該プログラ
ム記憶部と対データ検出部との間に該プログラム記憶部
の出力ポート数に応じた本数の伝送路を設けることによ
り、演算処理部における最大性能を確保すると共に、該
プログラム記憶部における記憶容量を第1の従来装置に
おけるプログラム記憶部の記憶容量と同等な記憶手段を
提供する。
ム記憶部と対データ検出部との間に該プログラム記憶部
の出力ポート数に応じた本数の伝送路を設けることによ
り、演算処理部における最大性能を確保すると共に、該
プログラム記憶部における記憶容量を第1の従来装置に
おけるプログラム記憶部の記憶容量と同等な記憶手段を
提供する。
<作用> 本発明に従えば、第1の従来装置におけるプログラム記
憶部と同等な記憶容量をもつプログラム記憶部に複数の
出力ポートを設けたので、第2の従来装置と同様に演算
処理部における最大性能を確保できると共に、プログラ
ム記憶部の記憶容量を必要最小限に抑えることができ
る。
憶部と同等な記憶容量をもつプログラム記憶部に複数の
出力ポートを設けたので、第2の従来装置と同様に演算
処理部における最大性能を確保できると共に、プログラ
ム記憶部の記憶容量を必要最小限に抑えることができ
る。
<実施例> 以下、実施例に基づいて本発明を詳細に説明する。
第1図は本発明の一実施例のブロック図である。第1図
において、21はプログラム記憶部である。2は対デー
タ検出部、3は演算処理部であり、2及び3の各機能は
第1及び第2の従来装置における情報処理装置と全く同
一である。また、5、6、22、23は各部を結ぶ伝送
路である。
において、21はプログラム記憶部である。2は対デー
タ検出部、3は演算処理部であり、2及び3の各機能は
第1及び第2の従来装置における情報処理装置と全く同
一である。また、5、6、22、23は各部を結ぶ伝送
路である。
第9図に本発明の実施例におけるデータパケットのフィ
ールド構成を示す。データパケットは、行き先フィール
ド及び命令フィールドを第1ワード、データ1フィール
ド及びデータ2フィールドを第2ワードとする2つのワ
ードにより構成され、第1ワードをタグ、第2ワードを
データと呼ぶ。
ールド構成を示す。データパケットは、行き先フィール
ド及び命令フィールドを第1ワード、データ1フィール
ド及びデータ2フィールドを第2ワードとする2つのワ
ードにより構成され、第1ワードをタグ、第2ワードを
データと呼ぶ。
第10図にプログラム記憶部21に対するデータパケッ
トの第1の更新例を示す。第10図において、31はプ
ログラム記憶部、32、33、34は伝送路である。3
1、32、33、34は、それぞれ第1図におけるプロ
グラム記憶部21、伝送路6、22、23に対応する。
トの第1の更新例を示す。第10図において、31はプ
ログラム記憶部、32、33、34は伝送路である。3
1、32、33、34は、それぞれ第1図におけるプロ
グラム記憶部21、伝送路6、22、23に対応する。
プログラム記憶部31は、第5図に示すデータフロープ
ログラムを記憶し、伝送路32より入力される第1入力
データパケットのタグ1Tの行き先フィールドの内容を
アドレスとして、行き先情報及び命令情報を読み出し、
該各情報を第1出力データパケットのタグ1T′として
伝送路33に出力する。第1入力データパケットのタグ
1Tに引き続いて伝送路32よりプログラム記憶部31
に入力される第1入力データパケットのデータ1Dはそ
のままタグ1T′に引き続いて伝送路33に出力され
る。タグ1T′とデータ1Dを合わせて第1出力データ
パケットとなる。タグ1Tの行き先フィールドの内容を
アドレスとして、行き先情報及び命令情報を読み出す際
に、コピー有/無情報も読み出される。コピー有/無情
報が「有」のとき、続いて記憶されている行き先情報及
び、命令情報を読み出し、該各情報をタク1T″として
伝送路34に出力する。このとき、タク1T″に引き続
き、データ1Dが伝送路34に出力される。タク1T″
とデータ1Dを合わせて第1出力データパケットのコピ
ーデータパケットとなり、コピー処理が実現される。一
方、コピー有/無情報が「無」のときは、コピー処理が
行われず、伝送路34には何も出力されない。第1の更
新例においてコピーされるデータ数は最大1個とする。
第1入力データパケットに引き続き、伝送路32よりプ
ログラム記憶部31に入力される第2データパケットに
対しても全く同様の処理がプログラム記憶部31におい
て行われる。
ログラムを記憶し、伝送路32より入力される第1入力
データパケットのタグ1Tの行き先フィールドの内容を
アドレスとして、行き先情報及び命令情報を読み出し、
該各情報を第1出力データパケットのタグ1T′として
伝送路33に出力する。第1入力データパケットのタグ
1Tに引き続いて伝送路32よりプログラム記憶部31
に入力される第1入力データパケットのデータ1Dはそ
のままタグ1T′に引き続いて伝送路33に出力され
る。タグ1T′とデータ1Dを合わせて第1出力データ
パケットとなる。タグ1Tの行き先フィールドの内容を
アドレスとして、行き先情報及び命令情報を読み出す際
に、コピー有/無情報も読み出される。コピー有/無情
報が「有」のとき、続いて記憶されている行き先情報及
び、命令情報を読み出し、該各情報をタク1T″として
伝送路34に出力する。このとき、タク1T″に引き続
き、データ1Dが伝送路34に出力される。タク1T″
とデータ1Dを合わせて第1出力データパケットのコピ
ーデータパケットとなり、コピー処理が実現される。一
方、コピー有/無情報が「無」のときは、コピー処理が
行われず、伝送路34には何も出力されない。第1の更
新例においてコピーされるデータ数は最大1個とする。
第1入力データパケットに引き続き、伝送路32よりプ
ログラム記憶部31に入力される第2データパケットに
対しても全く同様の処理がプログラム記憶部31におい
て行われる。
第11図にプログラム記憶部31のブロック図を示す。
p1乃至p14は、伝送路であり、ワード転送時間をt
とする。このうち、p1、p9、p14は、それぞれ第
10図の伝送路32、33、34に対応する。311は
伝送路p1より引き続いて入力されるデータパケットの
タグ及びデータをそのまま伝送路p5に出力すると共
に、入力データパケットのうちデータ(第2ワード)の
みを伝送路p2に出力するスイッチである。312は伝
送路p5より入力されるワードがタグのときタグ内の行
き先フィールドの内容を伝送路p6に出力し、一方、入
力されるワードがデータのとき、そのデータに先行する
タグの行き先フィールドの内容に1を加えたものを伝送
路p6に出力するアドレス操作部である。313は第5
図に示すデータフロープログラムを記憶するメモリであ
り、伝送路p6で指定されたアドレスに従ってアクセス
された内容を時間t経過後、伝送路p7へ出力する。メ
モリ313の記憶容量は、第1の従来装置と同容量とす
る。314は伝送路p7より入力されるメモリ読み出し
内容が、アドレス操作部312に入力されたワード、す
なわち、伝送路p5の内容がタグのときのものに対応す
れば、メモリ読み出し内容のうち、行き先情報及び命令
情報のみを伝送路p8に出力すると共に、コピー有/無
情報を伝送路p12に出力し、一方、伝送路p7より入
力されるメモリ読み出し内容が、アドレス操作部312
に入力されたワード、すなわち、伝送路p5の内容がデ
ータのときのものに対応すれば、メモリ読み出し内容の
うち、行き先情報及び命令情報のみを伝送路p10に出
力するスイッチである(第12図の破線矢印が示すワー
ド伝送状態参照)。315、316は各入力伝送路の内
容を時間tだけ保持するデータラッチである。317は
入力伝送路の内容を時間2tだけ保持するデータラッチ
である。318は伝送路p13の内容がコピー有のとき
伝送路p11の内容を伝送路p14に出力し、伝送路p
13の内容がコピー無のとき何も出力しないスイッチで
ある。各伝送路の状態について上記に規定がない場合
は、ハイインピーダンス状態にあるものとする。
p1乃至p14は、伝送路であり、ワード転送時間をt
とする。このうち、p1、p9、p14は、それぞれ第
10図の伝送路32、33、34に対応する。311は
伝送路p1より引き続いて入力されるデータパケットの
タグ及びデータをそのまま伝送路p5に出力すると共
に、入力データパケットのうちデータ(第2ワード)の
みを伝送路p2に出力するスイッチである。312は伝
送路p5より入力されるワードがタグのときタグ内の行
き先フィールドの内容を伝送路p6に出力し、一方、入
力されるワードがデータのとき、そのデータに先行する
タグの行き先フィールドの内容に1を加えたものを伝送
路p6に出力するアドレス操作部である。313は第5
図に示すデータフロープログラムを記憶するメモリであ
り、伝送路p6で指定されたアドレスに従ってアクセス
された内容を時間t経過後、伝送路p7へ出力する。メ
モリ313の記憶容量は、第1の従来装置と同容量とす
る。314は伝送路p7より入力されるメモリ読み出し
内容が、アドレス操作部312に入力されたワード、す
なわち、伝送路p5の内容がタグのときのものに対応す
れば、メモリ読み出し内容のうち、行き先情報及び命令
情報のみを伝送路p8に出力すると共に、コピー有/無
情報を伝送路p12に出力し、一方、伝送路p7より入
力されるメモリ読み出し内容が、アドレス操作部312
に入力されたワード、すなわち、伝送路p5の内容がデ
ータのときのものに対応すれば、メモリ読み出し内容の
うち、行き先情報及び命令情報のみを伝送路p10に出
力するスイッチである(第12図の破線矢印が示すワー
ド伝送状態参照)。315、316は各入力伝送路の内
容を時間tだけ保持するデータラッチである。317は
入力伝送路の内容を時間2tだけ保持するデータラッチ
である。318は伝送路p13の内容がコピー有のとき
伝送路p11の内容を伝送路p14に出力し、伝送路p
13の内容がコピー無のとき何も出力しないスイッチで
ある。各伝送路の状態について上記に規定がない場合
は、ハイインピーダンス状態にあるものとする。
第12図に第11図における各伝送路の状態を表わすタ
イミングチャートを示す。第12図において、p1乃至
p14は、対応する伝送路を示す。1T、1D、それぞ
れプログラム記憶部31への第1入力データパケットの
タグ、データを表わす。1aは、タグ1Tの行先フィー
ルド(アドレス)を、(1a+1)は、1aによって示
されるアドレスの次のアドレスを示す。1R′は、1a
をアドレスとして読み出されたメモリの内容、すなわ
ち、行き先情報、命令情報及びコピー有/無情報を表わ
す。同様に、1R″は、(1a+1)をアドレスとして
読み出されたメモリの内容を表わす。1T′は、1R′
の内容のうち、行き先情報及び命令情報を表わす。同様
に、1T″は、1R″の内容のうち、行き先情報及び命
令情報を表わす。1CFは、1R′の内容のうち、コピ
ー有/無情報を表わす。2T、2D、2a、2a+1、
2R′、2R″、2CFは、プログラム記憶部31への
第2入力データパケットを対応し、その内容は、第1入
力データパケットに対するものと同様である。プログラ
ム記憶部31への第3入力データパケットに対しても同
様である。
イミングチャートを示す。第12図において、p1乃至
p14は、対応する伝送路を示す。1T、1D、それぞ
れプログラム記憶部31への第1入力データパケットの
タグ、データを表わす。1aは、タグ1Tの行先フィー
ルド(アドレス)を、(1a+1)は、1aによって示
されるアドレスの次のアドレスを示す。1R′は、1a
をアドレスとして読み出されたメモリの内容、すなわ
ち、行き先情報、命令情報及びコピー有/無情報を表わ
す。同様に、1R″は、(1a+1)をアドレスとして
読み出されたメモリの内容を表わす。1T′は、1R′
の内容のうち、行き先情報及び命令情報を表わす。同様
に、1T″は、1R″の内容のうち、行き先情報及び命
令情報を表わす。1CFは、1R′の内容のうち、コピ
ー有/無情報を表わす。2T、2D、2a、2a+1、
2R′、2R″、2CFは、プログラム記憶部31への
第2入力データパケットを対応し、その内容は、第1入
力データパケットに対するものと同様である。プログラ
ム記憶部31への第3入力データパケットに対しても同
様である。
時刻0において第1入力データパケットのタグ1Tが伝
送路p1、すなわち、プログラム記憶部31の入力伝送
路に到着し、以下、1D、2T、2D、3T、3D....
が時間間隔tごとに伝送路p1に到達する状態、すなわ
ち、伝送路p1が最大性能でデータパケットの転送を行
っている状態を想定する。時刻0において伝送路p1に
到着したタグ1Tは、スイッチ311により、時刻0に
伝送路p5に出力されるとともにアドレス操作部312
に入力され、時刻0に伝送路p6にアドレス1aが出力
される。時刻tにおいて、1aに従ってアクセスされた
メモリ313の内容1R′が読み出され伝送路p7に出
力される。メモリ内容1R′はタグ1Tに対応するもの
であるから、スイッチ314により、メモリ内容1R′
のうち、行き先情報及び命令情報のみ(1T′)を伝送
路p8に出力すると共に、コピー有/無情報(1CF)
を伝送路p12に出力する。一方、時刻tにおいて伝送
路p1に到着したデータ1Dは、スイッチ311によ
り、時刻tに伝送路p2及びp5に出力されるとともに
アドレス操作部312に入力され、時刻tに伝送路p6
にアドレス(1a+1)が出力される。時刻2tにおい
て、(1a+1)に従ってアクセスされたメモリ313
の内容1R″が読み出され伝送路p7に出力される。メ
モリ内容1R″はデータ1Dに対応するものであるか
ら、スイッチ314により、メモリ内容1R″のうち、
行き先情報及び命令情報のみ(1T″)を伝送路p10
に出力する。時刻tにおいて、伝送路p2に出力された
データ1Dは、時刻2t、3tにおいてそれぞれ伝送路
p3、p4に転送される。伝送路p9、すなわち、プロ
グラム記憶部31の出力伝送路33は、伝送路p3と伝
送路p8を重ね合せたものであるから、時刻tに1
T′、時刻2tに1Dを出力する。同様に伝送路p11
は、時刻2tに1T″、時刻3tに1Dを出力する。と
ころで、データラッチ317は時刻2tにおける伝送路
p12の内容を時刻4tまで保持する。伝送路p14、
すなわち、プログラム記憶部31の出力伝送路34は、
スイッチ318により切り換えられ、伝送路p13の内
容がコピー有のとき伝送路p11の内容と等しくなり、
一方、伝送路p13の内容がコピー無のときハイインピ
ーダンス状態になる。以上、第1の更新例におけるプロ
グラム記憶部31への第1入力データパケットに対する
処理について詳細に述べた。第1入力データパケットに
引き続いて入力される第2入力データパケット以降のデ
ータパケットについても第1入力データパケットと同様
の処理がパイプライン状に行われる。伝送路p9及び伝
送路p14のタイミングチャートより、プログラム記憶
部31の入力伝送路が最大性能で動作しているとき、プ
ログラム記憶部31の2本の出力伝送路が共に最大性能
の流量を確保できることがわかる。すなわち、演算処理
部の性能を最大限に高めることができる。
送路p1、すなわち、プログラム記憶部31の入力伝送
路に到着し、以下、1D、2T、2D、3T、3D....
が時間間隔tごとに伝送路p1に到達する状態、すなわ
ち、伝送路p1が最大性能でデータパケットの転送を行
っている状態を想定する。時刻0において伝送路p1に
到着したタグ1Tは、スイッチ311により、時刻0に
伝送路p5に出力されるとともにアドレス操作部312
に入力され、時刻0に伝送路p6にアドレス1aが出力
される。時刻tにおいて、1aに従ってアクセスされた
メモリ313の内容1R′が読み出され伝送路p7に出
力される。メモリ内容1R′はタグ1Tに対応するもの
であるから、スイッチ314により、メモリ内容1R′
のうち、行き先情報及び命令情報のみ(1T′)を伝送
路p8に出力すると共に、コピー有/無情報(1CF)
を伝送路p12に出力する。一方、時刻tにおいて伝送
路p1に到着したデータ1Dは、スイッチ311によ
り、時刻tに伝送路p2及びp5に出力されるとともに
アドレス操作部312に入力され、時刻tに伝送路p6
にアドレス(1a+1)が出力される。時刻2tにおい
て、(1a+1)に従ってアクセスされたメモリ313
の内容1R″が読み出され伝送路p7に出力される。メ
モリ内容1R″はデータ1Dに対応するものであるか
ら、スイッチ314により、メモリ内容1R″のうち、
行き先情報及び命令情報のみ(1T″)を伝送路p10
に出力する。時刻tにおいて、伝送路p2に出力された
データ1Dは、時刻2t、3tにおいてそれぞれ伝送路
p3、p4に転送される。伝送路p9、すなわち、プロ
グラム記憶部31の出力伝送路33は、伝送路p3と伝
送路p8を重ね合せたものであるから、時刻tに1
T′、時刻2tに1Dを出力する。同様に伝送路p11
は、時刻2tに1T″、時刻3tに1Dを出力する。と
ころで、データラッチ317は時刻2tにおける伝送路
p12の内容を時刻4tまで保持する。伝送路p14、
すなわち、プログラム記憶部31の出力伝送路34は、
スイッチ318により切り換えられ、伝送路p13の内
容がコピー有のとき伝送路p11の内容と等しくなり、
一方、伝送路p13の内容がコピー無のときハイインピ
ーダンス状態になる。以上、第1の更新例におけるプロ
グラム記憶部31への第1入力データパケットに対する
処理について詳細に述べた。第1入力データパケットに
引き続いて入力される第2入力データパケット以降のデ
ータパケットについても第1入力データパケットと同様
の処理がパイプライン状に行われる。伝送路p9及び伝
送路p14のタイミングチャートより、プログラム記憶
部31の入力伝送路が最大性能で動作しているとき、プ
ログラム記憶部31の2本の出力伝送路が共に最大性能
の流量を確保できることがわかる。すなわち、演算処理
部の性能を最大限に高めることができる。
以上のことから、第1の更新例において、第1の従来装
置と同容量のメモリを用いて、第1の従来装置に対して
2倍の並列処理効果を得ることができる。
置と同容量のメモリを用いて、第1の従来装置に対して
2倍の並列処理効果を得ることができる。
以上で第1の更新例に対する説明を終了する。次に、第
2の更新例の説明を行う。第13図にプログラム記憶部
21に対するデータパケットの第2の更新例を示す。第
13図において、41はプログラム記憶部、42、4
3、44は伝送路である。41、42、43、44は、
それぞれ第1図におけるプログラム記憶部21、伝送路
6、22、23に対応する。
2の更新例の説明を行う。第13図にプログラム記憶部
21に対するデータパケットの第2の更新例を示す。第
13図において、41はプログラム記憶部、42、4
3、44は伝送路である。41、42、43、44は、
それぞれ第1図におけるプログラム記憶部21、伝送路
6、22、23に対応する。
プログラム記憶部41は、第5図に示すデータフロープ
ログラムを記憶し、伝送路42より入力される第1入力
データパケットのタグ1Tの行き先フィールドの内容を
アドレスとして、行き先情報及び命令情報を読み出し、
該各情報を第1出力データパケットのタグ1T′として
伝送路43に出力する。第1入力データパケットのタグ
1Tに引き続いて伝送路42よりプログラム記憶部41
に入力される第1入力データパケットのデータ1Dはそ
のままタグ1T′に引き続いて伝送路43に出力され
る。タグ1T′とデータ1Dを合わせて第1出力データ
パケットとなる。タグ1Tの行き先フィールドの内容を
アドレスとして、行き先情報及び命令情報を読み出す際
に、コピー有/無情報も読み出される。コピー有/無情
報が「有」のとき、続いて記憶されている行き先情報及
び、命令情報を読み出し、該各情報をタク1T″とし
て、データD1に引き続いて伝送路43に出力する。さ
らに、タグ1T″に引き続き、データ1Dが伝送路43
に出力される。タグ1T″とデータ1Dを合わせて第1
出力データパケットのコピーデータパケットとなり、コ
ピー処理が実現される。一方、コピー有/無情報が
「無」のときは、コピー処理が行われず、伝送路43に
タグ1Tとデータ1Dのみが出力される。第2の更新例
においてコピーされるデータ数は最大1個とする。第1
入力データパケットに引き続き、伝送路42よりプログ
ラム記憶部41に入力される第2データパケットに対
し、出力伝送路を伝送路43のかわりに伝送路44とす
る以外、全く同様の処理がプログラム記憶部41におい
て行われる。以下、第3、第5...入力データパケット
に対して伝送路43を、また、第4、第6...入力デー
タパケットに対して伝送路43を出力伝送路とする。
ログラムを記憶し、伝送路42より入力される第1入力
データパケットのタグ1Tの行き先フィールドの内容を
アドレスとして、行き先情報及び命令情報を読み出し、
該各情報を第1出力データパケットのタグ1T′として
伝送路43に出力する。第1入力データパケットのタグ
1Tに引き続いて伝送路42よりプログラム記憶部41
に入力される第1入力データパケットのデータ1Dはそ
のままタグ1T′に引き続いて伝送路43に出力され
る。タグ1T′とデータ1Dを合わせて第1出力データ
パケットとなる。タグ1Tの行き先フィールドの内容を
アドレスとして、行き先情報及び命令情報を読み出す際
に、コピー有/無情報も読み出される。コピー有/無情
報が「有」のとき、続いて記憶されている行き先情報及
び、命令情報を読み出し、該各情報をタク1T″とし
て、データD1に引き続いて伝送路43に出力する。さ
らに、タグ1T″に引き続き、データ1Dが伝送路43
に出力される。タグ1T″とデータ1Dを合わせて第1
出力データパケットのコピーデータパケットとなり、コ
ピー処理が実現される。一方、コピー有/無情報が
「無」のときは、コピー処理が行われず、伝送路43に
タグ1Tとデータ1Dのみが出力される。第2の更新例
においてコピーされるデータ数は最大1個とする。第1
入力データパケットに引き続き、伝送路42よりプログ
ラム記憶部41に入力される第2データパケットに対
し、出力伝送路を伝送路43のかわりに伝送路44とす
る以外、全く同様の処理がプログラム記憶部41におい
て行われる。以下、第3、第5...入力データパケット
に対して伝送路43を、また、第4、第6...入力デー
タパケットに対して伝送路43を出力伝送路とする。
第14図にプログラム記憶部41のブロック図を示す。
q1乃至q20は、伝送路であり、ワード転送時間をt
とする。このうち、q1、q14、q20は、それぞれ
第13図の伝送路42、43、44に対応する。411
は伝送路q1より引き続いて入力されるデータパケット
のタグ及びデータをそのまま伝送路q6に出力すると共
に、入力データパケットのうち(第2ワード)のみを伝
送路q2と伝送路q4に対して交互に出力するスイッチ
である。412は伝送路q6より入力されるワードがタ
グのときタグ内の行き先フィールドの内容を伝送路q7
に出力し、一方、入力されるワードがデータのとき、そ
のデータに先行するタグの行き先フィールドの内容に1
を加えたものを伝送路q7に出力するアドレス操作部で
ある。413は第5図に示すデータフロープログラムを
記憶するメモリであり、伝送路q7で指定されたアドレ
スに従ってアクセスされた内容を時間t経過後、伝送路
q8へ出力する。メモリ413の記憶容量は第1の従来
装置の同容量とする。414は伝送路q8より入力され
るメモリ読み出し内容が、アドレス操作部412に入力
されたワード、すなわち、伝送路q6の内容が奇数番目
の入力データパケットのタグのときのものに対応すれ
ば、メモリ読み出し内容のうち、行き先情報及び命令情
報のみを伝送路q9に、また、コピー有/無情報を伝送
路q12に出力し、伝送路q6の内容が奇数番目の入力
データパケットのデータのときのものに対応すれば、メ
モリ読み出し内容のうち、行き先情報及び命令情報のみ
を伝送路q9に出力する。さらに、伝送路q6の内容が
偶数番目の入力データパケットのタグのときのものに対
応すれば、メモリ読み出し内容のうち、行き先情報及び
命令情報のみを伝送路q15に、また、コピー有/無情
報を伝送路q18に出力し、伝送路q6の内容が偶数番
目の入力データパケットのデータのときのものに対応す
れば、メモリ読み出し内容のうち、行き先情報及び命令
情報のみを伝送路q15に出力するスイッチである。4
15、416は各入力伝送路の内容を時間4tだけ保持
するデータラッチである。417、418は各入力伝送
路の内容を時間tだけ保持するデータラッチである。4
19は伝送路q9がスイッチ414によって選ばれた
後、時間tの間、伝送路q9の内容を、次の時間tの間
は伝送路q3の内容を、その次の時間tの間は伝送路q
10の内容を、さらに、次の時間tの間は伝送路q3の
内容を、伝送路p11に出力するスイッチである。41
10はスイッチ419と同様の機能を有するスイッチで
あり、各伝送路q15、q16、q5、q17はそれぞ
れスイッチ419の伝送路q9、q10、q3、q11
に対応する。4111は伝送路q12上のコピー有/無
情報を時間2tの遅れで時間2tの間保持するデータラ
ッチである。4112は伝送路q18上のコピー有/無
情報を時間2tの遅れで時間2tの間保持するデータラ
ッチである。4113は伝送路q13の内容がコピー有
のとき伝送路q11の内容を伝送路q14に出力し、伝
送路q13の内容がコピー無のとき、あるいは、ハイイ
ンピーダンス状態のとき、何も出力しないスイッチであ
る。4114は伝送路q19の内容がコピー有のとき伝
送路q17の内容を伝送路q20に出力し、伝送路q1
9の内容がコピー無のとき、あるいは、ハイインピーダ
ンス状態のとき、何も出力しないスイッチである。各伝
送路の状態について上記に規定がない場合は、ハイイン
ピーダンス状態にあるものとする。
q1乃至q20は、伝送路であり、ワード転送時間をt
とする。このうち、q1、q14、q20は、それぞれ
第13図の伝送路42、43、44に対応する。411
は伝送路q1より引き続いて入力されるデータパケット
のタグ及びデータをそのまま伝送路q6に出力すると共
に、入力データパケットのうち(第2ワード)のみを伝
送路q2と伝送路q4に対して交互に出力するスイッチ
である。412は伝送路q6より入力されるワードがタ
グのときタグ内の行き先フィールドの内容を伝送路q7
に出力し、一方、入力されるワードがデータのとき、そ
のデータに先行するタグの行き先フィールドの内容に1
を加えたものを伝送路q7に出力するアドレス操作部で
ある。413は第5図に示すデータフロープログラムを
記憶するメモリであり、伝送路q7で指定されたアドレ
スに従ってアクセスされた内容を時間t経過後、伝送路
q8へ出力する。メモリ413の記憶容量は第1の従来
装置の同容量とする。414は伝送路q8より入力され
るメモリ読み出し内容が、アドレス操作部412に入力
されたワード、すなわち、伝送路q6の内容が奇数番目
の入力データパケットのタグのときのものに対応すれ
ば、メモリ読み出し内容のうち、行き先情報及び命令情
報のみを伝送路q9に、また、コピー有/無情報を伝送
路q12に出力し、伝送路q6の内容が奇数番目の入力
データパケットのデータのときのものに対応すれば、メ
モリ読み出し内容のうち、行き先情報及び命令情報のみ
を伝送路q9に出力する。さらに、伝送路q6の内容が
偶数番目の入力データパケットのタグのときのものに対
応すれば、メモリ読み出し内容のうち、行き先情報及び
命令情報のみを伝送路q15に、また、コピー有/無情
報を伝送路q18に出力し、伝送路q6の内容が偶数番
目の入力データパケットのデータのときのものに対応す
れば、メモリ読み出し内容のうち、行き先情報及び命令
情報のみを伝送路q15に出力するスイッチである。4
15、416は各入力伝送路の内容を時間4tだけ保持
するデータラッチである。417、418は各入力伝送
路の内容を時間tだけ保持するデータラッチである。4
19は伝送路q9がスイッチ414によって選ばれた
後、時間tの間、伝送路q9の内容を、次の時間tの間
は伝送路q3の内容を、その次の時間tの間は伝送路q
10の内容を、さらに、次の時間tの間は伝送路q3の
内容を、伝送路p11に出力するスイッチである。41
10はスイッチ419と同様の機能を有するスイッチで
あり、各伝送路q15、q16、q5、q17はそれぞ
れスイッチ419の伝送路q9、q10、q3、q11
に対応する。4111は伝送路q12上のコピー有/無
情報を時間2tの遅れで時間2tの間保持するデータラ
ッチである。4112は伝送路q18上のコピー有/無
情報を時間2tの遅れで時間2tの間保持するデータラ
ッチである。4113は伝送路q13の内容がコピー有
のとき伝送路q11の内容を伝送路q14に出力し、伝
送路q13の内容がコピー無のとき、あるいは、ハイイ
ンピーダンス状態のとき、何も出力しないスイッチであ
る。4114は伝送路q19の内容がコピー有のとき伝
送路q17の内容を伝送路q20に出力し、伝送路q1
9の内容がコピー無のとき、あるいは、ハイインピーダ
ンス状態のとき、何も出力しないスイッチである。各伝
送路の状態について上記に規定がない場合は、ハイイン
ピーダンス状態にあるものとする。
第15図に第14図における各伝送路の状態を表わすタ
イミングチャートを示す。第15図において、q1乃至
q20は、対応する伝送路を示す。1T、1D等の記号
は、第1の更新例の場合と全く同様である。
イミングチャートを示す。第15図において、q1乃至
q20は、対応する伝送路を示す。1T、1D等の記号
は、第1の更新例の場合と全く同様である。
第1の更新例の場合と同様に、時刻0において第1入力
データパケットのタグ1Tが伝送路q1、すなわち、プ
ログラム記憶部41の入力伝送路に到着し、以下、1
D、2T、2D、3T、3D、....が時間間隔tごとに
伝送路q1に到着する状態、すなわち、伝送路q1が最
大性能でデータパケットの転送を行っている状態を想定
する。時刻0において伝送路q1に到着したタグ1T
は、スイッチ411により、時刻0に伝送路q6に出力
されるとともにアドレス操作部412に入力され、時刻
0に伝送路q7にアドレス1aが出力される。時刻tに
おいて、1aに従ってアクセスされたメモリ413の内
容1R′が読み出され伝送路q8に出力される。メモリ
内容1R′は奇数番目の入力データパケットのタグ1T
に対応するものであるから、スイッチ414により、メ
モリ内容1R′のうち、行き先情報及び命令情報のみ
(1T′)を伝送q9に出力すると共に、コピー有/無
情報(1CF)を伝送路q12に出力する。伝送路q1
2の内容は、データラッチ4111により時刻3tに伝
送路q13に転送され、時間2tの間保持される。一
方、時刻tにおいて伝送路q1に到着したデータ1D
は、スイッチ411により、時刻tに伝送路q2出力さ
れるとともにアドレス操作部412に入力され、時刻t
に伝送路q7にアドレス(1a+1)が出力される。時
刻2tにおいて、(1a+1)に従ってアクセスされた
メモリ413の内容1R″が読み出され伝送路q8に出
力される。メモリ内容1R″は奇数番目の入力データパ
ケットのデータ1Dに対応するものであるから、スイッ
チ414により、メモリ内容1R″のうち、行き先情報
及び命令情報のみ(1T″)を伝送路q9に出力する。
伝送路q9の内容は、データラッチ417により伝送路
q10に転送される。時刻tにおいて、伝送路q2に出
力されたデータ1Dは、時刻2tにおいてデータラッチ
415により伝送路q3に転送され、時刻6tまで保持
される。伝送路q11の内容は、スイッチ419によ
り、tの時間間隔で伝送路q9、q3、q9、q1
3...と切り換えられ、1T′、1D′、1T″、1D
と変化する。伝送路q14、すなわち、プログラム記憶
部41の出力伝送路43の内容は、スイッチ4113に
より切り換えられ、伝送路p13の内容がコピー有のと
き伝送路p11の内容と等しくなり、一方、伝送路p1
3の内容がコピー無のとき、あるいは、ハイインピーダ
ンス状態のとき、ハイインピーダンス状態になる。以
上、第2の更新例におけるプログラム記憶部41への第
1入力データパケットに対する処理について詳細に述べ
た。第1入力データパケットに引き続いて入力される奇
数番目の入力データパケットについては、第1入力デー
タパケットと同様の処理がパイプライン状に行われる。
また、偶数番目の入力データパケットについては、第1
入力データパケットに対する処理と、第14図におい
て、上下対称な処理がパイプライン状に行われ、伝送路
q20にデータパケットが出力される。伝送路q14及
び伝送路q20のタイミングチャートより、プログラム
記憶部41の入力伝送路が最大性能で動作していると
き、プログラム記憶部41の2本の出力伝送路が共に最
大性能の流量を確保できることがわかる。すなわち、演
算処理部の性能を最大限に高めることができる。
データパケットのタグ1Tが伝送路q1、すなわち、プ
ログラム記憶部41の入力伝送路に到着し、以下、1
D、2T、2D、3T、3D、....が時間間隔tごとに
伝送路q1に到着する状態、すなわち、伝送路q1が最
大性能でデータパケットの転送を行っている状態を想定
する。時刻0において伝送路q1に到着したタグ1T
は、スイッチ411により、時刻0に伝送路q6に出力
されるとともにアドレス操作部412に入力され、時刻
0に伝送路q7にアドレス1aが出力される。時刻tに
おいて、1aに従ってアクセスされたメモリ413の内
容1R′が読み出され伝送路q8に出力される。メモリ
内容1R′は奇数番目の入力データパケットのタグ1T
に対応するものであるから、スイッチ414により、メ
モリ内容1R′のうち、行き先情報及び命令情報のみ
(1T′)を伝送q9に出力すると共に、コピー有/無
情報(1CF)を伝送路q12に出力する。伝送路q1
2の内容は、データラッチ4111により時刻3tに伝
送路q13に転送され、時間2tの間保持される。一
方、時刻tにおいて伝送路q1に到着したデータ1D
は、スイッチ411により、時刻tに伝送路q2出力さ
れるとともにアドレス操作部412に入力され、時刻t
に伝送路q7にアドレス(1a+1)が出力される。時
刻2tにおいて、(1a+1)に従ってアクセスされた
メモリ413の内容1R″が読み出され伝送路q8に出
力される。メモリ内容1R″は奇数番目の入力データパ
ケットのデータ1Dに対応するものであるから、スイッ
チ414により、メモリ内容1R″のうち、行き先情報
及び命令情報のみ(1T″)を伝送路q9に出力する。
伝送路q9の内容は、データラッチ417により伝送路
q10に転送される。時刻tにおいて、伝送路q2に出
力されたデータ1Dは、時刻2tにおいてデータラッチ
415により伝送路q3に転送され、時刻6tまで保持
される。伝送路q11の内容は、スイッチ419によ
り、tの時間間隔で伝送路q9、q3、q9、q1
3...と切り換えられ、1T′、1D′、1T″、1D
と変化する。伝送路q14、すなわち、プログラム記憶
部41の出力伝送路43の内容は、スイッチ4113に
より切り換えられ、伝送路p13の内容がコピー有のと
き伝送路p11の内容と等しくなり、一方、伝送路p1
3の内容がコピー無のとき、あるいは、ハイインピーダ
ンス状態のとき、ハイインピーダンス状態になる。以
上、第2の更新例におけるプログラム記憶部41への第
1入力データパケットに対する処理について詳細に述べ
た。第1入力データパケットに引き続いて入力される奇
数番目の入力データパケットについては、第1入力デー
タパケットと同様の処理がパイプライン状に行われる。
また、偶数番目の入力データパケットについては、第1
入力データパケットに対する処理と、第14図におい
て、上下対称な処理がパイプライン状に行われ、伝送路
q20にデータパケットが出力される。伝送路q14及
び伝送路q20のタイミングチャートより、プログラム
記憶部41の入力伝送路が最大性能で動作していると
き、プログラム記憶部41の2本の出力伝送路が共に最
大性能の流量を確保できることがわかる。すなわち、演
算処理部の性能を最大限に高めることができる。
以上のことから、第2の更新例においても、第1の従来
装置と同容量のメモリを用いて、第1の従来装置に対し
て2倍の並列処理効果を得ることができる。
装置と同容量のメモリを用いて、第1の従来装置に対し
て2倍の並列処理効果を得ることができる。
<発明の効果> 以上詳細に説明したように本発明によれば、従来装置と
同等の記憶容量を用い、プログラム実行時における演算
処理部の性能低下を招かず、従来装置に比して性能を向
上させることができる極めて有用な情報処理装置を得る
ことができるものである。
同等の記憶容量を用い、プログラム実行時における演算
処理部の性能低下を招かず、従来装置に比して性能を向
上させることができる極めて有用な情報処理装置を得る
ことができるものである。
第1図は本発明の一実施例のブロック図である。第2図
は第1の従来の情報処理装置のブロック図である。第3
図は、上記従来装置におけるデータパケットのフィール
ド構成図である。第4図はコピー処理を含むデータフロ
ープログラムの例である。第5図は上記従来装置のプロ
グラム記憶部における記憶内容の一部である。第6図は
上記従来装置を構成する各伝送路上のデータパケットの
流量を示す図である。第7図は第2の従来の情報処理装
置のブロック図である。第8図は第2の従来装置を構成
する各伝送路上のデータパケットの流量を示す図であ
る。第9図は実施例におけるデータパケットのフィール
ド構成図である。第10図は実施例における第1のデー
タパケット更新例を示す図である。第11図は上記第1
の更新例におけるプログラム記憶部のブロック図であ
る。第12図は上記第1の更新例におけるプログラム記
憶部を構成する各伝送路を内容を示すタイミングチャー
トである。第13図は実施例における第2のデータパケ
ット更新例を示す図である。第14図は上記第2の更新
例におけるプログラム記憶部のブロック図である。第1
5図は上記第2の更新例におけるプログラム記憶部を構
成する各伝送路を内容を示すタイミングチャートであ
る。 符号の説明 1、11、12、21、31、41:プログラム記憶
部、 2:対データ検出部、 3:演算処理部、 13:割り当て部、 312、412:アドレス操作部 313、4113:メモリ 315、316、317、415、416、417、4
18、4111、4112:データラッチ、 311、314、318、411、414、419、4
110、4113、4114:スイッチ、 4、5、6、14、15、16、17、22、23、3
2、33、34、42、43、44、p1乃至p14、
q1乃至q20:伝送路。
は第1の従来の情報処理装置のブロック図である。第3
図は、上記従来装置におけるデータパケットのフィール
ド構成図である。第4図はコピー処理を含むデータフロ
ープログラムの例である。第5図は上記従来装置のプロ
グラム記憶部における記憶内容の一部である。第6図は
上記従来装置を構成する各伝送路上のデータパケットの
流量を示す図である。第7図は第2の従来の情報処理装
置のブロック図である。第8図は第2の従来装置を構成
する各伝送路上のデータパケットの流量を示す図であ
る。第9図は実施例におけるデータパケットのフィール
ド構成図である。第10図は実施例における第1のデー
タパケット更新例を示す図である。第11図は上記第1
の更新例におけるプログラム記憶部のブロック図であ
る。第12図は上記第1の更新例におけるプログラム記
憶部を構成する各伝送路を内容を示すタイミングチャー
トである。第13図は実施例における第2のデータパケ
ット更新例を示す図である。第14図は上記第2の更新
例におけるプログラム記憶部のブロック図である。第1
5図は上記第2の更新例におけるプログラム記憶部を構
成する各伝送路を内容を示すタイミングチャートであ
る。 符号の説明 1、11、12、21、31、41:プログラム記憶
部、 2:対データ検出部、 3:演算処理部、 13:割り当て部、 312、412:アドレス操作部 313、4113:メモリ 315、316、317、415、416、417、4
18、4111、4112:データラッチ、 311、314、318、411、414、419、4
110、4113、4114:スイッチ、 4、5、6、14、15、16、17、22、23、3
2、33、34、42、43、44、p1乃至p14、
q1乃至q20:伝送路。
Claims (1)
- 【請求項1】データフロープログラムを記憶し、タブ部
及びデータ部からなる入力データパケットの行き先フィ
ールドの内容(行き先情報)をアドレスとして、行き先
情報及び命令情報を読み出し、該各情報を上記入力デー
タパケットの行き先フィールド及び命令フィールドに格
納して出力するプログラム記憶部と、該プログラム記憶
部より入力されるデータパケットの待ち合せを行ない、
行き先情報が一致する2つのデータパケットの内の一方
のデータパケットのオペランドデータフィールドを他方
のデータパケットのデータフィールドに格納して出力す
る対データ検出部と、該対データ検出部より入力される
データパケットの命令情報を解読し、その2つのオペラ
ンドデータに対して所定の演算処理を施し、その結果を
入力データパケットのデータフィールドに格納して上記
プログラム記憶部に出力する演算処理部とを有する情報
処理装置であって、上記ブログラム記憶部がコピー機
能、すなわち入力データパケットとオペランドデータが
同一である少なくとも一つ以上のデータパケットを作
成、出力する機能を有する情報処理装置において、 1つの入力ポートと少なくとも2つ以上の出力ポートを
持つ上記プログラム記憶部と、該出力ポート数に応じた
入力ポートを持つ上記対データ検出部とを、ポート数に
応じたデータ伝送路で接続することを特徴とする情報処
理装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62265743A JPH0646414B2 (ja) | 1987-10-20 | 1987-10-20 | 情報処理装置 |
US07/260,045 US5093919A (en) | 1987-10-20 | 1988-10-20 | Data flow type information processor with plural output program storing apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62265743A JPH0646414B2 (ja) | 1987-10-20 | 1987-10-20 | 情報処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01108643A JPH01108643A (ja) | 1989-04-25 |
JPH0646414B2 true JPH0646414B2 (ja) | 1994-06-15 |
Family
ID=17421380
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62265743A Expired - Fee Related JPH0646414B2 (ja) | 1987-10-20 | 1987-10-20 | 情報処理装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5093919A (ja) |
JP (1) | JPH0646414B2 (ja) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5218706A (en) * | 1988-12-19 | 1993-06-08 | Mitsubishi Denki Kabushiki Kaisha | Data flow processor with next destination node determination |
US5497344A (en) * | 1989-01-26 | 1996-03-05 | Sharp Kabushiki Kaisha | Data flow type information processor |
JP2668156B2 (ja) * | 1990-08-28 | 1997-10-27 | シャープ株式会社 | データ駆動型情報処理装置の実行制御方法 |
JP2579246B2 (ja) * | 1990-12-21 | 1997-02-05 | シャープ株式会社 | データ伝送装置 |
US5404550A (en) * | 1991-07-25 | 1995-04-04 | Tandem Computers Incorporated | Method and apparatus for executing tasks by following a linked list of memory packets |
JP2750968B2 (ja) * | 1991-11-18 | 1998-05-18 | シャープ株式会社 | データ駆動型情報処理装置 |
US5454115A (en) * | 1991-12-25 | 1995-09-26 | Sharp Kabushiki Kaisha | Data driven type processor having data flow program divided into plurality of simultaneously executable program groups for an N:1 read-out to memory-access ratio |
JP3312039B2 (ja) * | 1992-01-08 | 2002-08-05 | シャープ株式会社 | データ駆動型情報処理装置 |
JP2772604B2 (ja) * | 1992-10-27 | 1998-07-02 | シャープ株式会社 | データ処理システム |
US5404558A (en) * | 1992-02-17 | 1995-04-04 | Sharp Kabushiki Kaisha | Data driven type information processor having a plurality of memory banks |
JPH0628499A (ja) * | 1992-07-07 | 1994-02-04 | Sharp Corp | データ駆動型情報処理装置 |
US5632042A (en) * | 1992-07-28 | 1997-05-20 | Japan Radio Co. Ltd. | Data flow processor and data flow process changing system |
JPH06124352A (ja) * | 1992-10-14 | 1994-05-06 | Sharp Corp | データ駆動型情報処理装置 |
US5586281A (en) * | 1992-10-27 | 1996-12-17 | Sharp Kabushiki Kaisha | Data driven type information processing apparatus |
JPH06162228A (ja) * | 1992-11-26 | 1994-06-10 | Sharp Corp | データフロープロセッサ装置 |
JPH08249306A (ja) * | 1995-03-09 | 1996-09-27 | Sharp Corp | データ駆動型情報処理装置 |
JP3549608B2 (ja) * | 1995-04-04 | 2004-08-04 | 富士通株式会社 | 識別子による階層構造データの構造判定方法および装置 |
JP3677315B2 (ja) * | 1995-06-01 | 2005-07-27 | シャープ株式会社 | データ駆動型情報処理装置 |
US6853644B1 (en) * | 1999-12-22 | 2005-02-08 | Intel Corporation | Method and apparatus for driving data packets |
JP3769445B2 (ja) * | 2000-03-29 | 2006-04-26 | シャープ株式会社 | データ駆動型情報処理装置 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4156903A (en) * | 1974-02-28 | 1979-05-29 | Burroughs Corporation | Data driven digital data processor |
US4153932A (en) * | 1974-03-29 | 1979-05-08 | Massachusetts Institute Of Technology | Data processing apparatus for highly parallel execution of stored programs |
US4145733A (en) * | 1974-03-29 | 1979-03-20 | Massachusetts Institute Of Technology | Data processing apparatus for highly parallel execution of stored programs |
JPS58151655A (ja) * | 1982-03-03 | 1983-09-08 | Fujitsu Ltd | 情報処理装置 |
JPS5936857A (ja) * | 1982-08-25 | 1984-02-29 | Nec Corp | プロセツサユニツト |
US4918644A (en) * | 1985-05-31 | 1990-04-17 | Sanyo Electric Co., Ltd. | System containing loop shaped transmission paths for transmitting data packets using a plurality of latches connected in cascade fashion |
JPS61276032A (ja) * | 1985-05-31 | 1986-12-06 | Matsushita Electric Ind Co Ltd | 情報処理装置 |
JPH0632056B2 (ja) * | 1985-05-31 | 1994-04-27 | 松下電器産業株式会社 | デ−タ処理装置 |
JP2564805B2 (ja) * | 1985-08-08 | 1996-12-18 | 日本電気株式会社 | 情報処理装置 |
US4953083A (en) * | 1987-04-23 | 1990-08-28 | Mitsubishi Denki Kabushiki Kaisha | Data driven processor |
-
1987
- 1987-10-20 JP JP62265743A patent/JPH0646414B2/ja not_active Expired - Fee Related
-
1988
- 1988-10-20 US US07/260,045 patent/US5093919A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH01108643A (ja) | 1989-04-25 |
US5093919A (en) | 1992-03-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH0646414B2 (ja) | 情報処理装置 | |
US4943916A (en) | Information processing apparatus for a data flow computer | |
JP3720094B2 (ja) | データ駆動型情報処理装置 | |
JPS6069746A (ja) | ベクトル・デ−タ処理装置の制御方式 | |
JPH06124352A (ja) | データ駆動型情報処理装置 | |
JP2632074B2 (ja) | データフロー型情報処理装置 | |
US6823443B2 (en) | Data driven type apparatus and method with router operating at a different transfer rate than system to attain higher throughput | |
US5857111A (en) | Return address adding mechanism for use in parallel processing system | |
JPH07120279B2 (ja) | コンピュータ・システム | |
JP3581419B2 (ja) | データ駆動型情報処理装置 | |
US7124280B2 (en) | Execution control apparatus of data driven information processor for instruction inputs | |
JP2668156B2 (ja) | データ駆動型情報処理装置の実行制御方法 | |
JP2976675B2 (ja) | アレイプロセッサのルーティング方法 | |
JP2745250B2 (ja) | データフロー型情報処理装置 | |
JPS6295635A (ja) | デ−タ処理装置 | |
JPS63233436A (ja) | 遅延処理方法及びその装置 | |
JP3769445B2 (ja) | データ駆動型情報処理装置 | |
JP2620465B2 (ja) | プロトコル処理装置 | |
JPH07191955A (ja) | データ駆動型情報処理装置 | |
JP3609908B2 (ja) | 計算機接続装置 | |
JPS63100560A (ja) | 並列プロセツサ | |
JPH0368045A (ja) | 主記憶制御方式 | |
JP2731738B2 (ja) | マルチプロセッサシステム | |
JPH0325822B2 (ja) | ||
JP2767811B2 (ja) | ビデオデータ処理装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |