JPH0646414B2

JPH0646414B2 - 情報処理装置

Info

Publication number: JPH0646414B2
Application number: JP62265743A
Authority: JP
Inventors: 真一芳田; 宗一宮田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1987-10-20
Filing date: 1987-10-20
Publication date: 1994-06-15
Anticipated expiration: 2009-06-15
Also published as: JPH01108643A; US5093919A

Description

【発明の詳細な説明】＜産業上の利用分野＞本発明は、２種類のデータを一組として、数値又は論理
演算処理する命令を含むプログラムを実行する情報処理
装置に関する。

＜従来の技術＞第２図に従来の情報処理装置の一実施例におけるブロッ
ク図を示す。また、第３図に同装置におけるデータパケ
ットのフィールド構成を示す。

第２図に示す従来の情報処理装置において、１はデータ
フロープログラムを記憶し、入力データパケットの行き
先フィールドの内容（行き先情報）をアドレスとして、
行き先情報及び命令情報を読み出し、該各情報を上記入
力データパケットの行き先フィールド及び命令フィール
ドに格納して出力するプログラム記憶部である。２はプ
ログラム記憶部１より入力されるデータパケットの待ち
合せ（行き先情報が一致する２つのデータパケットの検
出）を行ない、該行き先情報が一致する２つのデータパ
ケットの内の一方のデータパケットのオペランドデー
タ、例えば第３図におけるデータ１フィールドの内容を
他方のデータパケットの第３図におけるデータ２フィー
ルドに格納して出力する対データ検出部である。３は対
データ検出部２より入力されるデータバケットに対して
所定の演算処理を施し、その結果を入力データパケット
のデータ１フィールドに格納して上記プログラム記憶部
１に出力する演算処理部である。なお、４はプログラム
記憶部１と対データ検出部２とをつなく伝送路である。
ここで伝送路４が分岐しているのに応じて、演算処理に
おける右・左オペランドデータが識別され選択的に対デ
ータ検出部２の入力ポートに入力される。また、５は対
データ検出部２と演算処理部３とをつなぐ伝送路であ
る。さらに、６は演算処理部３とプラグラム記憶部１と
をつなぐ伝送路である。

データパケットがプログラム記憶部１→対データ検出部
２→演算処理部３→プログラム記憶部１→....と回り続
けることにより、プログラム記憶部１に記憶されたプロ
グラムに基づく演算処理が進行する。

実行すべきデータフロープログラムにおいて、第４図に
示すようにデータのコピーが必要とされる場合、すなわ
ち、ある演算結果、例えば第４図における加算命令の出
力が２個以上の他の演算、例えば第４図における乗算及
び演算命令によって参照されるような場合、コピー処理
はプログラム記憶部１において行われる。第５図はプロ
グラム記憶部１における記憶内容の一部を示す図であ
る。行き先情報と命令情報の他にコピー有／無情報が記
憶されている。入力データパケットの行き先情報に基づ
きアドレス指定された部分の内容が先ず読み出される、
このとき、コピー有／無情報が「無」であれば、行き先
フィールド及び命令フィールドの内容が読み出され更新
されたデータパケットが出力されて処理は終了する。一
方、コピー有／無情報が「有」であれば、行き先フィー
ルド及び命令フィールドの内容が更新されたデータパケ
ットが出力されると共に、続いて記憶されている行き先
情報、命令情報及びコピー有／無情報が読み出される。
引き続いて読み出されたコピー有／無情報が「無」であ
れば、データ１フィールドの内容は入力データパケット
と同一の内容を格納し、行き先フィールド及び命令フィ
ールドに現在読み出された各情報を格納したデータパケ
ットが出力されて処理は終了する。すなわち、コピー処
理が実行される。コピー有／無情報が「有」であれば更
に続けて同様にコピー処理が行われる。

上記情報処理装置において、コピー処理が１度行われる
とすると、プログラム記憶部１に対する入力伝送路６と
出力伝送路４のデータパケットの流量比、すなわち、該
各伝送路を単位時間当りに通過するデータパケット数の
比は、必ず１対２になる。したがって、仮に伝送路４が
最大性能で動作しても、対データ検出部２は２つのデー
タパケットの入力に対して１つのデータパケットを出力
するものであるため、伝送路５以降は最大性能の半分の
流量しか保証されない。第６図に伝送路４の流量を１と
したときの各伝送路のデータパケットの流量を示す。

このように伝送路５と６は最大性能の２分の１でしか動
作しない。そのために演算処理部３もまた潜在能力の２
分の１の性能しか出せないことになり、上記情報処理装
置のプラグラム実行時における性能低下を招く結果とな
っている。

第７図に第２の従来実施例における情報処理装置のブロ
ック図を示す。第２の情報処理装置はプログラム記憶部
を２個設け、演算処理部より出力されるデータパケット
を上記２個のプログラム記憶部に振り分けて入力させる
と共に、各プログラム記憶部と対データ検出部との間を
個別に結ぶ伝送路を設けている。

第７図において、１１及び１２はプログラム記憶部、２
は対データ検出部、３は演算処理部である。これら各部
の機能は第１の情報処理装置と全く同一である。１３は
演算処理部３より出力されたデータパケットを２個のプ
ログラム記憶部１１、１２に到着順にしたがって振り分
けるための割り当て部である。また、５、６、１４、１
５、１６、１７は各部を結ぶ伝送路である。

第２の情報処理装置においては、プログラム記憶部１
１、１２への入力を割り当て部１３が振り分けているた
め、プログラム記憶部１１、１２ともに最高性能の２分
の１の割合で入力が入る。プログラム記憶部１１、１２
においてコピー処理が行わればプログラム記憶部１１、
１２の出力伝送路１４、１５のデータパケットの流量は
入力伝送路１６、１７の２倍になる。すなわち、対デー
タ検出部２の２個の入力伝送路１４、１５はそれぞれ最
大性能の流量を確保でき、対データ検出部２の出力伝送
路５、すなわち、演算処理部３の入力伝送路３もまた最
大性能の流量を確保される。第８図に第２の従来装置に
おけるデータパケットの流量を示す。

したがって、第２の従来装置においては、演算処理部３
の性能を最大限に高めることができ、第１の従来装置に
比べて並列処理の効果が２倍現われる。

＜発明が解決しようとする問題点＞第２の従来装置においては、演算処理部の性能を最大限
に高めることができ、第１の従来装置に比べて原理的に
２倍の並列処理性能を有している。しかし、第２の従来
装置は、第１の従来装置に対してプログラム記憶部を２
重化したものである。そのため、第２の従来装置のプラ
グラム記憶部の全体の記憶容量は、第１の従来装置に比
べて２倍になり、情報処理装置の大規模化を招くという
問題点がある。

本発明は、上記問題点に関してなされたもので、従来装
置における上記問題点を解決することを目的としてい
る。

＜問題を解決するための手段＞プログラム記憶部の出力ポートを複数化し、該プログラ
ム記憶部と対データ検出部との間に該プログラム記憶部
の出力ポート数に応じた本数の伝送路を設けることによ
り、演算処理部における最大性能を確保すると共に、該
プログラム記憶部における記憶容量を第１の従来装置に
おけるプログラム記憶部の記憶容量と同等な記憶手段を
提供する。

＜作用＞本発明に従えば、第１の従来装置におけるプログラム記
憶部と同等な記憶容量をもつプログラム記憶部に複数の
出力ポートを設けたので、第２の従来装置と同様に演算
処理部における最大性能を確保できると共に、プログラ
ム記憶部の記憶容量を必要最小限に抑えることができ
る。

＜実施例＞以下、実施例に基づいて本発明を詳細に説明する。

第１図は本発明の一実施例のブロック図である。第１図
において、２１はプログラム記憶部である。２は対デー
タ検出部、３は演算処理部であり、２及び３の各機能は
第１及び第２の従来装置における情報処理装置と全く同
一である。また、５、６、２２、２３は各部を結ぶ伝送
路である。

第９図に本発明の実施例におけるデータパケットのフィ
ールド構成を示す。データパケットは、行き先フィール
ド及び命令フィールドを第１ワード、データ１フィール
ド及びデータ２フィールドを第２ワードとする２つのワ
ードにより構成され、第１ワードをタグ、第２ワードを
データと呼ぶ。

第１０図にプログラム記憶部２１に対するデータパケッ
トの第１の更新例を示す。第１０図において、３１はプ
ログラム記憶部、３２、３３、３４は伝送路である。３
１、３２、３３、３４は、それぞれ第１図におけるプロ
グラム記憶部２１、伝送路６、２２、２３に対応する。

プログラム記憶部３１は、第５図に示すデータフロープ
ログラムを記憶し、伝送路３２より入力される第１入力
データパケットのタグ１Ｔの行き先フィールドの内容を
アドレスとして、行き先情報及び命令情報を読み出し、
該各情報を第１出力データパケットのタグ１Ｔ′として
伝送路３３に出力する。第１入力データパケットのタグ
１Ｔに引き続いて伝送路３２よりプログラム記憶部３１
に入力される第１入力データパケットのデータ１Ｄはそ
のままタグ１Ｔ′に引き続いて伝送路３３に出力され
る。タグ１Ｔ′とデータ１Ｄを合わせて第１出力データ
パケットとなる。タグ１Ｔの行き先フィールドの内容を
アドレスとして、行き先情報及び命令情報を読み出す際
に、コピー有／無情報も読み出される。コピー有／無情
報が「有」のとき、続いて記憶されている行き先情報及
び、命令情報を読み出し、該各情報をタク１Ｔ″として
伝送路３４に出力する。このとき、タク１Ｔ″に引き続
き、データ１Ｄが伝送路３４に出力される。タク１Ｔ″
とデータ１Ｄを合わせて第１出力データパケットのコピ
ーデータパケットとなり、コピー処理が実現される。一
方、コピー有／無情報が「無」のときは、コピー処理が
行われず、伝送路３４には何も出力されない。第１の更
新例においてコピーされるデータ数は最大１個とする。
第１入力データパケットに引き続き、伝送路３２よりプ
ログラム記憶部３１に入力される第２データパケットに
対しても全く同様の処理がプログラム記憶部３１におい
て行われる。

第１１図にプログラム記憶部３１のブロック図を示す。
ｐ１乃至ｐ１４は、伝送路であり、ワード転送時間をｔ
とする。このうち、ｐ１、ｐ９、ｐ１４は、それぞれ第
１０図の伝送路３２、３３、３４に対応する。３１１は
伝送路ｐ１より引き続いて入力されるデータパケットの
タグ及びデータをそのまま伝送路ｐ５に出力すると共
に、入力データパケットのうちデータ（第２ワード）の
みを伝送路ｐ２に出力するスイッチである。３１２は伝
送路ｐ５より入力されるワードがタグのときタグ内の行
き先フィールドの内容を伝送路ｐ６に出力し、一方、入
力されるワードがデータのとき、そのデータに先行する
タグの行き先フィールドの内容に１を加えたものを伝送
路ｐ６に出力するアドレス操作部である。３１３は第５
図に示すデータフロープログラムを記憶するメモリであ
り、伝送路ｐ６で指定されたアドレスに従ってアクセス
された内容を時間ｔ経過後、伝送路ｐ７へ出力する。メ
モリ３１３の記憶容量は、第１の従来装置と同容量とす
る。３１４は伝送路ｐ７より入力されるメモリ読み出し
内容が、アドレス操作部３１２に入力されたワード、す
なわち、伝送路ｐ５の内容がタグのときのものに対応す
れば、メモリ読み出し内容のうち、行き先情報及び命令
情報のみを伝送路ｐ８に出力すると共に、コピー有／無
情報を伝送路ｐ１２に出力し、一方、伝送路ｐ７より入
力されるメモリ読み出し内容が、アドレス操作部３１２
に入力されたワード、すなわち、伝送路ｐ５の内容がデ
ータのときのものに対応すれば、メモリ読み出し内容の
うち、行き先情報及び命令情報のみを伝送路ｐ１０に出
力するスイッチである（第１２図の破線矢印が示すワー
ド伝送状態参照）。３１５、３１６は各入力伝送路の内
容を時間ｔだけ保持するデータラッチである。３１７は
入力伝送路の内容を時間２ｔだけ保持するデータラッチ
である。３１８は伝送路ｐ１３の内容がコピー有のとき
伝送路ｐ１１の内容を伝送路ｐ１４に出力し、伝送路ｐ
１３の内容がコピー無のとき何も出力しないスイッチで
ある。各伝送路の状態について上記に規定がない場合
は、ハイインピーダンス状態にあるものとする。

第１２図に第１１図における各伝送路の状態を表わすタ
イミングチャートを示す。第１２図において、ｐ１乃至
ｐ１４は、対応する伝送路を示す。１Ｔ、１Ｄ、それぞ
れプログラム記憶部３１への第１入力データパケットの
タグ、データを表わす。１ａは、タグ１Ｔの行先フィー
ルド（アドレス）を、（１ａ＋１）は、１ａによって示
されるアドレスの次のアドレスを示す。１Ｒ′は、１ａ
をアドレスとして読み出されたメモリの内容、すなわ
ち、行き先情報、命令情報及びコピー有／無情報を表わ
す。同様に、１Ｒ″は、（１ａ＋１）をアドレスとして
読み出されたメモリの内容を表わす。１Ｔ′は、１Ｒ′
の内容のうち、行き先情報及び命令情報を表わす。同様
に、１Ｔ″は、１Ｒ″の内容のうち、行き先情報及び命
令情報を表わす。１ＣＦは、１Ｒ′の内容のうち、コピ
ー有／無情報を表わす。２Ｔ、２Ｄ、２ａ、２ａ＋１、
２Ｒ′、２Ｒ″、２ＣＦは、プログラム記憶部３１への
第２入力データパケットを対応し、その内容は、第１入
力データパケットに対するものと同様である。プログラ
ム記憶部３１への第３入力データパケットに対しても同
様である。

時刻０において第１入力データパケットのタグ１Ｔが伝
送路ｐ１、すなわち、プログラム記憶部３１の入力伝送
路に到着し、以下、１Ｄ、２Ｔ、２Ｄ、３Ｔ、３Ｄ....
が時間間隔ｔごとに伝送路ｐ１に到達する状態、すなわ
ち、伝送路ｐ１が最大性能でデータパケットの転送を行
っている状態を想定する。時刻０において伝送路ｐ１に
到着したタグ１Ｔは、スイッチ３１１により、時刻０に
伝送路ｐ５に出力されるとともにアドレス操作部３１２
に入力され、時刻０に伝送路ｐ６にアドレス１ａが出力
される。時刻ｔにおいて、１ａに従ってアクセスされた
メモリ３１３の内容１Ｒ′が読み出され伝送路ｐ７に出
力される。メモリ内容１Ｒ′はタグ１Ｔに対応するもの
であるから、スイッチ３１４により、メモリ内容１Ｒ′
のうち、行き先情報及び命令情報のみ（１Ｔ′）を伝送
路ｐ８に出力すると共に、コピー有／無情報（１ＣＦ）
を伝送路ｐ１２に出力する。一方、時刻ｔにおいて伝送
路ｐ１に到着したデータ１Ｄは、スイッチ３１１によ
り、時刻ｔに伝送路ｐ２及びｐ５に出力されるとともに
アドレス操作部３１２に入力され、時刻ｔに伝送路ｐ６
にアドレス（１ａ＋１）が出力される。時刻２ｔにおい
て、（１ａ＋１）に従ってアクセスされたメモリ３１３
の内容１Ｒ″が読み出され伝送路ｐ７に出力される。メ
モリ内容１Ｒ″はデータ１Ｄに対応するものであるか
ら、スイッチ３１４により、メモリ内容１Ｒ″のうち、
行き先情報及び命令情報のみ（１Ｔ″）を伝送路ｐ１０
に出力する。時刻ｔにおいて、伝送路ｐ２に出力された
データ１Ｄは、時刻２ｔ、３ｔにおいてそれぞれ伝送路
ｐ３、ｐ４に転送される。伝送路ｐ９、すなわち、プロ
グラム記憶部３１の出力伝送路３３は、伝送路ｐ３と伝
送路ｐ８を重ね合せたものであるから、時刻ｔに１
Ｔ′、時刻２ｔに１Ｄを出力する。同様に伝送路ｐ１１
は、時刻２ｔに１Ｔ″、時刻３ｔに１Ｄを出力する。と
ころで、データラッチ３１７は時刻２ｔにおける伝送路
ｐ１２の内容を時刻４ｔまで保持する。伝送路ｐ１４、
すなわち、プログラム記憶部３１の出力伝送路３４は、
スイッチ３１８により切り換えられ、伝送路ｐ１３の内
容がコピー有のとき伝送路ｐ１１の内容と等しくなり、
一方、伝送路ｐ１３の内容がコピー無のときハイインピ
ーダンス状態になる。以上、第１の更新例におけるプロ
グラム記憶部３１への第１入力データパケットに対する
処理について詳細に述べた。第１入力データパケットに
引き続いて入力される第２入力データパケット以降のデ
ータパケットについても第１入力データパケットと同様
の処理がパイプライン状に行われる。伝送路ｐ９及び伝
送路ｐ１４のタイミングチャートより、プログラム記憶
部３１の入力伝送路が最大性能で動作しているとき、プ
ログラム記憶部３１の２本の出力伝送路が共に最大性能
の流量を確保できることがわかる。すなわち、演算処理
部の性能を最大限に高めることができる。

以上のことから、第１の更新例において、第１の従来装
置と同容量のメモリを用いて、第１の従来装置に対して
２倍の並列処理効果を得ることができる。

以上で第１の更新例に対する説明を終了する。次に、第
２の更新例の説明を行う。第１３図にプログラム記憶部
２１に対するデータパケットの第２の更新例を示す。第
１３図において、４１はプログラム記憶部、４２、４
３、４４は伝送路である。４１、４２、４３、４４は、
それぞれ第１図におけるプログラム記憶部２１、伝送路
６、２２、２３に対応する。

プログラム記憶部４１は、第５図に示すデータフロープ
ログラムを記憶し、伝送路４２より入力される第１入力
データパケットのタグ１Ｔの行き先フィールドの内容を
アドレスとして、行き先情報及び命令情報を読み出し、
該各情報を第１出力データパケットのタグ１Ｔ′として
伝送路４３に出力する。第１入力データパケットのタグ
１Ｔに引き続いて伝送路４２よりプログラム記憶部４１
に入力される第１入力データパケットのデータ１Ｄはそ
のままタグ１Ｔ′に引き続いて伝送路４３に出力され
る。タグ１Ｔ′とデータ１Ｄを合わせて第１出力データ
パケットとなる。タグ１Ｔの行き先フィールドの内容を
アドレスとして、行き先情報及び命令情報を読み出す際
に、コピー有／無情報も読み出される。コピー有／無情
報が「有」のとき、続いて記憶されている行き先情報及
び、命令情報を読み出し、該各情報をタク１Ｔ″とし
て、データＤ１に引き続いて伝送路４３に出力する。さ
らに、タグ１Ｔ″に引き続き、データ１Ｄが伝送路４３
に出力される。タグ１Ｔ″とデータ１Ｄを合わせて第１
出力データパケットのコピーデータパケットとなり、コ
ピー処理が実現される。一方、コピー有／無情報が
「無」のときは、コピー処理が行われず、伝送路４３に
タグ１Ｔとデータ１Ｄのみが出力される。第２の更新例
においてコピーされるデータ数は最大１個とする。第１
入力データパケットに引き続き、伝送路４２よりプログ
ラム記憶部４１に入力される第２データパケットに対
し、出力伝送路を伝送路４３のかわりに伝送路４４とす
る以外、全く同様の処理がプログラム記憶部４１におい
て行われる。以下、第３、第５...入力データパケット
に対して伝送路４３を、また、第４、第６...入力デー
タパケットに対して伝送路４３を出力伝送路とする。

第１４図にプログラム記憶部４１のブロック図を示す。
ｑ１乃至ｑ２０は、伝送路であり、ワード転送時間をｔ
とする。このうち、ｑ１、ｑ１４、ｑ２０は、それぞれ
第１３図の伝送路４２、４３、４４に対応する。４１１
は伝送路ｑ１より引き続いて入力されるデータパケット
のタグ及びデータをそのまま伝送路ｑ６に出力すると共
に、入力データパケットのうち（第２ワード）のみを伝
送路ｑ２と伝送路ｑ４に対して交互に出力するスイッチ
である。４１２は伝送路ｑ６より入力されるワードがタ
グのときタグ内の行き先フィールドの内容を伝送路ｑ７
に出力し、一方、入力されるワードがデータのとき、そ
のデータに先行するタグの行き先フィールドの内容に１
を加えたものを伝送路ｑ７に出力するアドレス操作部で
ある。４１３は第５図に示すデータフロープログラムを
記憶するメモリであり、伝送路ｑ７で指定されたアドレ
スに従ってアクセスされた内容を時間ｔ経過後、伝送路
ｑ８へ出力する。メモリ４１３の記憶容量は第１の従来
装置の同容量とする。４１４は伝送路ｑ８より入力され
るメモリ読み出し内容が、アドレス操作部４１２に入力
されたワード、すなわち、伝送路ｑ６の内容が奇数番目
の入力データパケットのタグのときのものに対応すれ
ば、メモリ読み出し内容のうち、行き先情報及び命令情
報のみを伝送路ｑ９に、また、コピー有／無情報を伝送
路ｑ１２に出力し、伝送路ｑ６の内容が奇数番目の入力
データパケットのデータのときのものに対応すれば、メ
モリ読み出し内容のうち、行き先情報及び命令情報のみ
を伝送路ｑ９に出力する。さらに、伝送路ｑ６の内容が
偶数番目の入力データパケットのタグのときのものに対
応すれば、メモリ読み出し内容のうち、行き先情報及び
命令情報のみを伝送路ｑ１５に、また、コピー有／無情
報を伝送路ｑ１８に出力し、伝送路ｑ６の内容が偶数番
目の入力データパケットのデータのときのものに対応す
れば、メモリ読み出し内容のうち、行き先情報及び命令
情報のみを伝送路ｑ１５に出力するスイッチである。４
１５、４１６は各入力伝送路の内容を時間４ｔだけ保持
するデータラッチである。４１７、４１８は各入力伝送
路の内容を時間ｔだけ保持するデータラッチである。４
１９は伝送路ｑ９がスイッチ４１４によって選ばれた
後、時間ｔの間、伝送路ｑ９の内容を、次の時間ｔの間
は伝送路ｑ３の内容を、その次の時間ｔの間は伝送路ｑ
１０の内容を、さらに、次の時間ｔの間は伝送路ｑ３の
内容を、伝送路ｐ１１に出力するスイッチである。４１
１０はスイッチ４１９と同様の機能を有するスイッチで
あり、各伝送路ｑ１５、ｑ１６、ｑ５、ｑ１７はそれぞ
れスイッチ４１９の伝送路ｑ９、ｑ１０、ｑ３、ｑ１１
に対応する。４１１１は伝送路ｑ１２上のコピー有／無
情報を時間２ｔの遅れで時間２ｔの間保持するデータラ
ッチである。４１１２は伝送路ｑ１８上のコピー有／無
情報を時間２ｔの遅れで時間２ｔの間保持するデータラ
ッチである。４１１３は伝送路ｑ１３の内容がコピー有
のとき伝送路ｑ１１の内容を伝送路ｑ１４に出力し、伝
送路ｑ１３の内容がコピー無のとき、あるいは、ハイイ
ンピーダンス状態のとき、何も出力しないスイッチであ
る。４１１４は伝送路ｑ１９の内容がコピー有のとき伝
送路ｑ１７の内容を伝送路ｑ２０に出力し、伝送路ｑ１
９の内容がコピー無のとき、あるいは、ハイインピーダ
ンス状態のとき、何も出力しないスイッチである。各伝
送路の状態について上記に規定がない場合は、ハイイン
ピーダンス状態にあるものとする。

第１５図に第１４図における各伝送路の状態を表わすタ
イミングチャートを示す。第１５図において、ｑ１乃至
ｑ２０は、対応する伝送路を示す。１Ｔ、１Ｄ等の記号
は、第１の更新例の場合と全く同様である。

第１の更新例の場合と同様に、時刻０において第１入力
データパケットのタグ１Ｔが伝送路ｑ１、すなわち、プ
ログラム記憶部４１の入力伝送路に到着し、以下、１
Ｄ、２Ｔ、２Ｄ、３Ｔ、３Ｄ、....が時間間隔ｔごとに
伝送路ｑ１に到着する状態、すなわち、伝送路ｑ１が最
大性能でデータパケットの転送を行っている状態を想定
する。時刻０において伝送路ｑ１に到着したタグ１Ｔ
は、スイッチ４１１により、時刻０に伝送路ｑ６に出力
されるとともにアドレス操作部４１２に入力され、時刻
０に伝送路ｑ７にアドレス１ａが出力される。時刻ｔに
おいて、１ａに従ってアクセスされたメモリ４１３の内
容１Ｒ′が読み出され伝送路ｑ８に出力される。メモリ
内容１Ｒ′は奇数番目の入力データパケットのタグ１Ｔ
に対応するものであるから、スイッチ４１４により、メ
モリ内容１Ｒ′のうち、行き先情報及び命令情報のみ
（１Ｔ′）を伝送ｑ９に出力すると共に、コピー有／無
情報（１ＣＦ）を伝送路ｑ１２に出力する。伝送路ｑ１
２の内容は、データラッチ４１１１により時刻３ｔに伝
送路ｑ１３に転送され、時間２ｔの間保持される。一
方、時刻ｔにおいて伝送路ｑ１に到着したデータ１Ｄ
は、スイッチ４１１により、時刻ｔに伝送路ｑ２出力さ
れるとともにアドレス操作部４１２に入力され、時刻ｔ
に伝送路ｑ７にアドレス（１ａ＋１）が出力される。時
刻２ｔにおいて、（１ａ＋１）に従ってアクセスされた
メモリ４１３の内容１Ｒ″が読み出され伝送路ｑ８に出
力される。メモリ内容１Ｒ″は奇数番目の入力データパ
ケットのデータ１Ｄに対応するものであるから、スイッ
チ４１４により、メモリ内容１Ｒ″のうち、行き先情報
及び命令情報のみ（１Ｔ″）を伝送路ｑ９に出力する。
伝送路ｑ９の内容は、データラッチ４１７により伝送路
ｑ１０に転送される。時刻ｔにおいて、伝送路ｑ２に出
力されたデータ１Ｄは、時刻２ｔにおいてデータラッチ
４１５により伝送路ｑ３に転送され、時刻６ｔまで保持
される。伝送路ｑ１１の内容は、スイッチ４１９によ
り、ｔの時間間隔で伝送路ｑ９、ｑ３、ｑ９、ｑ１
３...と切り換えられ、１Ｔ′、１Ｄ′、１Ｔ″、１Ｄ
と変化する。伝送路ｑ１４、すなわち、プログラム記憶
部４１の出力伝送路４３の内容は、スイッチ４１１３に
より切り換えられ、伝送路ｐ１３の内容がコピー有のと
き伝送路ｐ１１の内容と等しくなり、一方、伝送路ｐ１
３の内容がコピー無のとき、あるいは、ハイインピーダ
ンス状態のとき、ハイインピーダンス状態になる。以
上、第２の更新例におけるプログラム記憶部４１への第
１入力データパケットに対する処理について詳細に述べ
た。第１入力データパケットに引き続いて入力される奇
数番目の入力データパケットについては、第１入力デー
タパケットと同様の処理がパイプライン状に行われる。
また、偶数番目の入力データパケットについては、第１
入力データパケットに対する処理と、第１４図におい
て、上下対称な処理がパイプライン状に行われ、伝送路
ｑ２０にデータパケットが出力される。伝送路ｑ１４及
び伝送路ｑ２０のタイミングチャートより、プログラム
記憶部４１の入力伝送路が最大性能で動作していると
き、プログラム記憶部４１の２本の出力伝送路が共に最
大性能の流量を確保できることがわかる。すなわち、演
算処理部の性能を最大限に高めることができる。

以上のことから、第２の更新例においても、第１の従来
装置と同容量のメモリを用いて、第１の従来装置に対し
て２倍の並列処理効果を得ることができる。

＜発明の効果＞以上詳細に説明したように本発明によれば、従来装置と
同等の記憶容量を用い、プログラム実行時における演算
処理部の性能低下を招かず、従来装置に比して性能を向
上させることができる極めて有用な情報処理装置を得る
ことができるものである。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図である。第２図
は第１の従来の情報処理装置のブロック図である。第３
図は、上記従来装置におけるデータパケットのフィール
ド構成図である。第４図はコピー処理を含むデータフロ
ープログラムの例である。第５図は上記従来装置のプロ
グラム記憶部における記憶内容の一部である。第６図は
上記従来装置を構成する各伝送路上のデータパケットの
流量を示す図である。第７図は第２の従来の情報処理装
置のブロック図である。第８図は第２の従来装置を構成
する各伝送路上のデータパケットの流量を示す図であ
る。第９図は実施例におけるデータパケットのフィール
ド構成図である。第１０図は実施例における第１のデー
タパケット更新例を示す図である。第１１図は上記第１
の更新例におけるプログラム記憶部のブロック図であ
る。第１２図は上記第１の更新例におけるプログラム記
憶部を構成する各伝送路を内容を示すタイミングチャー
トである。第１３図は実施例における第２のデータパケ
ット更新例を示す図である。第１４図は上記第２の更新
例におけるプログラム記憶部のブロック図である。第１
５図は上記第２の更新例におけるプログラム記憶部を構
成する各伝送路を内容を示すタイミングチャートであ
る。符号の説明１、１１、１２、２１、３１、４１：プログラム記憶
部、２：対データ検出部、３：演算処理部、１３：割り当て部、３１２、４１２：アドレス操作部３１３、４１１３：メモリ３１５、３１６、３１７、４１５、４１６、４１７、４
１８、４１１１、４１１２：データラッチ、３１１、３１４、３１８、４１１、４１４、４１９、４
１１０、４１１３、４１１４：スイッチ、４、５、６、１４、１５、１６、１７、２２、２３、３
２、３３、３４、４２、４３、４４、ｐ１乃至ｐ１４、
ｑ１乃至ｑ２０：伝送路。

Claims

【特許請求の範囲】

【請求項１】データフロープログラムを記憶し、タブ部
及びデータ部からなる入力データパケットの行き先フィ
ールドの内容（行き先情報）をアドレスとして、行き先
情報及び命令情報を読み出し、該各情報を上記入力デー
タパケットの行き先フィールド及び命令フィールドに格
納して出力するプログラム記憶部と、該プログラム記憶
部より入力されるデータパケットの待ち合せを行ない、
行き先情報が一致する２つのデータパケットの内の一方
のデータパケットのオペランドデータフィールドを他方
のデータパケットのデータフィールドに格納して出力す
る対データ検出部と、該対データ検出部より入力される
データパケットの命令情報を解読し、その２つのオペラ
ンドデータに対して所定の演算処理を施し、その結果を
入力データパケットのデータフィールドに格納して上記
プログラム記憶部に出力する演算処理部とを有する情報
処理装置であって、上記ブログラム記憶部がコピー機
能、すなわち入力データパケットとオペランドデータが
同一である少なくとも一つ以上のデータパケットを作
成、出力する機能を有する情報処理装置において、１つの入力ポートと少なくとも２つ以上の出力ポートを
持つ上記プログラム記憶部と、該出力ポート数に応じた
入力ポートを持つ上記対データ検出部とを、ポート数に
応じたデータ伝送路で接続することを特徴とする情報処
理装置。