JPH0646379B2 - Carry logic circuit - Google Patents
Carry logic circuitInfo
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- JPH0646379B2 JPH0646379B2 JP16514484A JP16514484A JPH0646379B2 JP H0646379 B2 JPH0646379 B2 JP H0646379B2 JP 16514484 A JP16514484 A JP 16514484A JP 16514484 A JP16514484 A JP 16514484A JP H0646379 B2 JPH0646379 B2 JP H0646379B2
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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Description
【発明の詳細な説明】 ［発明の技術分野］ この発明は全加算器に使用される桁上げ論理回路に関す
る。Description: TECHNICAL FIELD OF THE INVENTION The present invention relates to a carry logic circuit used in a full adder.
［発明の技術的背景］ デイジタル演算の分野では全加算器がしばしば使用され
ている。この全加算器には、上位桁に対する桁上げ信号
を形成する桁上げ論理回路が設けられ、この桁上げ論理
回路は演算信号および被演算信号と下位桁からの桁上げ
信号に応じて上位桁に対する桁上げ信号を形成する。TECHNICAL BACKGROUND OF THE INVENTION Full adders are often used in the field of digital arithmetic. The full adder is provided with a carry logic circuit for forming a carry signal for the upper digit, and the carry logic circuit for the upper digit in accordance with the operation signal, the operated signal and the carry signal from the lower digit. Form a carry signal.
第２図は従来の桁上げ論理回路が用いられた全加算器の
構成を示す回路図である。この全加算器では、演算信号
Ａおよび被演算信号Ｂと下位桁からの桁上げ信号Cinと
が加算器11および桁上げ論理回路12に並列に供給され
る。加算器11は上記各信号Ａ、Ｂ、Cinから和の信号Ｓ
を算出する。また、上記桁上げ論理回路12は同じく上記
各信号Ａ、Ｂ、Cinから、第３図の論理図に示すよう
に、信号Ａ、Ｂ、Cinのうち少なくともいずれか２つの
信号が“１”レベルのときに“１”レベルとなるような
上位桁に対する桁上げ信号Coutを算出する。FIG. 2 is a circuit diagram showing the configuration of a full adder using a conventional carry logic circuit. In this full adder, the operation signal A and the operated signal B and the carry signal C in from the lower digit are supplied in parallel to the adder 11 and the carry logic circuit 12. The adder 11 outputs the sum signal S from the signals A, B and C in described above.
To calculate. Also, the carry logic circuit 12 also each signal A, B, from C in, as shown in the logic diagram of Figure 3, signal A, B, at least any two of the signals of the C in the "1 The carry signal C out for the higher-order digit that becomes the "1" level at the "level" is calculated.
このような桁上げ信号を形成する従来の桁上げ論理回路
12は、図示するように、信号Ａ、Ｂが供給される２入力
のアンドゲート13、信号Ａ、Cinが供給される２入力の
アンドゲート14、信号Ｂ、Cinが供給される２入力のア
ンドゲート15、上記３つのアンドゲート13、14、15の出
力信号が並列に供給される３入力のノアゲート16および
このノアゲート16の出力信号を反転するインバータ17か
ら構成されている。A conventional carry logic circuit for forming such a carry signal.
As shown in the figure, 12 is a 2-input AND gate 13 to which signals A and B are supplied, a 2-input AND gate 14 to which signals A and C in are supplied, and a 2-input AND gate to which signals B and C in are supplied. AND gate 15, a three-input NOR gate 16 to which the output signals of the three AND gates 13, 14 and 15 are supplied in parallel, and an inverter 17 which inverts the output signal of the NOR gate 16.
［背景技術の問題点］ ところで、上記従来の桁上げ論理回路12をＰチャネルＭ
ＯＳトランジスタおよびＮチャネルＭＯＳトランジスタ
を用いたいわゆるＣＭＯＳ構成で実現するとき、14個の
トランジスタが必要となる。デイジタル演算、特に乗算
を行なう場合、全加算器は通常非常に多く用いられてい
る。このため、従来のような桁上げ論理回路を用いると
全体の素子数が極めて多くなり、集積化する際のチップ
サイズが大型化して価格が高価になる欠点がある。[Problems of Background Art] By the way, the above-mentioned conventional carry logic circuit 12 is used as a P channel M
When the so-called CMOS structure using OS transistors and N-channel MOS transistors is used, 14 transistors are required. When performing digital operations, especially multiplications, full adders are usually very often used. For this reason, if a carry logic circuit like the conventional one is used, the total number of elements becomes extremely large, and there is a drawback that the chip size at the time of integration becomes large and the price becomes expensive.
［発明の目的］ この発明は上記のような事情を考慮してなされたもので
あり、その目的とするところは素子数が従来よりも少な
い桁上げ論理回路を提供することにある。[Object of the Invention] The present invention has been made in consideration of the above circumstances, and an object of the present invention is to provide a carry logic circuit having a smaller number of elements than the conventional one.
［発明の概要］ 上位桁に対する桁上げ信号は下位桁からの桁上げ信号、
演算信号および被演算信号によって決定される。そして
桁上げ信号の出力条件のうち、下位桁から桁上げが生じ
ているのに桁上げ信号を上位桁に出力しないのは、演算
信号および被演算信号が共に“０”レベルの場合であ
り、下位桁から桁上げが生じていないときに桁上げ信号
を上位桁に出力するのは、演算信号および被演算信号が
共に“１”レベルの場合であり、この２つの場合以外で
は下位桁からの桁上げ信号をそのまま上位桁に伝えれば
よいことになる。そこでこの発明にあっては、下位桁か
らの桁上げ信号を第１のＣＭＯＳインバータに供給し、
上記第１のＣＭＯＳインバータの出力信号を第２のＣＭ
ＯＳインバータに供給し、さらに高電位の電源と上記第
１のＣＭＯＳインバータの出力端子との間に、ゲートに
演算信号および被演算信号信号それぞれが供給されるＰ
チャネル型の２個のトランジスタを直列に挿入し、かつ
上記第１のＣＭＯＳインバータの出力端子と低電位の電
源との間に、ゲートに演算信号および被演算信号信号そ
れぞれが供給されるＮチャネル型の２個のトランジスタ
を直列に挿入し、上記第２のＣＭＯＳインバータの出力
端子から上位桁に対する桁上げ信号を得るようにしてい
る。[Summary of Invention] The carry signal for the upper digit is a carry signal from the lower digit,
It is determined by the operation signal and the operated signal. In the output condition of the carry signal, the carry signal is not output to the upper digit even though the carry is generated from the lower digit when both the operation signal and the operated signal are at “0” level. The carry signal is output to the upper digit when no carry occurs from the lower digit when both the operation signal and the operated signal are at the "1" level. It is sufficient to transmit the carry signal as it is to the upper digit. Therefore, in the present invention, a carry signal from the lower digit is supplied to the first CMOS inverter,
The output signal of the first CMOS inverter is used as the second CM.
P is supplied to the OS inverter, and the operation signal and the operated signal signal are supplied to the gate between the high-potential power supply and the output terminal of the first CMOS inverter.
N-channel type in which two channel type transistors are inserted in series, and an arithmetic signal and an operated signal signal are respectively supplied to the gate between the output terminal of the first CMOS inverter and the low potential power source. Two transistors are inserted in series to obtain a carry signal for the upper digit from the output terminal of the second CMOS inverter.
［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説明する。[Embodiment of the Invention] An embodiment of the present invention will be described below with reference to the drawings.
第１図はこの発明に係る桁上げ論理回路の一実施例の構
成を示す回路図である。図において、高電位の電源電圧
ＶＤＤ印加点と低電位の電源電圧ＶＳＳ印加点（アース
電位）との間には、ゲートが共通に接続されたＰチャネ
ルのＭＯＳトランジスタ21およびＮチャネルのＭＯＳト
ランジスタ22が直列に挿入されている。この両トランジ
スタ21，22はＣＭＯＳインバータ20を構成しており、そ
のゲート共通接続点には下位桁からの桁上げ信号Cinが
供給される。また、上記両トランジスタ21，22のドレイ
ン共通接続点には出力端子23が設けられる。これと同様
に、ＶＤＤ印加点とＶＳＳ印加点との間には、ゲートが
共通に接続されたＰチャネルのＭＯＳトランジスタ31お
よびＮチャネルのＭＯＳトランジスタ32が直列に挿入さ
れている。この両トランジスタ31，32はＣＭＯＳインバ
ータ30を構成しており、そのゲート共通接続点には上記
ＣＭＯＳインバータ20の出力端子23の信号が供給され
る。また、上記両トランジスタ31，32のドレイン共通接
続点には出力端子33が設けられる。FIG. 1 is a circuit diagram showing the configuration of an embodiment of a carry logic circuit according to the present invention. In the figure, a P-channel MOS transistor 21 and an N-channel MOS transistor whose gates are commonly connected between a high-potential power supply voltage VDD application point and a low-potential power supply voltage VSS application point (ground potential). The transistor 22 is inserted in series. The transistors 21 and 22 form a CMOS inverter 20, and a carry signal C in from the lower digit is supplied to the common connection point of the gates thereof. An output terminal 23 is provided at the common drain connection point of both the transistors 21 and 22. Similarly, a P-channel MOS transistor 31 and an N-channel MOS transistor 32, whose gates are commonly connected, are inserted in series between the V DD application point and the V SS application point. The transistors 31 and 32 form a CMOS inverter 30, and a signal at the output terminal 23 of the CMOS inverter 20 is supplied to a common connection point of the gates thereof. An output terminal 33 is provided at the common drain connection point of both the transistors 31 and 32.
さらにＶＤＤ印加点と上記ＣＭＯＳインバータ20の出力
端子23との間には、ゲートに演算信号Ａおよび被演算信
号Ｂが供給されるＰチャネルの２つのＭＯＳトランジス
タ41，42が直列に挿入され、上記ＣＭＯＳインバータ20
の出力端子23とＶＳＳ印加点との間には、ゲートに演算
信号Ａおよび被演算信号Ｂが供給されるＮチャネルの２
つのＭＯＳトランジスタ43，44が直列に挿入されてい
る。Further, between the VDD application point and the output terminal 23 of the CMOS inverter 20, two P-channel MOS transistors 41, 42 whose gates are supplied with the operation signal A and the operation target signal B are inserted in series, CMOS inverter 20 above
Between the output terminal 23 and the V SS application point of the N channel 2 whose operation signal A and operation signal B are supplied to the gate.
Two MOS transistors 43 and 44 are inserted in series.
このような構成において下位桁から桁上げが生じている
とき、すなわち桁上げ信号Cinが“１”レベルのとき、
ＣＭＯＳインバータ20ではＮチャネルのＭＯＳトランジ
スタ22がオン状態にされ、その出力端子23の信号はこの
トランジスタ22により“０”レベルにされる。このと
き、演算信号Ａおよび被演算信号Ｂが共に“０”レベル
であれば、前記したように桁上げ信号を上位桁に出力し
ないことになる。すなわち、演算信号Ａおよび被演算信
号Ｂが共に“０”レベルなので、ＰチャネルＭＯＳトラ
ンジスタ41，42は共にオン状態にされ、ＮチャネルＭＯ
Ｓトランジスタ43，44は共にオフ状態にされる。従っ
て、ＣＭＯＳインバータ20の出力端子23とＶＤＤ印加点
との間には電流経路が形成される。ここで上記Ｎチャネ
ルのＭＯＳトランジスタ22の相互コンダクタンスを上記
ＰチャネルＭＯＳトランジスタ41，42の直列相互コンダ
クタンスよりも小さくなるように設定しておけば、トラ
ンジスタ22により“０”レベルにされる出力端子23の信
号はＰチャネルＭＯＳトランジスタ41，42によって
“１”レベルにされる。この結果、もう１つのＣＭＯＳ
インバータ30の出力端子33の信号は“０”レベルにされ
る。すなわち、下位桁からの桁上げ信号Cinが“１”レ
ベルで、演算信号Ａおよび被演算信号Ｂが共に“０”レ
ベルのときには、下位桁からの桁上げ信号Cinのレベル
にかかわらず上位桁には“０”レベルの桁上げ信号Cout
が出力される。When a carry occurs from the lower digit in such a configuration, that is, when the carry signal C in is at the "1" level,
In the CMOS inverter 20, the N-channel MOS transistor 22 is turned on, and the signal at its output terminal 23 is set to "0" level by this transistor 22. At this time, if both the operation signal A and the operation target signal B are at "0" level, the carry signal is not output to the upper digit as described above. That is, since the operation signal A and the operation target signal B are both at "0" level, both the P channel MOS transistors 41 and 42 are turned on, and the N channel MO transistor is turned on.
Both the S transistors 43 and 44 are turned off. Therefore, a current path is formed between the output terminal 23 of the CMOS inverter 20 and the V DD application point. If the transconductance of the N-channel MOS transistor 22 is set to be smaller than the series transconductance of the P-channel MOS transistors 41 and 42, the output terminal 23 set to the "0" level by the transistor 22. Signal is set to "1" level by P channel MOS transistors 41 and 42. As a result, another CMOS
The signal at the output terminal 33 of the inverter 30 is set to "0" level. That is, when the carry signal C in from the lower digit is at “1” level and both the operation signal A and the operated signal B are at “0” level, regardless of the level of the carry signal C in from the lower digit, The carry signal C out of the "0" level for the digit
Is output.
次に下位桁から桁上げが生じていないとき、すなわち桁
上げ信号Cinが“０”レベルのとき、ＣＭＯＳインバー
タ20ではＰチャネルのＭＯＳトランジスタ21がオン状態
にされ、その出力端子23の信号はこのトランジスタ21に
より“１”レベルにされる。このとき、演算信号Ａおよ
び被演算信号Ｂが共に“１”レベルであれば、前記した
ように桁上げ信号を上位桁に出力することになる。すな
わち、演算信号Ａおよび被演算信号Ｂが共に“１”レベ
ルなので、ＰチャネルＭＯＳトランジスタ41，42は共に
オフ状態にされ、ＮチャネルＭＯＳトランジスタ43，44
は共にオン状態にされる。従って、ＣＭＯＳインバータ
20の出力端子23とＶＳＳ印加点との間には電流経路が形
成される。ここで上記ＰチャネルのＭＯＳトランジスタ
21の相互コンダクタンスを上記ＮチャネルＭＯＳトラン
ジスタ43，44の直列相互コンダクタンスよりも小さくな
るように設定しておけば、トランジスタ21より“１”レ
ベルにされる出力端子23の信号はＮチャネルＭＯＳトラ
ンジスタ43，44によって“０”レベルにされる。この結
果、もう１つのＣＯＭＳインバータ30の出力端子33の信
号は“１”レベルにされる。すなわち、下位桁からの桁
上げ信号Cinが“０”レベルで、演算信号Ａおよび被演
算信号Ｂが共に“１”レベルのときには、下位桁からの
桁上げ信号Cinのレベルにかかわらず上位桁には“１”
レベルの桁上げ信号Coutが出力される。Next, when no carry is generated from the lower digit, that is, when the carry signal C in is at “0” level, the P-channel MOS transistor 21 is turned on in the CMOS inverter 20, and the signal at the output terminal 23 is The transistor 21 sets the level to "1". At this time, if both the operation signal A and the operation target signal B are at "1" level, the carry signal is output to the upper digit as described above. That is, since the operation signal A and the operation target signal B are both at "1" level, both the P-channel MOS transistors 41 and 42 are turned off and the N-channel MOS transistors 43 and 44 are turned off.
Are both turned on. Therefore, the CMOS inverter
A current path is formed between the output terminal 23 of 20 and the VSS application point. Here, the P-channel MOS transistor
If the transconductance of 21 is set to be smaller than the series transconductance of the N-channel MOS transistors 43 and 44, the signal at the output terminal 23 set to the "1" level by the transistor 21 is the N-channel MOS transistor 43. , 44 to "0" level. As a result, the signal at the output terminal 33 of the other COMS inverter 30 is set to the "1" level. That is, when the carry signal C in from the lower digit is at the “0” level and both the operation signal A and the operand signal B are at the “1” level, regardless of the level of the carry signal C in from the lower digit, "1" in the digit
The level carry signal C out is output.
上記２つの場合以外のとき、すなわち演算信号Ａおよび
被演算信号Ｂが共に異なるレベルのときには、Ｐチャネ
ルＭＯＳトランジスタ41，42のいずれか一方がオフ状態
にされ、ＮチャネルＭＯＳトランジスタ43，44のいずれ
か一方がオフ状態にされるので、これらのトランジスタ
によりＣＭＯＳインバータ20の出力端子23とＶＤＤ印加
点もしくはＶＳＳ印加点との間に形成されていた前記の
ような電流経路は形成されない。従ってこの場合、ＣＭ
ＯＳインバーータ20に供給される下位桁からの桁上げ信
号Cinは、そのままのレベルでＣＭＯＳインバータ30か
らCoutとして出力される。例えば、この状態で下位桁か
ら桁上げが生じているとき、すなわち桁上げ信号Cinが
“１”レベルのとき、ＣＭＯＳインバータ20ではＮチャ
ネルのＭＯＳトランジスタ22がオン状態にされ、その出
力端子23の信号はこのトランジスタ22により“０”レベ
ルにされる。これによってＣＭＯＳインバータ30ではＰ
チャネルのＭＯＳトランジスタ31がオン状態にされ、そ
の出力端子33の信号はこのトランジスタ31により“１”
レベルにされる。このときの論理は前記第３図の論理図
とよく一致している。In the cases other than the above two cases, that is, when the operation signal A and the operation target signal B are both at different levels, either one of the P channel MOS transistors 41 and 42 is turned off, and one of the N channel MOS transistors 43 and 44 is turned off. Since one of them is turned off, these transistors do not form the current path formed between the output terminal 23 of the CMOS inverter 20 and the V DD application point or the V SS application point. Therefore, in this case, CM
The carry signal C in from the lower digit supplied to the OS inverter 20 is output as C out from the CMOS inverter 30 at the same level. For example, when a carry occurs from the lower digit in this state, that is, when the carry signal C in is at the “1” level, the N-channel MOS transistor 22 in the CMOS inverter 20 is turned on and its output terminal 23 is turned on. Signal is set to "0" level by the transistor 22. As a result, the CMOS inverter 30 has P
The channel MOS transistor 31 is turned on, and the signal at its output terminal 33 is set to "1" by this transistor 31.
Be leveled. The logic at this time is in good agreement with the logic diagram of FIG.
他方、下位桁からの桁上げが生じていないとき、すなわ
ち桁上げ信号Cinが“０”レベルのとき、ＣＭＯＳイン
バータ20ではＰチャネルのＭＯＳトランジスタ21がオン
状態にされ、その出力端子23の信号はこのトランジスタ
21により“１”レベルにされる。これによってＣＭＯＳ
インバータ30ではＮチャネルのＭＯＳトランジスタ32が
オン状態にされ、その出力端子33の信号はこのトランジ
スタ32により“０”レベルにされる。このときの論理も
前記第３図の論理図と一致している。On the other hand, when the carry from the lower digit has not occurred, that is, when the carry signal C in is at the “0” level, the P-channel MOS transistor 21 is turned on in the CMOS inverter 20 and the signal at the output terminal 23 thereof is turned on. Is this transistor
It is set to "1" level by 21. This makes CMOS
In the inverter 30, the N-channel MOS transistor 32 is turned on, and the signal at its output terminal 33 is set to "0" level by this transistor 32. The logic at this time also matches the logic diagram of FIG.
このようにこの実施例の桁上げ論理回路は従来のものと
同一の入出力論理関係を持っていることがわかる。しか
もこの実施例の桁上げ論理回路は８個のＭＯＳトランジ
スタで構成することができ、前記第２図の従来回路に比
べて６個も素子数を削減することができる。このため、
全加算器を非常に多く用いるデイジタル乗算回路を集積
化する際に、この実施例の桁上げ論理回路を用いると、
桁上げ論理回路が占めるパターン面積は従来の約４割程
度に小型にでき、もって価格も安価にできる。Thus, it is understood that the carry logic circuit of this embodiment has the same input / output logic relationship as the conventional one. Moreover, the carry logic circuit of this embodiment can be constituted by eight MOS transistors, and the number of elements can be reduced by six as compared with the conventional circuit of FIG. For this reason,
When the carry logic circuit of this embodiment is used in integrating a digital multiplication circuit which uses a lot of full adders,
The pattern area occupied by the carry logic circuit can be reduced to about 40% of the conventional one, and the price can be reduced.
なお、この発明は上記の実施例に限定されるものではな
く、種々の変形が可能であることはいうまでもない。例
えば、上記実施例回路では、ＰチャネルのＭＯＳトラン
ジスタ41およびＮチャネルのＭＯＳトランジスタ43のゲ
ートには演算信号Ａを、ＰチャネルのＭＯＳトランジス
タ42およびＮチャネルのＭＯＳトランジスタ44のゲート
には被演算信号Ｂをそれぞれ供給する場合について説明
したが、これは例えば上記とは逆にＰチャネルのＭＯＳ
トランジスタ41およびＮチャネルのＭＯＳトランジスタ
43のゲートには被演算信号Ｂを、ＰチャネルのＭＯＳト
ランジスタ42およびＮチャネルのＭＯＳトランジスタ44
のゲートには演算信号Ａをそれぞれ供給するようにして
もよい。It is needless to say that the present invention is not limited to the above embodiment and various modifications can be made. For example, in the circuit of the above embodiment, the operation signal A is applied to the gates of the P-channel MOS transistor 41 and the N-channel MOS transistor 43, and the operation signal is applied to the gates of the P-channel MOS transistor 42 and the N-channel MOS transistor 44. Although the case of supplying B respectively has been described, this is the reverse of the above, for example, in the case of P-channel MOS.
Transistor 41 and N-channel MOS transistor
The signal to be processed B is applied to the gate of 43 by the P-channel MOS transistor 42 and the N-channel MOS transistor 44.
The operation signal A may be supplied to each of the gates.
［発明の効果］ 以上説明したようにこの発明によれば、下位桁からの桁
上げ信号を第１のインバータに供給し、上記第１のイン
バータの出力信号を第２のインバータに供給し、さらに
第１の電源と上記第１のインバータの出力端子との間
に、ゲートに演算信号および被演算信号信号がそれぞれ
供給される第１チャネル型の２個のトランジスタを直列
に挿入し、かつ上記第１のインバータの出力端子と第２
の電源との間に、ゲートに演算信号および被演算信号信
号がそれぞれ供給される第２チャネル型の２個のトラン
ジスタを直列に挿入し、上記第２のインバータの出力端
子から上位桁に対する桁上げ信号を得るようにしたの
で、素子数が従来よりも少ない桁上げ論理回路を提供す
ることできる。As described above, according to the present invention, the carry signal from the lower digit is supplied to the first inverter, the output signal of the first inverter is supplied to the second inverter, and Between the first power source and the output terminal of the first inverter, two first channel type transistors whose gates are respectively supplied with the operation signal and the operation signal signal are inserted, and 1 inverter output terminal and second
The second channel type two transistors whose gates are respectively supplied with the operation signal and the operation signal signal are inserted in series between the second power source and the second power source, and the carry from the output terminal of the second inverter to the upper digit is carried out. Since the signal is obtained, it is possible to provide a carry logic circuit having a smaller number of elements than the conventional one.
第１図はこの発明に係る桁上げ論理回路の一実施例の構
成を示す回路図、第２図は従来の桁上げ論理回路が用い
られた全加算器の回路図、第３図は上記桁上げ論理回路
の論理図である。 20，30……ＣＭＯＳインバータ、41，42……Ｐチャネル
のＭＯＳトランジスタ、43，44……ＮチャネルのＭＯＳ
トランジスタ。FIG. 1 is a circuit diagram showing a configuration of an embodiment of a carry logic circuit according to the present invention, FIG. 2 is a circuit diagram of a full adder using a conventional carry logic circuit, and FIG. It is a logic diagram of a raising logic circuit. 20, 30 ... CMOS inverter, 41, 42 ... P-channel MOS transistor, 43, 44 ... N-channel MOS
Transistor.
Claims (1)
第２チャネル型の第２のトランジスタからなり、下位桁
からの桁上げ信号が供給される第１のインバータと、 上記第１のインバータの出力信号が供給され、上位桁に
対する桁上げ信号を出力する第２のインバータと、 第１の電源と上記第１のインバータの出力端子との間に
直列に挿入され、ゲートに演算信号および被演算信号が
それぞれ供給される第１チャネル型の第３および第４の
トランジスタと、 上記第１のインバータの出力端子と第２の電源との間に
直列に挿入され、ゲートに演算信号および被演算信号が
それぞれ供給される第２チャネル型の第５および第６の
トランジスタとを具備し、 上記第１のトランジスタの相互コンダクタンスが上記第
５および第６のトランジスタの直列相互コンダクタンス
よりも小さくなるように設定され、かつ、上記第２のト
ランジスタの相互コンダクタンスが上記第３および第４
のトランジスタの直列相互コンダクタンスよりも小さく
なるように設定されてなることを特徴とする桁上げ論理
回路。1. A first inverter comprising a first channel type first transistor and a second channel type second transistor, to which a carry signal from a lower digit is supplied, and a first inverter of the first inverter. A second inverter that is supplied with an output signal and outputs a carry signal for a higher-order digit, is inserted in series between the first power supply and the output terminal of the first inverter, and has an operation signal and an operation target at the gate. First channel type third and fourth transistors to which signals are respectively supplied, and serially inserted between the output terminal of the first inverter and the second power source, and an arithmetic signal and an operated signal at the gate. And a second channel type fifth and sixth transistors respectively supplied with the transconductance of the first transistor and the direct conductance of the fifth and sixth transistors. It is set to be smaller than the column transconductance, and the transconductance of the second transistor is the third and fourth.
Carry logic circuit, which is set to be smaller than the series transconductance of the transistor of FIG.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16514484A JPH0646379B2 (en) | 1984-08-07 | 1984-08-07 | Carry logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16514484A JPH0646379B2 (en) | 1984-08-07 | 1984-08-07 | Carry logic circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6143340A JPS6143340A (en) | 1986-03-01 |
| JPH0646379B2 true JPH0646379B2 (en) | 1994-06-15 |
Family
ID=15806722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16514484A Expired - Lifetime JPH0646379B2 (en) | 1984-08-07 | 1984-08-07 | Carry logic circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0646379B2 (en) |
-
1984
- 1984-08-07 JP JP16514484A patent/JPH0646379B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6143340A (en) | 1986-03-01 |
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